KR20010059737A - 반도체장치의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 이 방법은 기판에 트렌치를 형성하고 그 트렌치 내부에 사이드월 산화박막을 형성한 후에 P-웰이 형성될 예정의 사이드월 산화박막 상부에 Al2O3막을 형성하며, 기판의 트렌치에 갭필 산화막을 매립하고 그 표면을 평탄화한 후에 질화막을 제거하여 소자분리막을 형성한다. 그러므로, 본 발명은 NMOS 트랜지스터의 P-웰 소자분리용 트렌치에 갭필 산화막을 매립하기전에 음전하 특성을 갖는 Al2O3를 증착함으로써 트렌치 부위에 p-형 불순물을 추가적으로 이온주입하지 않고서도 P-웰 농도를 낮추어 접합 누설 전류 특성을 높일 수 있다.

Description

반도체장치의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 STI(Shallow Trench Isolation) 소자분리막을 갖는 NMOS 트랜지스터의 소자분리 특성을 개선시킬 수 있는 기술이다.
최근, 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없다. 따라서 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 상기 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치 구조의 소자분리 기술이 나오게 되었다.이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더나아가서, 소자분리 기술은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 소지 분리막을 형성하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 이 소자분리막의 불필요한 부분을 식각하는 STI공정이 최근에 많이 이용되고 있다.
이러한 STI 등의 트렌치를 이용한 소자분리막의 산화막은 대개 양전하(positive charge)를 가지고 있는데, 이때 양전하는 P-웰내에 존재하는 소자분리막의 측벽에 약반전(weak inversion) 현상을 일으켜 이웃한 소자 사이의 소자분리를 매우 어렵게 한다. 그러므로, 약반전 현상에 의한 반도체소자의 분리(isolation) 현상을 극복하기 위하여 P-웰의 소자분리용 트렌치 측벽 또는 바닥에 p-형 불순물을 추가적으로 이온주입해서 웰 농도와 접합 누설 전류를 동시에 낮추었다.
본 발명의 목적은 P-웰의 소자분리용 트렌치 측벽 또는 바닥의 농도를 낮추기 위하여 트렌치에 갭필 산화막을 매립하기전에 음전하 특성을 갖는 Al2O3를 증착함으로써 트렌치 부위에 p-형 불순물을 추가적으로 이온주입하지 않고서도 P-웰 농도를 낮추어 접합 누설 전류 특성을 향상시킬 수 있는 반도체장치의 소자분리막 형성방법을 제공하는데 있다.
도 1 내지 도 9는 본 발명의 일실시예에 따른 CMOS 트랜지스터의 소자분리막 형성 방법을 설명하기 위한 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 실리콘기판 12 : 패드산화막
14 : 질화막 16,24 : 감광막
18 : 트렌치 20 : 사이드월 산화박막
22 : Al2O3막 26 : 갭필 산화막
ISO : 소자분리영역
100: NMOS 트랜지스터 영역
200: PMOS 트랜지스터 영역
상기 목적을 달성하기 위해 본 발명은 P-웰 반도체기판에 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계와, 소자분리마스크용 감광막을 이용하여 질화막 및 패드산화막을 패터닝하고 이 패턴에 맞추어 기판을 식각해서 트렌치를 형성하는 단계와, 감광막을 제거한 후에, 트렌치 내부에 사이드월 산화박막을 형성하는 단계와, P-웰이 형성될 예정의 기판에만 사이드월 산화박막 상부에 Al2O3막을 형성하는 단계와, 기판의 트렌치에 갭필 산화막을 매립하고 그 표면을 평탄화하는 단계와, 질화막을 제거하여 소자분리막을 형성하는 단계를 포함한다. 여기서, 상기 Al2O3막 두께는 20∼100Å이고, 그 Al2O3막은 원자막 증착(automic layer deposition)공정에 의해 형성된다.
본 발명에 따르면, 원자막 증착 공정에 의해 증착되는 Al2O3막은 대개 음전하(negative charge)를 갖는다. 이 음전하는 NMOS 트랜지스터의 소자분리막의 트렌치 측벽을 축적(accumulation) 상태로 만들어 소자들 사이의 소자분리 특성을 강화시켜주는 역할을 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 9는 본 발명의 일실시예에 따른 CMOS 트랜지스터의 소자분리막 형성 방법을 설명하기 위한 제조 공정도로서, 이를 참조하면 CMOS 트랜지스터의 소자분리막 제조 공정은 다음과 같다.
우선, 도 1 및 도 2에 도시된 바와 같이, P-웰(100) 및 N-웰(200)이 형성될 예정의 반도체기판인 실리콘기판(10)에 소자분리막 패터닝을 위하여 50∼200Å정도의 얇은 패드산화막(12) 및 500∼2000Å두께의 질화막(14)을 적층한다. 그 위에 소자분리마스크용 감광막(16)을 형성하고 감광막(16)에 맞추어 질화막(14) 및 패드산화막(12)을 패터닝한다. 그리고 패터닝된 질화막(14) 및 패드산화막(12)에 의해 노출된 기판(10)에 트렌치(18)를 형성한다. 이때 트렌치(18) 깊이는 적용 디바이스의 디자인 룰에 따라 차이가 있으나 약 1500∼5000Å정도로 한다. 그리고, 감광막(16)을 제거한다.
그 다음, 도 3에 도시된 바와 같이, 식각 공정으로 인한 트렌치 부위의 표면 손상을 보상하고 모서리 부분을 완만하게 하기 위하여 산화 공정을 실시하여 트렌치내에 약 50∼300Å두께의 사이드월 산화박막(20)을 형성한다.
그 다음, 도 4에 도시된 바와 같이, 사이드월 산화박막(20) 상부에 20∼100Å 두께의 Al2O3막(22)을 형성한다. 여기서, 상기 Al2O3막(22)은 원자막 증착(automic layer deposition) 공정에 의해 형성된다.
그리고, 도 5에 도시된 바와 같이, NMOS 트랜지스터 P-웰(100)이 형성될 예정의 기판에 감광막 패턴(24)을 형성하여 PMOS 트랜지스터 N-웰(200)의 기판을 오픈시키고 P-웰(100)의 기판을 마스킹한다.
그 다음, 도 6에 도시된 바와 같이, 습식 식각 용액을 이용하여 N-웰(200)의 Al2O3막(22)를 제거한다.
그 다음, 도 7 및 도 8에 도시된 바와 같이, P-웰(100)의 트렌치에만 Al2O3막(22)이 있는 결과물에 화학기상증착법으로 트렌치내에 갭필 산화막(26)을 매립한다. 이때, 갭필 산화막(26)의 증착 두께는 3000∼10000Å정도가 바람직하다. 그리고, 화학기계적연마(Chemical Mechanical Polishing)을 실시하여 질화막 상부의 갭필 산화막(26)이 제거되도록 그 표면을 연마한다.
계속해서, 희석된 불산 용액을 이용하여 일정 두께의 갭필 산화막(26')을 식각한다.
그 다음, 도 9에 도시된 바와 같이, 인산용액을 이용하여 질화막(14)을 제거한다. 이로 인해 기판(10)에는 소자의 활성 영역과 비활성 영역을 정의하는 STI형 소자분리막(ISO)이 형성된다.
그러므로, 본 실시예의 CMOS 트랜지스터의 소자분리막 제조 방법에 의하면, P-웰(100)의 소자분리막 트렌치에만 Al2O3막(22)을 형성한다. 이 Al2O3막(22)의 역할은 P-웰의 트렌치 측벽 또는 바닥의 농도를 낮추어 양전하를 갖고 있는 소자분리막의 산화막 측벽에 발생하는 약반전(weak inversion) 현상을 줄일 수 있다.
상기한 바와 같이, 본 발명에 따른 반도체장치의 소자분리막 형성방법을 이용하게 되면, 트렌치에 갭필 산화막을 매립하기전에 음전하 특성을 갖는 Al2O3를 증착함으로써 트렌치 부위에 p-형 불순물을 추가적으로 이온주입하지 않고서도 P-웰 농도를 낮추어 접합 누설 전류 특성을 높일 수 있어 NMOS 트랜지스터의 소자 분리특성을 크게 향상시키는 장점이 있다.

Claims (3)

  1. 반도체기판에 트렌치 구조의 소자분리막을 형성함에 있어서,
    반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계;
    소자분리마스크용 감광막을 이용하여 상기 질화막 및 패드산화막을 패터닝하고 이 패턴에 맞추어 기판을 식각해서 트렌치를 형성하는 단계;
    상기 감광막을 제거한 후에, 트렌치 내부에 사이드월 산화박막을 형성하는 단계;
    상기 P-웰이 형성될 예정의 기판에만 사이드월 산화박막 상부에 Al2O3막을 형성하는 단계;
    상기 기판의 트렌치에 갭필 산화막을 매립하고 그 표면을 평탄화하는 단계; 및
    상기 질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  2. 제 1항에 있어서, 상기 Al2O3막 두께는 20∼100Å인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 Al2O3막은 원자막 증착공정을 이용하는 것을 특징으로하는 반도체장치의 소자분리막 형성방법.
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