KR20040006322A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 패드 질화막을 형성하는 단계; 상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접된 패드 산화막 부분의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계; 상기 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계; 상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질화막을 증착하는 단계; 상기 선형 질화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계; 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및 상기 패드 질화막과 패드 산화막을 제거하는 단계를 포함하며, 본 발명에 따르면, 패드 산화막의 두께를 증가시키면서 트렌치에 인접된 패드 산화막 부분의 일부 폭을 제거하여 선형 질화막이 트렌치의 측면 안쪽에 증착되도록 증착함으로써 서브-디펙트의 발생을 방지하면서 패드 질화막 제거시의 에지 모트 발생을 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 서브-디펙트(sub-defect) 발생을 방지하면서 패드질화막 제거시의 에지-모트(edge moat) 발생을 방지하기 위한 방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막의 형성을 위해 STI(Shallow Trench Isolation) 공정을 이용하고 있다.

이것은 기존의 로코스(LOCOS) 공정에 의한 소자분리막이 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)을 갖는 것과 관련해서 소자 형성 면적을 줄이는 단점이 있는 반면, 상기 STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하기 때문이다.

이하, 종래의 STI 공정을 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 형성한 다음, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키고, 이어서, 노출된 기판 부분을 식각하여 트렌치를 형성한다.

다음으로, 트렌치 식각시에 발생된 데미지(dmage)를 회복시킴과 동시에 트렌치의 라운딩(rounding)을 위해 산화 공정을 수행하고, 이어서, 상기 트렌치를 매립하도록 기판 상에 HDP(High Density Plasma) 산화막을 증착한 후, 상기 HDP 산화막의 표면을 CMP(Chemical Mechanical Polishing)하여 소자분리막을 형성한다.

그리고나서, 상기 패드 질화막과 패드 산화막을 제거한다.

그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 트렌치 형성 후 액티브 영역의 가장자리는 샤프(sharp)한 형상을 갖게 되는데, 이러한 구조에서는 트렌치 식각시에 발생된 식각 스트레스(etch stress), 후속 공정중 산화공정시의 부피 팽창(volume expansion)에 의한 열적 스트레스(thermal stress), 트렌치 매립을 위한 HDP 산화막 증착시의 기계적 스트레스(mechanical stress) 등이 트렌치 하단 코너부에 집중됨으로써, 이 부위에서 전위(dislocation)와 같은 서브-디펙트(sub-defect)가 발생하게 되며, 결국, 이러한 서브-디펙트로 인해 누설 전류 특성과 같은 소자 특성 저하는 물론 수율 저하가 야기된다.

한편, 스트레지스 집중에 의한 서브-디펙트의 발생을 방지하기 위해, 종래에는 트렌치 식각 후 스트레스 완화용 베리어막으로서 박막의 선형 질화막을 증착하는 기술이 제안되었다.

그러나, 이 기술에 따르면, 선형 질화막이 후속 열처리 공정에서 발생되는 스트레스 및 HDP 산화막 증착시에 발생되는 스트레스를 완화시켜 서브-디펙트의 유발은 방지할 수 있지만, 식각 장벽으로 이용된 패드 질화막의 식각 과정에서, 도 1에 도시된 바와 같이, 소자분리막(12)의 상단 가장자리에 에지 모트(edge moat : A)가 발생됨으로써 소자 특성에 치명적인 문제를 유발할 수 있다.

자세하게, STI 공정에 있어서 패드 질화막의 식각은 제거될 질화막 두께의 2배 내지 3배의 두께를 제거할 수 있는 시간 동안 진행되는데, 이러한 조건으로 패드 질화막을 식각하게 되면, 노출된 선형 질화막 부분이 함께 식각되는 현상이 일어나며, 이에 따라, 깊은 에지 모트(A)가 발생하게 된다.

그런데, 이러한 에지 모트(A)는 그 자체로 소자 특성에 영향을 미칠 수 있음은 물론, 후속의 게이트 공정에서 그 내부에 폴리 잔여물(residue)이 남음으로써 쇼트 발생 및 누설 전류를 증가시키는 등의 문제를 일으킬 수 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 서브-디펙트의 발생을 방지하면서 패드질화막 제거시 에지-모트의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

도 1은 종래의 문제점들을 설명하기 위한 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘 기판 22 : 패드 산화막

23 : 패드 질화막 24 : 트렌치

25 : 산화막 26 : 선형 질화막

27 : HDP 산화막 27a,27b : 소자분리막

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 패드 질화막을 형성하는 단계; 상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접된 패드 산화막 부분의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계; 상기 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계; 상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질화막을 증착하는 단계; 상기 선형 질화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계; 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및 상기 패드 질화막과 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 패드 산화막은 400∼500Å 두께로 형성하며, 상기 HF 세정은 550∼650Å의 패드 산화막이 제거되는 조건으로 수행하고, 상기 트렌치의 라운딩 처리 및 산화막 형성을 위한 기판 산화는 50∼150Å의 산화막이 형성되도록 하는 조건으로 수행하며, 그리고, 상기 선형 질화막은 40∼100Å의 두께로 증착한다.

본 발명에 따르면, 패드 산화막의 두께를 증가시키면서 트렌치에 인접된 패드 산화막 부분의 일부 폭을 제거하여 선형 질화막이 트렌치의 측면 안쪽에 증착되도록 증착함으로써 서브-디펙트의 발생을 방지하면서 패드 질화막 제거시의 에지 모트 발생도 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드 산화막(22)을 형성한다. 이때, 상기 패드 산화막(22)은 통상의 두께 보다는 두껍게, 예컨데, 140Å 보다 두껍게 400∼500Å 두께로 형성한다. 이어서, 상기 패드 산화막(22) 상에 900∼1100Å, 바람직하게 1000Å 두께로 패드 질화막(23)을 증착한다. 그런다음, 공지의 포토리소그라피 공정에 따라 상기 패드 질화막(23)과 패드 산화막(22)을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키고, 이어, 노출된 기판 부분을 식각하여 트렌치(24)를 형성한다.

도 2b를 참조하면, 트렌치(24)에 인접된 패드 산화막 부분의 소정 폭, 예컨데, 550∼650Å, 바람직하게 600Å 정도가 제거되도록 상기 기판 결과물에 대해 HF 케미컬을 이용한 세정을 수행한다. 그런다음, 트렌치 식각시의 식각 데미지를 회복시키고, 그리고, 트렌치(24)의 라운딩(rounding) 처리가 이루어지도록 상기 기판결과물에 대해 산화 공정을 수행하고, 이를 통해, 상기 트렌치(24)의 표면 및 상기 패드 산화막(22)이 제거된 부분의 기판 표면 상에 산화막(25)을 형성한다. 이때, 상기 산화 공정은 50∼150Å, 바람직하게 100Å의 산화막(25)이 형성되도록 하는 조건(target)으로 수행함이 바람직한다.

도 2c를 참조하면, 상기 기판 결과물 상에 PECVD 또는 LPCVD 방식 등의 증착 방식을 이용해서 스트레스 완화용 베리어막으로서 선형 질화막(26)을 40∼100Å 두께로 증착하고, 그런다음, 트렌치를 완전 매립하도록 HDP 산화막(27)을 증착한다. 여기서, 상기 선형 질화막(26)은 산화막(25) 및 패드 질화막(23) 상에는 물론 패드 산화막(22)이 제거된 부분, 즉, 트렌치(24)의 측면 안쪽에도 증착된다.

도 2d를 참조하면, 패드 질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP하고, 이를 통해, 소자분리막(27a)을 형성한다.

도 2e를 참조하면, 식각 장벽으로 이용된 패드 질화막을 인산(H₃PO₄)을 이용한 습식 식각 공정을 통해 제거하고, 이어서, HF를 이용한 습식 세정을 통해 패드 산화막을 제거하여 본 발명에 따른 소자분리막(27a)의 형성을 완성한다.

여기서, 선형 질화막(26)은 트렌치(24)의 측면 안쪽에도 증착되었기 때문에, 상기 패드 질화막 식각시, 인산 케미컬의 이동 경로가 길어져 소자분리막(27a) 상단 가장자리에서의 에지 모트는 발생되지 않는다.

결국, 본 발명의 방법은 패드 산화막의 두께를 기존 보다 증가시킨 후에 HF 세정을 통해 일부 폭을 제거하여 선형 질화막이 트렌치의 측면 안쪽에 증착되도록 함으로써, 패드 질화막의 제거시, 인산 케미컬의 이동 경로를 증가시켜 스트레스에기인된 서브-디펙트의 발생을 방지할 수 있음은 물론 소자분리막 상단 가장자리에서의 에지 모트 발생을 방지할 수 있으며, 그래서, STI 공정의 적용에 따른 문제들을 해결할 수 있다.

본 발명의 다른 실시예로서, 상기한 실시예에 더하여 스트레스 완화용 베리어막으로서 선형 질화막 대신에 동일 두께로 선형 질산화막을 증착할 수도 있다.

이 경우, 질산화막은 질화막에 비해 인산(H₃PO₄)에 대한 식각 속도가 상대적으로 낮기 때문에, 이렇게 스트레스 완화용 베리어막으로서 선형 질산화막을 증착하게 되면, 패드 질화막의 식각시, 인산 케미컬의 이동 경로가 길어진 것에 더하여 질화막과 질산화막간의 식각 속도 차이로 인해 소자분리막 상단 가장자리에서의 에지 모트는 더욱 방지될 수 있다.

이상에서와 같이, 본 발명은 패드 산화막의 두께를 증가시키면서 트렌치 인접 부분의 일부 폭을 제거하여 선형 질화막이 트렌치 안쪽에 증착되도록 함으로써, 스트레스 완화용 베리어막의 존재로 인해 후속 열처리 공정 및 HDP 산화막 증착 공정시의 스트레스로 인한 서브-디펙트의 발생을 방지할 수 있으며, 아울러, 소자분리막에서의 에지 모트 발생도 방지할 수 있다.

따라서, 본 발명은 소자분리막 자체의 신뢰성은 물론 소자 특성을 향상시킬 수 있으며, 또한, 제조수율도 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

1. 실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계;

   상기 패드 산화막 상에 패드 질화막을 형성하는 단계;

   상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;

   상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치에 인접된 패드 산화막 부분의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계;

   상기 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계;

   상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질화막을 증착하는 단계;

   상기 선형 질화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계;

   상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및

   상기 패드 질화막과 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 패드 산화막은 400∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 HF 세정은 550∼650Å의 패드 산화막이 제거되는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 1 항에 있어서, 상기 트렌치의 라운딩 처리 및 산화막 형성을 위한 기판 산화는 50∼150Å의 산화막이 형성되도록 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 선형 질화막은 40∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계;

   상기 패드 산화막 상에 패드 질화막을 형성하는 단계;

   상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;

   상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치에 인접된 패드 산화막 부분의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계;

   상기 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계;

   상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질산화막을 증착하는 단계;

   상기 선형 질산화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계;

   상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및

   상기 패드 질화막과 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
7. 제 6 항에 있어서, 상기 선형 질산화막은 40∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.