KR20020002723A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 반도체 기판상에 패드 산화막 및 질화막을 순차적으로 형성한 후 질화막 및 패드 산화막을 순차적으로 패터닝하여 소자분리영역의 반도체 기판을 노출시킨 다음 노출된 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 반도체 기판의 표면을 세정한 후 트렌치 내부의 노출된 반도체 기판에 제 1 산화막을 형성하는 단계와, 전체 상부면에 산화 알루미늄층을 형성한 후 열처리하는 단계와, 트렌치가 매립되도록 전체 상부면에 제 2 산화막을 형성한 후 질화막이 노출될 때까지 제 2 산화막 및 산화 알루미늄층을 제거하여 표면을 평탄화시키는 단계와, 잔류된 질화막 및 패드 산화막을 순차적으로 제거하는 단계로 이루어진다.

Description

반도체 소자의 소자분리막 형성 방법 {Method for forming an isolation layer of a semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히, 얕은 트렌치 소자분리(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서 소자와 소자의 사이에는 전기적인 분리를 위하여 소자분리영역(Isolation Region)에 소자 분리막이 형성된다. 이러한 소자분리막은 LOCOS(Local Oxidation of Silicon) 또는 PBLOCOS(Poly Buffered LOCOS) 공정으로 형성되었으나, 반도체 소자의 집적도가 증가됨에 따라 근래에는 STI(Shallow Trench Isolation) 공정을 적용하고 있다. 그러면 STI 공정을 적용한 종래 반도체 소자의 소자분리막 형성 과정을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a는 반도체 기판(1)상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성한 후 상기 질화막(3) 및 패드 산화막(2)을 순차적으로 패터닝하여 소자분리영역의 상기 반도체 기판(1)을 노출시킨 다음 노출된 반도체 기판(1)을 소정 깊이 식각하여 트렌치(4)를 형성한 상태의 단면도이다.
도 1b는 HF 용액을 이용하여 상기 반도체 기판(1)의 표면을 습식 세정한 상태의 단면도인데, 패드 산화막(2)의 노출된 부분(A 부분)이 부분적으로 손실된 상태가 도시된다.
도 1c는 상기 패드 산화막(2)의 손실된 부분을 회복시키기 위하여 산화 공정을 실시한 상태의 단면도인데, 상기 트렌치(4) 내부의 노출된 반도체 기판(1)에는얇은 두께의 산화막(5)이 형성되었지만, 상기 패드 산화막(2)의 손실된 부분은 회복되지 않았다.
도 1d는 상기 패드 산화막(2)의 손실된 부분을 산화막으로 매립시키기 위하여 화학기상증착(CVD) 방식으로 전체 상부면에 산화막(6)을 증착한 후 막의 구조가 치밀해지도록 열처리하고 상기 트렌치(4)가 매립되도록 전체 상부면에 산화막(7)을 형성한 상태의 단면도로서, 상기 트렌치(4) 내부에 매립된 산화막(7)은 TEOS, O3-TEOS, CVD 산화막 또는 HDP 산화막으로 이루어진다.
도 1e는 상기 잘화막(3)이 노출될 때까지 상기 산화막(7 및 6)을 제거하여 표면을 평탄화시킨 상태의 단면도로서, 상기 평탄화는 화학적 기계적 연마(CMP) 방법으로 실시된다.
도 1f는 습식 식각 방법으로 잔류된 상기 질화막(3) 및 패드 산화막(2)을 순차적으로 제거하여 소자분리막(7a)의 형성을 완료한 상태의 단면도로서, 이때, 상기 소자분리막(7a)의 가장자리부에 산화막(7)의 손실로 인한 작은 호(Moat; B 부분)가 형성된다. 이러한 호(B 부분)는 상기 트렌치(4)내에 매립된 CVD 산화막(7)이 열산화막보다 빨리 식각되기 때문에 발생된다.
상기와 같이 종래의 STI 공정은 상기 질화막(3) 및 패드 산화막(2)을 제거하기 위한 습식 식각 공정뿐만 아니라, HF, BOE 등을 이용한 여러번의 세정 단계를 포함하기 때문에 산화막의 손실이 많이 발생된다. 특히, 활성영역(Active Region)과 소자분리영역의 경계지역에 형성된 호(B 부분)는 활성영역에 형성되는 게이트산화막의 막질에 큰 영향을 미치게 되어 트랜지스터의 문턱전압(Vth) 조절을 어렵게 만든다.
따라서 본 발명은 반도체 기판에 형성된 트렌치의 측벽에 산화 알루미늄층을 형성한 후 트렌치내에 산화막을 매립시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 반도체 기판 2 및 12: 패드 산화막
3 및 13: 질화막 4 및 14: 트렌치
5 및 15: 산화막 6: 산화막
7 및 17: 산화막 7a 및 17a: 소자분리막
16: 산화 알루미늄층
본 발명에 따른 반도체 소자이 소자분리막 형성 방법은 반도체 기판상에 패드 산화막 및 질화막을 순차적으로 형성한 후 질화막 및 패드 산화막을 순차적으로 패터닝하여 소자분리영역의 반도체 기판을 노출시킨 다음 노출된 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와, 반도체 기판의 표면을 세정한 후 트렌치 내부의 노출된 반도체 기판에 제 1 산화막을 형성하는 단계와, 전체 상부면에 산화 알루미늄층을 형성한 후 열처리하는 단계와, 트렌치가 매립되도록 전체 상부면에 제 2 산화막을 형성한 후 질화막이 노출될 때까지 제 2 산화막 및 산화 알루미늄층을 제거하여 표면을 평탄화시키는 단계와, 잔류된 질화막 및 패드 산화막을 순차적으로 제거하는 단계로 이루어진다.
상기 산화 알루미늄층은 원자층 증착(ALD) 방식 및 화학기상증착(CVD) 방식중 하나의 방식으로 형성되며, 상기 열처리는 400 내지 1000℃의 온도 및 불활성가스, 산소(O2) 또는 N2O 가스 분위기에서 실시된다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 반도체 기판(11)상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성한 후 상기 질화막(13) 및 패드 산화막(12)을 순차적으로 패터닝하여 소자분리영역의 상기 반도체 기판(11)을 노출시킨 다음 노출된 반도체 기판(11)을 소정 깊이 식각하여 트렌치(14)를 형성한 상태의 단면도이다.
도 2b는 HF 용액을 이용하여 상기 반도체 기판(11)의 표면을 습식 세정한 상태의 단면도인데, 패드 산화막(12)의 노출된 부분(A 부분)이 부분적으로 손실된 상태가 도시된다.
도 2c는 상기 패드 산화막(12)의 손실된 부분을 회복시키기 위하여 산화 공정을 실시한 상태의 단면도인데, 상기 트렌치(14) 내부의 노출된 반도체 기판(11)에는 10 내지 150Å 두께의 산화막(15)이 형성되었지만, 상기 패드 산화막(12)의 손실된 부분은 회복되지 않았다.
도 2d는 상기 패드 산화막(12)의 손실된 부분을 매립시키며 트렌치(14)내에 매립될 산화막을 보호하기 위하여 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학기상증착(CVD) 방식으로 전체 상부면에 5 내지 500Å 두께의 산화 알루미늄층(Al2O3)(16)을 형성한 후 열처리한 상태의 단면도로서, 상기 산화알루미늄층(Al2O3)(16)은 AlON을 증착한 후 열처리하므로써 형성된다.
상기 산화 알루미늄층(16)은 HF 계열의 식각 용액에 의해 쉽게 제거되기 때문에 증착후 400 내지 1000℃의 온도 및 불활성 가스, 산소(O2) 또는 N2O 가스 분위기에서 급속 열처리(RTP) 또는 로(Furnace) 열처리를 실시해야만 후속 공정에서 제거되지 않는다.
도 2e는 상기 트렌치(14)가 매립되도록 전체 상부면에 산화막(17)을 형성한 후 상기 질화막(13)이 노출될 때까지 상기 산화막(17) 및 산화 알루미늄층(16)을 제거하여 표면을 평탄화시킨 상태의 단면도로서, 상기 트렌치(14) 내부에 매립된 산화막(17)은 TEOS, O3-TEOS, CVD 산화막 또는 HDP 산화막으로 이루어지며, 상기 평탄화는 화학적 기계적 연마(CMP) 방법으로 실시된다.
이때, 상기 질화막(13)상에 형성된 산화 알루미늄층(16)을 반드시 제거해야만 후속 공정에서 상기 질화막(13)이 제거될 수 있다.
도 2f는 습식 식각 방법으로 잔류된 상기 질화막(13) 및 패드 산화막(12)을 순차적으로 제거하여 소자분리막(17a)의 형성을 완료한 상태의 단면도이다.
산화 알루미늄(Al2O3)은 그 두께가 얇게 형성되어도 열처리를 거치면 HF 또는 BOE와 같은 식각제에 의해 제거되지 않는다. 또한, 원자층 증착(ALD) 방식을 이용하면 원자 단위로 증착이 이루어지기 때문에 층덮힘(Step Coverage)이 매우 우수하여 작은 공간에서도 균일한 증착이 이루어진다.
본 발명은 이러한 특성을 이용하여 산화 알루미늄(Al2O3)을 트렌치의 측벽에 형성한 후 산화막을 매립시킨다. 그러므로 본 발명에 따르면 여러번의 세정 및 식각 단계를 거치더라도 트렌치 측벽의 산화막 손실이 방지되며, 특히, 패드 산화막과 질화막을 제거하기 위한 식각 공정시 소자분리막의 외측부가 보호되어 호의 형성이 방지되고 소자분리막의 형태가 양호하게 유지된다.
또한, 본 발명에서는 치밀한 막 구조를 갖는 유전체인 산화 알루미늄(Al2O3)을 이용하므로써 소자분리 공정에서 가장 중요하게 요구되는 양호한 절연특성을 확보할 수 있다.
상기한 바와 같이 본 발명은 반도체 기판에 형성된 트렌치의 측벽에 산화 알루미늄층을 형성한 후 트렌치내에 산화막을 매립시키므로써 세정 또는 식각 공정시 식각제의 침투로 인한 산화막의 손실이 방지되며, 특히, 반도체 기판과 소자분리막의 계면에서 산화막의 손실로 인한 호의 형성이 효과적으로 방지된다. 그러므로 호의 형성에 따른 게이트 산화막의 막질 저하가 방지되어 문턱전압(Vth)의 조절이 용이해지며, 이에 따라 충분한 공정마진이 확보되어 소자의 신뢰성 및 수율이 향상된다.

Claims (9)

  1. 반도체 기판상에 패드 산화막 및 질화막을 순차적으로 형성한 후 상기 질화막 및 패드 산화막을 순차적으로 패터닝하여 소자분리영역의 상기 반도체 기판을 노출시킨 다음 노출된 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
    상기 반도체 기판의 표면을 세정한 후 상기 트렌치 내부의 노출된 반도체 기판에 제 1 산화막을 형성하는 단계와,
    전체 상부면에 산화 알루미늄층을 형성한 후 열처리하는 단계와,
    상기 트렌치가 매립되도록 전체 상부면에 제 2 산화막을 형성한 후 상기 질화막이 노출될 때까지 상기 제 2 산화막 및 산화 알루미늄층을 제거하여 표면을 평탄화시키는 단계와,
    잔류된 상기 질화막 및 패드 산화막을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 세정 공정은 HF 용액을 이용한 습식으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 산화막은 10 내지 150Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화 알루미늄층은 원자층 증착(ALD) 방식 및 화학기상증착(CVD) 방식중 하나의 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화 알루미늄층은 5 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 열처리는 400 내지 1000℃의 온도 및 불활성 가스, 산소(O2) 및 N2O중어느 하나의 가스 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 산화막은 TEOS, O3-TEOS, CVD 산화막 및 HDP 산화막중 어느 하나인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 평탄화는 화학적 기계적 연마(CMP) 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 질화막 및 패드 산화막은 습식으로 제거되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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