KR20040055350A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 트렌치를 매립한 후에 실시되는 산화막을 제거하는 과정에서 트렌치에 매립된 산화막이 손상되는 것을 방지할 수 있도록 하는 반도체 소자의 제조방법을 제공하는 것으로, 실리콘기판 상부에 패드 산화막과 질화막을 순차 적층하고, 상기 질화막 상부에 모트 패턴을 형성하는 단계; 상기 모트 패턴을 식각 차단층으로 하여 질화막과 패드 산화막을 식각하고 드러난 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 실리콘기판 전체에 트렌치 갭필용 산화막을 오존과 TEOS에 의한 화학기상증착법으로 증착하여 트렌치를 매립하는 단계; 및 상기 트렌치에 갭필용 산화막을 매립한 후에 상기 질화막을 버퍼층으로 한 화학 기계적 연마로 상기 갭필 산화막을 연마하는 평탄화를 실시하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체장치의 소자간 분리를 위한 얕은 트렌치 절연(Shallow Trench Isolation; 이하 STI라 칭함) 공정시 갭필된 산화막이 손상되는 것을 방지하는 반도체 소자의 제조방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한항목중의 하나로 대두되었다.
소자분리기술 중에서 STI 기술은 반도체기판에 식각 공정으로 트렌치를 형성하고 트렌치에 절연물질을 매립함으로써 모트와 모트 사이의 미세한 임계치수 설계가 가능한 방법이다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시한 바와 같이, 통상적인 공정으로 실리콘기판(1) 상부에 패드 산화막(2)과 질화막(3)을 관통하는 트렌치를 형성하고, 기판(1) 전체에 상압화학기상증착법(Atmospheric Pressure Chemical VaporDeposition)으로 산화막(4)을 증착하여 트렌치를 완전히 매립한다.
이러한 증착과정에서 트렌치에 매립되는 산화막(4)은 다중막으로 증착되는 데, 증착되는 산화막(4)의 계면과 계면 사이에 접착력 및 결합력이 약한 겹침면(seam)(5)이 발생한다.
그리고 도 1b에도 도시한 상태대로 산화막(4)을 제거하기 위해 화학기계적연마법을 이용하여 평탄화시키고, 화학기계적연마시 발생된 불순물 제거를 위해 불산 처리를 하게 되며, 이온주입공정까지 거치게 된다.
그러면 겹침면 부분에 격자 손상이 심화되고, 패드산화막 제거를 위한 불산 처리시 손상된 겹침면이 움푹 패이는 산화막 손실(6)이 발생된다.
이렇게 산화막이 손실된 상태에서 도 1c에 도시한 바와 같이, 게이트 및 게이트 폴리를 증착 또는 식각하게 될 경우 겹침면의 움푹 패인 부분에 잔존 게이트폴리(7)가 남게 되어 마이크로 브릿지 및 누설전류 등의 문제를 발생시킨다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치를 매립한 후에 실시되는 산화막을 제거하는 과정에서 트렌치에 매립된 산화막이 손상되는 것을 방지할 수 있도록 하는 반도체 소자의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래 반도체 소자를 제조하는 과정을 도시한 단면도이고,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자를 제조하는 과정을 도시한 단면도이다.
상술한 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은, 실리콘기판 상부에 패드 산화막과 질화막을 순차 적층하고, 상기 질화막 상부에 모트 패턴을 형성하는 단계; 상기 모트 패턴을 식각 차단층으로 하여 질화막과 패드 산화막을 식각하고 드러난 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 실리콘기판 전체에 트렌치 갭필용 산화막을 오존과 TEOS에 의한 화학기상증착법으로 증착하여 트렌치를 매립하는 단계; 및 상기 트렌치에 갭필용 산화막을 매립한 후에 상기 질화막을 버퍼층으로 한 화학 기계적 연마로 상기 갭필 산화막을 연마하는 평탄화를 실시하는 단계를 포함한다.
이하 본 발명에 따른 바람직한 일 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자를 제조하는 과정을 도시한 단면도이다.
먼저 도 2a에 도시된 바와 같이, 패턴을 형성하는 단계에서는 반도체기판으로서 실리콘기판(11) 상부에 패드 산화막(12)과 질화막(13)을 순차 적층하고, 질화막(13) 상부에 모트(moat) 패턴(14)을 형성한다.
그리고, 트렌치를 형성하는 단계는 도 2b에 도시한 바와 같이, 모트 패턴(14)을 식각 차단층으로 하여 질화막(13)과 패드 산화막(12)을 식각하고 드러난 실리콘 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다. 그리고나서, 질화막(13) 상부의 모트 패턴을 제거한다.
모트 패턴(14)이 제거되면 도 2c에 도시된 바와 같이, 후속 공정에서 트렌치(15)에 갭필되는 산화막과 실리콘 기판(11)의 접착을 용이하게 하기 위하여 열산화 공정에 의해 트렌치(15) 내벽에 열산화막(16)을 형성한다.
그 다음 도 2d에 도시된 바와 같이, 트렌치를 매립하는 단계는 기판(11) 전체에 트렌치 갭필용 산화막(17)을 오존과 TEOS에 의한 화학기상증착법으로 증착하여 트렌치(15)를 완전히 매립한다. 이러한 증착에 사용되는 반응물은 오존과 TEOS 산화물을 사용함으로써 오존과 TEOS 반응에 의해 갭필용 산화막(17) 중에 포함되는 수분의 증발이 신속하게 이루어지도록 하여 치밀화가 가능하게 된다.
그리고 증착조건은 510℃ 내지 800℃의 고온 분위기에서 진행함으로써 갭필용 산화막(17)의 증착속도를 늦추게 된다.
마지막으로 도 2e에 도시한 바와 같이, 평탄화를 실시하는 단계는 트렌치(15)에 갭필용 산화막(17)을 매립한 후에 질화막(13)을 버퍼층으로 한 화학 기계적 연마로 갭필용 산화막(17)을 연마한다. 그러면, 화학기계적연마공정에 의해 질화막(13) 상부에 있는 갭필용 산화막(17)은 모두 제거되고 트렌치내에만 갭필용산화막(17)이 매립된다.
그리고 나서 불산공정, 이온 주입 공정 등을 거친 후 버퍼 산화막인 패드 산화막을 불산 처리하게 되면 기판이 노출된다.
이때 고온으로 증착된 갭필용 산화막(17)이 치밀화되어 있기 때문에 움푹 패이는 형상이 발생되지 않는다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 심 현상이 발생되지 않기 때문에 모트에서 누설 전류 및 마이크로 브릿지가 발생되는 것을 방지하게 된다.
또한 STI 갭필 공정시 종횡비 증가에 따른 공정 안정성을 향상시키게 된다.
아울러 심 현상이 발생되지 않으므로 연마하는 공정에서 움푹 패인는 부분이 발생되지 않아 소자의 신뢰성을 향상시키는 한편, 소자의 수율 향상에도 기여하게 된다.

Claims (4)

  1. 실리콘기판 상부에 패드 산화막과 질화막을 순차 적층하고, 상기 질화막 상부에 모트 패턴을 형성하는 단계;
    상기 모트 패턴을 식각 차단층으로 하여 질화막과 패드 산화막을 식각하고 드러난 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 실리콘기판 전체에 트렌치 갭필용 산화막을 오존과 TEOS에 의한 화학기상증착법으로 증착하여 트렌치를 매립하는 단계; 및
    상기 트렌치에 갭필용 산화막을 매립한 후에 상기 질화막을 버퍼층으로 한 화학 기계적 연마로 상기 갭필용 산화막을 연마하는 평탄화를 실시하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계 이후에, 상기 트렌치에 갭필되는 산화막과 실리콘 기판의 접착을 용이하게 하기 위하여 열산화 공정에 의해 트렌치 내벽에 열산화막을 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 갭필용 산화막의 증착시 510℃ 내지 800℃의 고온분위기를 이용하는 반도체 소자의 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 평탄화를 실시하는 단계 이후에 불산을 이용하여 상기 패드 산화막을 제거하여 상기 실리콘 기판 및 갭필 산화막을 노출시키는 반도체 소자의 제조방법.
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