JP2003309169A

JP2003309169A - 半導体装置の製造方法

Info

Publication number: JP2003309169A
Application number: JP2002113167A
Authority: JP
Inventors: Hidenori Takahashi; 英紀高橋
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-04-16
Filing date: 2002-04-16
Publication date: 2003-10-31

Abstract

(57)【要約】【課題】全面エッチング後に得られる絶縁膜の膜厚ばら
つきを低減し、安定した素子領域とのコンタクト形成を
可能にする半導体装置の製造方法を提供する。【解決手段】各素子が形成されたＳＯＩ基板１００上
に、ＣＶＤ法により、第１のシリコン酸化膜１２を成長
させ、所定の位置にトレンチ溝１４を形成し、第２のシ
リコン酸化膜１５を埋設し、第２のシリコン酸化膜１５
を第１のシリコン酸化膜１２が露出するまで完全に除去
し、トレンチ溝内にのみシリコン酸化膜１５を残存させ
ることで、層間絶縁膜（第１のシリコン酸化膜１２と図
示しないＢＰＳＧ膜）の膜厚を薄くして、膜厚のばらつ
きを低減し、アスペクト比の小さなコンタクトホールを
形成して、引出し金属１８と素子領域との安定したコン
タクトを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、単結晶の半導体
基板を張り合わせるなどして形成されるＳＯＩ基板に、
素子間を絶縁分離するための絶縁材料を埋設したトレン
チ構造を有する半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体装置の高集積化に伴い、半導体基
板において、隣接する素子間を絶縁分離するための素子
分離領域の微細化が図られており、近年、半導体基板に
細幅の溝を形成し、その内部を絶縁性の材料で埋設した
トレンチ素子分離技術が行われている。

【０００３】このトレンチ構造による素子分離技術は、
半導体基板として、シリコン酸化膜からなる絶縁層を介
して表面層に単結晶シリコン層が形成された構造のＳＯ
Ｉ基板に適用した場合、トレンチ分離溝をＳＯＩ基板の
絶縁層に達するまで形成することにより、素子領域がト
レンチ分離溝と、ＳＯＩ基板に介在する絶縁層で囲まれ
た形になり、隣接する素子間での絶縁分離性能を大幅に
向上させることが可能な技術である。

【０００４】従来のトレンチ構造による素子分離領域を
形成する方法について説明する。図９から図１６は、従
来のトレンチ構造による素子分離領域を形成する方法で
あって、工程順に示す製造工程断面図である。ＬＯＣＯ
Ｓ酸化膜４に挟まれてた領域に各素子が形成されたＳＯ
Ｉ基板１００上に、ＣＶＤ法により、シリコン酸化膜６
２を形成する。このシリコン酸化膜６２は高温での熱処
理は行わない。ここでは、ＮＭＯＳ（ｎチャネルＭＯＳ
ＦＥＴ）とＰＭＯＳ（ｐチャネルＭＯＳＦＥＴ）で構成
されたコンプリメンタリー素子（相補素子）が形成され
た例を挙げた。この相補素子の形成方法は、ｎ型の半導
体基板１上にシリコン酸化膜埋め込み層２を介して半導
体基板３があるＳＯＩ基板１００の半導体基板３の表面
層にｐウエル領域５を形成し、このｐウエル領域５の表
面層にゲート電極６、ｎソース領域７、ｎドレイン領域
８を形成し、半導体基板３の表面層にゲート電極９、ｐ
ソース領域１０、ｐドレイン領域１１を形成する。ＮＭ
ＯＳはゲート電極６、ｎソース領域７、ｎドレイン領域
８で構成され、ＰＭＯＳはゲート電極９、ｎソース領域
１０、ｎドレイン領域１１で構成される。表面に、ＣＶ
Ｄ法により、シリコン酸化膜６２を形成する（図９）。

【０００５】つぎに、通常のリソグラフィー技術とドラ
イエッチング技術を用いて、前記のシリコン酸化膜６２
をパターニングし、ＬＯＣＯＳ酸化膜４に開口部６３を
形成する（図１０）。次に、シリコン酸化膜６２（開口
マスク）をエッチングマスクとして、シリコン酸化膜埋
め込み層２に達するまで半導体基板３のエッチングを行
い、素子領域の外周にトレンチ溝６４を形成する（図１
１）。ここで、シリコン酸化膜６２は、トレンチ溝６４
の形成に伴う半導体基板３をエッチングする際のエッチ
ングマスクであり、このシリコン酸化膜６２は既に形成
されている素子領域を保護している。また、このシリコ
ン酸化膜６２の膜厚は、半導体基板３とシリコン酸化膜
６２のエッチングレート比、すなわち、選択比や、トレ
ンチ溝深さから決定される。

【０００６】次に、ＣＶＤ法により、シリコン酸化膜６
５を成長させ、トレンチ溝６４を絶縁材料であるシリコ
ン酸化膜６５で埋設する（図１２）。この場合、ＣＶＤ
法としては、減圧下の化学反応により成長を行う減圧Ｃ
ＶＤ法が、膜質、ステップカバレッジ等の面で優れてお
り、比較的高いアスペクト形状を有するトレンチ溝に対
しても、ボイド（空洞）を発生させることなく、埋設す
ることが可能であることから、最も用いられる成膜方法
である。

【０００７】次に、ウエハ全面に対し、シリコン酸化膜
６５を、所定の膜厚だけエッチングする（図１３）。こ
の時、ウエハ面の平坦な領域では、狙った膜厚にほぼ等
しい膜厚がエッチングされるのに対し、トレンチ溝６４
内のシリコン酸化膜６５は、エッチングされることな
く、トレンチ内に残存した形状となる。次に、前述のシ
リコン酸化膜６２とシリコン酸化膜６５から構成される
層間絶縁膜に、ＢＰＳＧ膜６６の形成と、高温の熱処理
を行うことでＢＰＳＧ膜６６をリフローさせ（図１
４）、通常のリソグラフィー技術とドライエッチングに
より、コンタクトホール６７を開口する（図１５）。

【０００８】次に、スパッタ法により、主成分がアルミ
ニウムからなるアルミニウム合金をウエハ全面に成膜
し、通常のリソグラフィー技術とドライエッチングによ
り、素子領域との引き出し電極６８（ソース電極おおよ
びドレイン電極）を形成する（図１６）。あるいは、別
の実施例として、例えば、特開２０００−３１２６６号
公報の実施例にあるように、トレンチ溝７４の埋め込み
を行った絶縁材料（シリコン酸化膜７５）を素子形成領
域（ＮＭＯＳ、ＰＭＯＳが形成されている領域）に残存
した状態で、コンタクトホール７７を開口し（図１
７）、スパッタ法による引き出し電極７８を形成する
（図１８）。

【０００９】

【発明が解決しようとする課題】特開２０００−３１２
６６号公報に開示されている図１７、図１８の方法で
は、トレンチ溝７４（トレンチ分離溝ともいう）を埋設
した絶縁層（シリコン酸化膜７５）が、同時に素子領域
をも厚く被覆しており、典型的な１〜２μｍ幅のトレン
チ分離溝を完全に埋め込むために必要となる絶縁層の膜
厚は、トレンチ溝７４の幅とほぼ同程度の１〜２μｍに
達する。

【００１０】このため、トレンチ溝を埋め込んだ後に素
子領域を厚く被覆している絶縁層（シリコン酸化膜７
５）を残存したまま、素子領域とのコンタクトの形成を
行うと、コンタクトホール径とコンタクト深さとの比で
あるアスペクト比が大きくなり、一般に用いられている
スパッタ法でメタル配線を形成すると、開口部近傍のカ
バレッジを十分に確保することが困難であり、そのた
め、メタル配線（引出し電極６８）が素子領域との良好
な接触を得ることができない。例えば、図１８のＥ部や
Ｆ部のように空隙８２、８３が発生することがある。

【００１１】また、このアスペクト比を低減するため、
コンタクトホール径を大きくすると、素子の微細化が阻
害されて、好ましくない。これを解決するために、図９
から図１６に示すように、トレンチ溝６４を絶縁層（シ
リコン酸化膜６５）で埋め込み、その後に所定の膜厚だ
け素子領域の絶縁層を予め全面エッチングする方法を採
用すると、前述のコンタクトホール深さ、すなわち、ア
スペクト比を十分に低減することが可能で、一般的に用
いられるスパッタ法においても十分なカバレッジを確保
することが可能となる。

【００１２】しかしながら、従来の方法では、コンタク
トホール６７の深さを低減するために、素子領域上のシ
リコン酸化膜６５である絶縁層を図１３のように全面エ
ッチングして、膜厚を減らしている。しかし、従来の方
法では、シリコン酸化膜６２とシリコン酸化膜６５を同
質の酸化膜で形成しているために、シリコン酸化膜６２
はストッパの役割を果たさない。そのために、エッチン
グのばらつきにより、図１３のＡ部のように、シリコン
酸化膜６５が残る箇所、Ｂ部のように、シリコン酸化膜
６２の一部が除去される箇所、Ｃ部のようにシリコン酸
化膜６２が完全にエッチングされる箇所が発生する。

【００１３】そのため、このエッチングばらつきを考慮
して、シリコン酸化膜６５を全面で残すようにエッチン
グする必要がある。そうすると、シリコン酸化膜６５の
膜厚が厚くなる箇所が生じる。実際は、このシリコン酸
化膜６５の膜厚のばらつきは、シリコン酸化膜６５を形
成する時のばらつきにエッチング時のばらつきが加わる
ので相当大きなばらつきとなる。

【００１４】この膜厚にばらつきのあるシリコン酸化膜
６５上に、ＢＰＳＧ膜６６を形成すると、このＢＰＳＧ
膜６６の表面は、シリコン酸化膜６５の膜厚のばらつき
が反映されて凹凸となる。そのため、半導体基板３上を
被覆しているシリコン酸化膜６２、６５およびＢＰＳＧ
膜６６を合わせた全体の絶縁膜の膜厚にばらつきが生じ
る。

【００１５】この状態で図１５のように、素子領域との
コンタクトホール６７を形成すると、コンタクトホール
深さに大きなばらつきが存在する。コンタクトを安定し
て形成するためには、絶縁膜の厚い領域に合わせてコン
タクトホール６７の形成を行う必要があり、絶縁膜の薄
い領域では、過剰なエッチングが行われる（図１５のＤ
部）。この結果、コンタクト部の拡散層（ソース領域や
ドレイン領域）は大きくエッチングされ、局所的に拡散
層深さが浅くなるばかりか、過剰なエッチングによるダ
メージ等によって、拡散層の界面でのコンタクト抵抗の
上昇と、それに伴うコンタクト抵抗のばらつき増加が発
生し、コンタクトの導通不良に至る場合もある。これ
は、品質、信頼性の上で重要な問題である。

【００１６】この発明の目的は、前記の課題を解決し
て、全面エッチング後に得られる絶縁膜の膜厚ばらつき
を低減し、安定した素子領域とのコンタクト形成を可能
にする半導体装置の製造方法を提供することにある。

【００１７】

【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板に素子間を絶縁分離するためのトレン
チ溝を有する半導体装置の製造方法において、前記トレ
ンチ溝部は、第１のシリコン酸化膜を開口マスクとする
ことで形成する工程と、減圧下で行われる化学的気相成
長法（減圧ＣＶＤ法）により前記第１のシリコン酸化膜
よりエッチングレートの大きい第２のシリコン酸化膜を
全面に成長させ、前記トレンチ溝部を埋設する工程と、
ウエハ全面に対し、前記第１のシリコン酸化膜が露出す
るまで第２のシリコン酸化膜をエッチングで除去し、前
記トレンチ溝内部に第２のシリコン酸化膜を残存させる
工程とを含む製造方法とする。

【００１８】また、前記半導体基板は、単結晶のＳＯＩ
基板（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）で
あるとよい。また、前記第１のシリコン酸化膜は、減圧
ＣＶＤ法により、７５０℃〜８５０℃の温度範囲で、モ
ノシラン（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）もしくは
ジクロルシラン（ＳｉＨ₂Ｃｌ₂）と亜酸化窒素（Ｎ₂
Ｏ）の組み合わせによって成長させたＨＴＯ（Ｈｉｇｈ
ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）酸化膜である
とよい。

【００１９】また、前記第１のシリコン酸化膜は、６０
０℃〜７００℃の温度範囲で、ＴＥＯＳ（Ｔｅｔｒａ
ＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ：テトラエチ
ルオルソシリケイト）をソースガスとして減圧ＣＶＤ法
で成長させたＴＥＯＳ酸化膜を、８５０℃〜１０００℃
の温度範囲で、窒素雰囲気中、あるいは酸素雰囲気中で
の熱処理により、膜の高密度化処理を行ったＴＥＯＳ酸
化膜であるとよい。

【００２０】また、前記第１のシリコン酸化膜が、０．
１μｍ〜０．８μｍの膜厚であるとよい。また、前記第
２のシリコン酸化膜は、６００℃〜７００℃の温度範囲
で、減圧ＣＶＤ法により成長させたＴＥＯＳ酸化膜であ
るとよい。また、前記第１のシリコン酸化膜のエッチン
グレートと比べて、前記第２のシリコン酸化膜のエッチ
ングレートが、１．５倍以上であるとよい。

【００２１】また、前記第２のシリコン酸化膜を残存さ
せる工程の後で、高温の熱処理温度を、窒素雰囲気中、
もしくは酸素雰囲気中において、８００℃〜９５０℃の
温度領域（ＢＰＳＧ膜のリフロー温度領域）で行うとよ
い。

【００２２】

【発明の実施の形態】図１から図８は、この発明の一実
施例の半導体装置の製造方法であり、工程順に示した要
部製造工程断面図である。この図は、図９から図１６に
相当する要部工程断面図である。尚、従来と同一箇所に
は同一の符号を付した。各素子が形成されたＳＯＩ基板
１００上に、ＣＶＤ法により、第１のシリコン酸化膜１
２を、例えば、０．１μｍから０．８μｍの膜厚でＳＯ
Ｉ基板全面（ウエハ表面）に成長させる（図１）。ここ
で、第１のシリコン酸化膜１２としては、７５０℃から
８５０℃の温度範囲で、モノシラン（ＳｉＨ₄）と亜酸
化窒素（Ｎ₂Ｏ）もしくはジクロルシラン（ＳｉＨ₂Ｃ
ｌ₂）と亜酸化窒素（Ｎ₂Ｏ）の組み合わせによって、
減圧ＣＶＤ法によって成長させたＨＴＯ酸化膜を形成す
る。尚、７５０℃未満では成膜速度が遅く成りすぎ、ま
た８５０℃を超えるとステップカバレージが悪化する。

【００２３】また、ＨＴＯ酸化膜の代わりに、常圧下、
準常圧下、減圧下の何れかのＣＶＤ法によって成長させ
たＴＥＯＳ酸化膜でもよい。このＴＥＯＳ酸化膜は、６
００℃から７００℃の温度範囲で、ＴＥＯＳをソースガ
スとして減圧ＣＶＤ法で成長させ、このＴＥＯＳ酸化膜
を８５０℃から１０００℃の温度範囲で窒素雰囲気中、
あるいは酸素雰囲気中での熱処理により、膜の緻密化処
理を行なったシリコン酸化膜である。

【００２４】この第１のシリコン酸化膜１２は、後述す
るシリコン基板へのトレンチ溝形成で、エッチングマス
クとして機能する。したがって、熱処理温度が８５０℃
未満では膜質が劣化して、エッチングマスクとしての機
能が低下し、一方１０００℃を超えると、拡散層が深く
なる影響で、素子の微細化を阻害する。また、その膜厚
としては、厚いほど好ましいが、後述する工程で、層間
絶縁膜として機能させるため、過剰な膜厚は、後述する
コンタクト深さを増大させることになる。このため、シ
リコン酸化膜１２の膜厚は、シリコン基板（半導体基板
３）とシリコン酸化膜１２とのエッチングレート比、す
なわち選択比と、トレンチ溝深さを考慮して決定する。

【００２５】次に、通常のリソグラフィー技術とドライ
エッチング技術を用いて、所定の位置に開口部１３を形
成する（図２）。次に、前記開口部１３を有する第１の
シリコン酸化膜１２をマスクとして、ドライエッチング
技術により、ＳＯＩ基板１００に介在するシリコン酸化
膜埋め込み層２に達するまで、半導体基板３をエッチン
グし、トレンチ溝１４を形成する（図３）。

【００２６】次に、減圧ＣＶＤ法により、第２のシリコ
ン酸化膜１５を、例えば、１μｍから２μｍ程度の膜厚
でウエハ全面に成長させ、前記トレンチ溝１４を絶縁膜
で埋設する（図４）。ここで第２のシリコン酸化膜１５
は、ＴＥＯＳをソースガスとして、減圧ＣＶＤ法によ
り、６００℃から７００℃の温度範囲で成長したＴＥＯ
Ｓ酸化膜である。この温度範囲で成長させると、ステッ
プカバレッジ（被覆性）が良好となり、高アスペクトの
トレンチ溝に対しても、ボイド（空洞）を発生させるこ
と無く、第２のシリコン酸化膜１５の埋め込みが可能と
なることや、比較的厚膜の成長を行う場合にも成膜速度
が大きく、量産性に優れているためである。

【００２７】また、このＴＥＯＳ酸化膜は、エッチング
速度を第１のシリコン酸化膜１２より早くするために、
前述のトレンチ分離溝形成用マスクとして適用している
ＴＥＯＳ酸化膜のように、高温の熱処理による膜の緻密
化処理を行なわない。しかし、後工程では高温の熱処理
による膜の緻密化処理を行なう。次に、ウエハ全面に対
し、通常のドライエッチング技術を用いることにより、
第２のシリコン酸化膜１５を第１のシリコン酸化膜１２
が露出するまで完全に除去し、トレンチ溝内にのみシリ
コン酸化膜１５を残存させる（図５）。ここで、第１の
シリコン酸化膜１２は、膜が緻密であるために、そのエ
ッチングレートは低いのに対し、第２のシリコン酸化膜
１５は、前記したように、膜の緻密さに欠けるため、そ
のエッチングレートは高く、その比は２倍程度に達す
る。

【００２８】このため、ウエハ全面に対する第２のシリ
コン酸化膜１５のドライエッチングにおいて、第２のシ
リコン酸化膜１５成長時の膜厚ばらつきと、ウエハ全面
における第２のシリコン酸化膜１５のエッチングばらつ
き等の要因により、第２のシリコン酸化膜１５のエッチ
ングが早い段階で終了した領域では、第１のシリコン酸
化膜１２が露出するためにエッチングレートの急激な低
下が生じる。この結果、第２のシリコン酸化膜１５を素
子領域から完全に除去するために、オーバーエッチング
を行っても、第１のシリコン酸化膜１２の過剰なエッチ
ングは進行せず、全面エッチング後に素子領域上に残存
している絶縁層は、所定の膜厚に再現性良く形成され
る。また、第１のシリコン酸化膜１２のエッチングレー
トは、第２のシリコン酸化膜１５のエッチングレートの
１／２程度となるため、第１のシリコン酸化膜１２と第
２のシリコン酸化膜１５が同程度の膜質、すなわち、エ
ッチングレートも同程度となる従来の製造方法と比べ
て、全面エッチング後に得られる絶縁層の膜厚差も、１
／２程度に低減することができる。これは、後述する素
子領域とのコンタクト形成において、層間絶縁膜の膜厚
差、すなわち、コンタクトホール深さの違いを低減する
ことになるため、安定したコンタクト形成が可能とな
る。尚、このエッチングレート比は、エッチングレート
のばらつきを考慮すれば１．５倍以上あると効果的であ
る。これは、例えば、１．５倍未満ではエッチングレー
トのばらつきで局部的にエッチングレート比が１になる
箇所が生ずる場合があるためである。

【００２９】次に、ＣＶＤ法によって、ＢＰＳＧ膜１６
を形成し、８００℃から９５０℃の熱処理により、ＢＰ
ＳＧ膜１６をリフローさせ、層間絶縁膜を平坦化する
（図６）。この時、トレンチ溝内へ埋設された状態のＴ
ＥＯＳ酸化膜１５は、ＢＰＳＧ膜１６のリフローによる
高温の熱処理を施されることにより、膜の緻密化が起こ
り、良好な絶縁特性を有する絶縁膜へと膜質が変化す
る。この結果、ＳＯＩ基板１００に介在するシリコン酸
化膜層（シリコン酸化膜埋め込み層２）と、絶縁膜の埋
設されたトレンチ溝１４により囲まれた素子領域は、高
い分離性能で絶縁分離される。また、通常、ＢＰＳＧ膜
１６の下層には、ＢＰＳＧ成膜後のリフロー等による高
温熱処理を想定して、ＢＰＳＧ膜１６からのＢ、及びＰ
が下層の素子領域に熱拡散して特性変動を起こさないよ
う、ノンドープのシリコン酸化膜を形成する必要がある
が、本発明では、先の工程において、緻密なシリコン酸
化膜１２を所定の膜厚だけ、予め残存させているため
に、ＢＰＳＧ膜１６からのＢ、Ｐ拡散防止層を新たに形
成する必要は無く、工程数を削減することができる。

【００３０】次に、素子領域とのコンタクト形成のため
に、通常のリソグラフィー技術と、ドライエッチング技
術により、第１のシリコン酸化膜１２とＢＰＳＧ膜１６
から構成される層間絶縁膜にコンタクトホール１７を形
成する（図７）。次に、スパッタ法を用いて、アルミニ
ウム材料からなる合金膜を形成し、通常のリソグラフィ
ー技術と、ドライエッチング技術を用いて、引き出し電
極１８の形成を行う（図８）。この時、層間絶縁膜は、
前述の全面エッチングにより、再現性良く、所定の膜厚
に薄膜化されているため、コンタクトホール１７の深
さ、すなわちアスペクト比は低減されているだけでな
く、更には、コンタクトホール１７の深さばらつきも低
減されているため、良好なコンタクト形成を安定して行
うことが可能となる。

【００３１】尚、前記の第１のシリコン酸化膜（膜質は
前記の第１のシリコン酸化膜と異なっても構わない）上
にポリシリコン膜を形成し、このポリシリコン膜をスト
ッパとして働かせ、トレンチ溝を形成し、その後、この
ポリシリコンを第１のシリコン酸化膜をストッパとして
働かせて完全に除去し、第１のシリコン酸化膜の膜質と
同質の第２のシリコン酸化膜を埋設しても、同様の効果
が期待できる。

【００３２】前記のように、本発明の製造方法を用いる
ことにより、以下のような効果が得られる。（１）トレンチ分離溝内を絶縁膜によって埋設した後、
開口マスクであるシリコン酸化膜が露出する程度まで全
面エッチングを行い、トレンチ分離溝内の埋設に使用し
た絶縁層を素子領域から除去しているため、層間絶縁膜
が薄膜化され、コンタクトホールのアスペクト比が低減
される。この結果、スパッタ法による引き出し電極形成
においても、素子領域との良好なコンタクト形成が可能
となる。（２）開口マスクであるシリコン酸化膜と、トレンチ分
離溝内の埋設に使用したシリコン酸化膜の間には、各々
のエッチングレートに大きな差が存在するので、全面エ
ッチングを開口マスクのシリコン酸化膜が完全に露出す
るまでオーバーエッチングを行った場合でも、エッチン
グを開口マスクのシリコン酸化膜上で、安定的に停止さ
せることが容易となり、プロセスばらつき等による絶縁
層の過剰なエッチングを防止できる。（３）トレンチ分離溝の埋設に使用した絶縁層の全面エ
ッチングは、開口マスクであるシリコン酸化膜が完全に
露出するまで行われるため、全面エッチング後の素子領
域上に存在する絶縁層としては、全面エッチングによっ
て、わずかにオーバーエッチングされた開口マスクのシ
リコン酸化膜のみが残存する。この結果、素子領域上に
存在する絶縁層の膜厚ばらつき要因としては、トレンチ
分離溝の埋設に使用した絶縁層の膜厚ばらつきは除外さ
れ、開口マスクであるシリコン酸化膜成長時の膜厚ばら
つきと、全面エッチングによる開口マスクのオーバーエ
ッチングばらつきが存在するのみである。（４）開口マスクのエッチングレートは、トレンチ分離
溝の埋設に使用した絶縁層のエッチングレートと比較し
て十分に小さい。このため、全面エッチングのばらつき
により、トレンチ分離溝の埋設を行った絶縁層がエッチ
ングされ、その下層の開口マスクに到達した領域では、
エッチングの進行に遅れが発生する。この結果、エッチ
ングばらつきによる膜厚差は、開口マスクへの到達によ
り低減され、コンタクト抵抗ばらつきの小さい、安定し
た素子領域とのコンタクト形成が可能となる。（５）本発明では開口マスクを残存させる形としている
が、この開口マスクはシリコン酸化膜であるので、例え
ば、シリコン窒化膜、あるいはポリシリコン等を使用し
た場合のようにあえて除去する必要は無く、予め所定の
膜厚を形成しておくことにより、そのまま残存させて層
間絶縁膜として機能させることができるため、工程数の
削減を図ることが可能である。

【００３３】

【発明の効果】この発明によると、開口部マスクおよび
層間絶縁膜の役割をする第１のシリコン酸化膜を緻密な
ＨＴＯ酸化膜もしくはＴＥＯＳ酸化膜で形成し、トレン
チ溝部を埋設する第２のシリコン酸化膜を緻密化処理を
行わないで形成し、第１のシリコン酸化膜を、ＳＯＩ基
板上の平坦部の第２のシリコン酸化膜をエッチングする
ときのストッパとして用いることで、この平坦部（素子
領域部）の第２のシリコン酸化膜を完全に除去すること
ができる。

【００３４】この露出した平坦な第１のシリコン酸化膜
上に層間絶縁膜となるＢＰＳＧ膜を形成し、高温で熱処
理を行うことで、ＢＰＳＧ膜を平坦化でき、また、この
高温の熱処理で、トレンチ溝に残留した第２のシリコン
酸化膜を緻密化できる。その結果、全体の層間絶縁膜の
厚さを従来より薄くできて、また、面内ばらつきを少な
くできる。また、残留した第２のシリコン酸化膜を緻密
化することで、分離性能（分離領域の耐圧）を高めるこ
とができる。

【００３５】このように膜厚が薄く、均一な膜厚の層間
絶縁膜にして、アスペクト比が小さなコンタクトホール
を形成することで、ステップカバレージが良好となり、
ＳＯＩ基板に形成された拡散層を部分的に過剰にエッチ
ングすることもなく、通常のスパッタで引出し電極を形
成した場合でも、引出し電極と拡散層との良好な電気的
な接触を得ることができて、高信頼性のデバイスを製作
できる。

【図面の簡単な説明】

【図１】この発明の第１実施例の半導体装置の要部製造
工程断面図

【図２】図１に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図３】図２に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図４】図３に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図５】図４に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図６】図５に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図７】図６に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図８】図７に続く、この発明の一実施例の半導体装置
の要部製造工程断面図

【図９】従来のトレンチ構造による素子分離領域を形成
する製造工程断面図

【図１０】図９に続く、従来のトレンチ構造による素子
分離領域を形成する製造工程断面図

【図１１】図１０に続く、従来のトレンチ構造による素
子分離領域を形成する製造工程断面図

【図１２】図１１に続く、従来のトレンチ構造による素
子分離領域を形成する製造工程断面図

【図１３】図１２に続く、従来のトレンチ構造による素
子分離領域を形成する製造工程断面図

【図１４】図１３に続く、従来のトレンチ構造による素
子分離領域を形成する製造工程断面図

【図１５】図１４に続く、従来のトレンチ構造による素
子分離領域を形成する製造工程断面図

【図１６】図１５に続く、従来のトレンチ構造による素
子分離領域を形成する製造工程断面図

【図１７】従来のトレンチ構造による素子分離領域を形
成する別の製造工程断面図

【図１８】図１７に続く、従来のトレンチ構造による素
子分離領域を形成する別の製造工程断面図

【符号の説明】

１、３半導体基板（ｎ型）２シリコン酸化膜埋め込み層４ＬＯＣＯＳ酸化膜５ｐウエル領域６、９ゲート電極７ｎソース領域８ｎドレイン領域１０ｐソース領域１１ｐドレイン領域１２第１のシリコン酸化膜１３開口部１４トレンチ溝１５第２のシリコン酸化膜１６ＢＰＳＧ膜１７コンタクトホール１８引き出し電極１００ＳＯＩ基板

Claims

【特許請求の範囲】

【請求項１】半導体基板に素子間を絶縁分離するための
トレンチ溝を有する半導体装置の製造方法において、前
記トレンチ溝部は、第１のシリコン酸化膜を開口マスク
とすることで形成する工程と、減圧下で行われる化学的
気相成長法（減圧ＣＶＤ法）により前記第１のシリコン
酸化膜よりエッチングレートの大きい第２のシリコン酸
化膜を全面に成長させ、前記トレンチ溝部を埋設する工
程と、ウエハ全面に対し、前記第１のシリコン酸化膜が
露出するまで第２のシリコン酸化膜をエッチングで除去
し、前記トレンチ溝内部に第２のシリコン酸化膜を残存
させる工程とを含むことを特徴とする半導体装置の製造
方法。
【請求項２】前記半導体基板は、単結晶のＳＯＩ基板
（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項３】前記第１のシリコン酸化膜は、減圧ＣＶＤ
法により、７５０℃〜８５０℃の温度範囲で、モノシラ
ン（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）もしくはジクロ
ルシラン（ＳｉＨ₂Ｃｌ₂）と亜酸化窒素（Ｎ₂Ｏ）の
組み合わせによって成長させたＨＴＯ（ＨｉｇｈＴｅ
ｍｐｅｒａｔｕｒｅＯｘｉｄｅ）酸化膜であることを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】前記第１のシリコン酸化膜は、６００℃〜
７００℃の温度範囲で、ＴＥＯＳ（ＴｅｔｒａＥｔｈ
ｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ：テトラエチルオル
ソシリケイト）をソースガスとして減圧ＣＶＤ法で成長
させたＴＥＯＳ酸化膜を、８５０℃〜１０００℃の温度
範囲で、窒素雰囲気中、あるいは酸素雰囲気中での熱処
理により、膜の高密度化処理を行ったＴＥＯＳ酸化膜で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
【請求項５】前記第１のシリコン酸化膜が、０．１μｍ
〜０．８μｍの膜厚であることを特徴とする請求項１に
記載の半導体装置の製造方法。
【請求項６】前記第２のシリコン酸化膜は、６００℃〜
７００℃の温度範囲で、減圧ＣＶＤ法により成長させた
ＴＥＯＳ酸化膜であることを特徴とする請求項１に記載
の半導体装置の製造方法。
【請求項７】前記第１のシリコン酸化膜のエッチングレ
ートと比べて、前記第２のシリコン酸化膜のエッチング
レートが、１．５倍以上であることを特徴とする請求項
１に記載の半導体装置の製造方法。
【請求項８】前記第２のシリコン酸化膜を残存させる工
程の後で、高温の熱処理温度を、窒素雰囲気中、もしく
は酸素雰囲気中において、８００℃〜９５０℃の温度領
域で行うことを特徴とする請求項１に記載の半導体装置
の製造方法。