KR100619395B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 고종횡비 STI 형성시 발생하는 보이드의 발생을 억제하기 위한 방법에 관한 것이다.
본 발명의 반도체 소자 제조 방법은 기판 상부에 패드 산화막과 질화막을 형성하는 단계; 상기 기판에 트랜치를 형성한 후 산소 이온 주입을 실시하는 단계; 상기 기판을 라이너 산화막 처리하여 트랜치의 측면에 열산화막을 형성하는 동시에 산소 이온 주입 영역에 하부 산화막을 형성하는 단계 및 상기 트랜치에 갭필하여 산화막을 형성하여 STI를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자 제조 방법은 산소 이온 주입과 열처리를 통해 하부 산화막을 형성하여 고종횡비 STI 형성시 보이드의 발생을 억제하는 효과가 있다.
산소 이온 주입, CVD, 보이드

Description

반도체 소자 제조 방법{Method for fabricating the semiconductor device}
도 1a 내지 도 1c는 본 발명에 의한 반도체 제조 방법.
본 발명은 반도체 소자 제조 방법 관한 것으로, 보다 자세하게는 고종횡비 얇은 트랜치 분리(Shallow Trench Isolation : 이하 STI라 칭함) 형성시 발생하는 보이드의 발생을 억제하기 위한 방법에 관한 것이다.
종래에는, 실리콘 기판 상에 패드 산화막과 질화막 및 화학 기상 증착(Chemical Vaper Deposition : 이하 CVD라 칭함)-산화막을 순차적으로 적층한 다음 상기 CVD-산화막 상부에 트랜치 마스크 패턴을 형성하고, 이 트랜치 마스크 패턴을 이용하는 에치 공정을 수행하여 실리콘 기판상의 소정부분에 트랜치를 형성하였다. 다음, 트랜치가 형성된 실리콘 기판의 상부 전면에 걸쳐, 예를 들면 수천 Å의 산화막을 형성한 다음 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 실리콘 기판 상부에 형성된 산화막을 제거함으로써 실리콘 기판 상에 STI를 형성함과 동시에 평탄화를 실현한다. 즉, 화학적 기계적 연마 공정은 리플로우 공정이나 에치백 공정으로 달성할 수 없는 넓은 영역의 글로벌 평탄화 및 저온 평탄화를 실현할 수 있기 때문에 평탄화 공정 및 STI 제조 등에 널리 사용되고 있다.
그러나, 상기와 같은 종래의 기존 STI 구조 형성시 사용되는 CVD 방식으로 고종횡비 트랜치(High aspect ratio trench) 구조를 만들 경우 보이드(void)가 발생하여 절연성에 저해를 초래하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 산소 이온 주입과 열처리를 통해 하부 산화막을 형성한 후 CVD 방식으로 다시 산화막을 형성하여 보이드 발생을 억제하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판 상부에 패드 산화막과 질화막을 형성하는 단계; 상기 기판에 트랜치를 형성한 후 산소 이온 주입을 실시하는 단계; 상기 기판을 라이너 산화막 처리하여 트랜치의 측면에 열산화막을 형성하는 동시에 산소 이온 주입 영역에 하부 산화막을 형성하는 단계 및 상기 트랜치에 갭필하여 산화막을 형성하여 STI를 형성하는 단계로 이루어진 반도체 소자 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1c는 본 발명에 의한 반도체 제조 방법이다. 먼저 도 1a와 같이 기판(100) 상부에 패드 산화막(110)과 질화막(120)을 형성한다.
다음 도 1b와 같이 상기 질화막(120), 패드 산화막(110) 및 기판(100)을 소정의 깊이로 플라즈마 식각 방식으로 식각하여 트랜치(130)를 형성한 후 산소 이온 주입을 실시한다.
다음 도 1c와 같이 상기 기판(100)에 라이너 산화막 처리를 하여 상기 트랜치의 측면에 열산화막(130)을 형성하는 동시에, 상기 도 1b에서 진행된 산소 이온 주입 영역에 하부 산화막(140)을 형성된다. 상기 하부 산화막(140)이 형성된 후 상기 트랜치에 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapour Deposition : 이하 HDP CVD라 칭함) 방식으로 갭필(Gap fill)하여 산화막(150)을 형성하여 최종적으로 STI를 형성하게 된다.
상기 열산화막(130), 하부 산화막(140) 및 산화막(150)은 바람직하게 SiO2를 이용한다. 상기 열산화막(130)을 형성하는 동시에 산소 이온 주입 영역에 상기 하부 산화막(140)이 형성되는것을 통해 고종횡비의 STI가 형성되더라도 보이드의 발생이 억제될 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설 명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 반도체 소자 제조 방법은 산소 이온 주입과 열처리를 통해 하부 산화막을 형성하여 고종횡비 STI 형성시 보이드의 발생을 억제하는 효과가 있다.

Claims (2)

  1. 반도체 소자 제조 방법에 있어서,
    기판 상부에 패드 산화막과 질화막을 순차적으로 형성하는 단계;
    소정의 소자분리영역의 상기 질화막, 산화막, 및 기판을 식각하여 상기 기판에 트랜치를 형성하는 단계;
    상기 트렌치에 산소 이온주입을 실시하는 단계;
    상기 기판에 라이너 산화막 처리하여 상기 트랜치의 측면에 열산화막을 형성하는 동시에 상기 산소 이온주입 영역에 하부 산화막을 형성하는 단계; 및
    상기 트랜치에 갭필하여 산화막을 형성하여 STI를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법
  2. 제 1항에 있어서,
    상기 열산화막, 하부 산화막 및 산화막은 SiO2를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법
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