KR100543455B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 공동이 없는 소자분리막을 형성하기 위한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 패드 산화막과 패드 질화막을 순차로 형성하는 단계; 상기 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 평탄화하는 단계; 상기 패드 산화막이 손상받지 않도록 상기 제1절연막을 일부 제거하는 단계; 상기 반도체 기판 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화하는 단계; 및 상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 이에 의하면, 소자분리막 내의 공동이 없는 소자분리막을 형성할 수 있게 되어 반도체 소자의 수율이 향상되고 신뢰성이 향상되는 효과가 있다. 또한, 패드 산화막을 식각 손상으로부터 보호할 수 있게 되어 이를 그대로 사용할 수 있는 효과도 있게 된다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING TRENCH ISOLATION IN SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 종래 기술의 일실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
도 4 내지 도 6은 종래 기술의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
도 7 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
도 13은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 순차적으로 표시한 흐름도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 110; 패드 산화막
120; 패드 질화막 130; 반사방지막
140; 트렌치 150,150a,150b; 제1절연막
160; 공동 170,170a; 제2절연막
180; 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 공동(void)이 없는 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체 소자를 제조하는데 있어서 트랜지스터와 캐패시터 등을 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성 영역(active region)과 전기적으로 통전되는 것을 방지하여 소자를 전기적으로 분리되도록 하는 소자분리 영역(isolation region)을 형성한다. 이와 같은 소자분리 영역 형성에는 반도체 기판상의 패드 산화막과 패드 질화막에 대한 마스크 공정과 산화 공정으로 소자를 분리하는 로코스(LOCOS;local oxidation of silicon) 공정과, 로코스(LOCOS) 공정의 패드 산화막과 패드 질화막 사이에 버퍼 역할을 하는 폴리실리콘막을 개재하여 완충역할을 하여 필드산화막을 성장시키는 피비엘(PBL;poly buffered LOCOS) 공정 등이 사용되어왔다.
그런데, 반도체 소자의 제조에 널리 이용되었던 로코스(LOCOS) 소자 분리 방법은 반도체 소자가 고집적화 되어감에 따라 그 한계점이 이르렀다. 이에 따라 고집적화된 반도체 소자의 소자분리에 적합한 기술로는 트렌치를 형성하여 소자를 분리하는 얕은 트렌치 소자분리(STI;shallow trench isolation) 공정을 적용한 반도체 소자의 소자분리막 형성방법이 제안되었다.
트렌치를 형성하여 소자를 분리하는 반도체 소자의 소자분리막 형성방법은 기존의 로코스(LOCOS) 소자분리 방법보다 집적도를 훨씬 높일 수 있다는 장점을 가지고 있어서 최근의 0.25㎛ 이하의 반도체 소자의 소자분리막 형성에는 얕은 트렌치 소자 분리(STI;shallow trench isolation) 공정이 널리 사용되고 있다.
얕은 트레치 소자분리(STI) 공정을 적용한 종래 기술에 따른 반도체 소자의 소자분리막 형성방법은 먼저 반도체 기판을 일정한 깊이로 식각하여 트렌치(trench)를 형성하고, 상기 트렌치를 비롯한 기판 전면상에 산화막을 증착시킨다. 이어서, CMP(chemical mechanical polishing) 공정으로 불필요한 산화막을 식각한 후 세정 공정 등을 진행하여 소자분리막 형성을 완성한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 문제점이 있었다. 최근 반도체 기술이 나노(nano) 시대를 맞이하게 됨으로써 피치(pitch)가 보다 줄어들게 되었다. 이에 따라, 트렌치의 넓이가 매우 줄어들게 되었고, 좁고 깊은 형태의 트렌치에 산화막과 같은 절연물을 매립하기가 매우 어려워졌다. 그리하여, 소자분리막 내에 형성되는 공동(void)을 피할 수 없게 되었다. 소자분리막 내에서의 공동 형성으로 말미암아 후속하는 공정에서 공동내에 폴리실리콘과 같은 도전체가 증착되고, 이로 인하여 셀(cell)간의 브릿지(bridge)에 의해 반도체 소자의 오동작이 유발되는 등 소자분리막 내의 공동은 수율 저하의 주요 요인으로 인식되고 있다.
종래 이의 해결을 위한 해결책의 하나로서 한국특허출원번호 제10-2000-0085198호(공개번호 특2002-0055938호)에 개시된 바와 같이 에치백(etch back) 공정으로 공동(void)을 제거하는 반도체 소자의 형성방법이 제안되었는 바, 도 1 내 지 도 3을 참조하여 이를 설명하면 다음과 같다.
도 1을 참조하여, 기판(11)상에 패드 산화막(12)과 패드 질화막(13)의 형성 및 식각으로 트렌치(11a)를 형성하고, 트렌치(11a)를 제1절연막(14)으로 매립한다. 이때, 제1절연막(14)이 트렌치(11a)를 완전히 매립하지 못하여 트렌치(11a) 내에 공동(15a)이 형성된다.
도 2를 참조하여, 공동(15a)이 발생한 지점까지 건식 또는 습식 식각을 이용한 에치백(etch back)으로 제1절연막(14)을 일부 제거한다. 이때, 에치백으로도 공동(15a)이 완전히 제거되지 아니하면 외부로 노출된 공동 내지는 심(15b;seam)이 발생하게 된다.
도 3을 참조하여, 심(15b)을 비롯한 트렌치(11a)를 완전히 매립할 정도로 제2절연막(16) 증착과 화학기계적 연마 공정을 진행한다. 그결과, 제2절연막(16)의 증착으로 공동(void)이 매립되는 소자분리막(46)이 형성된다.
또 하나의 해결책으로서는 일본특허공개 평11-284061에 개시된 바와 같이 화학기계적 연마(CVD)를 이용한 반도체 장치의 제조방법이 제안되었는 바, 도 4 내지 도 6을 참조하여 이를 설명한다.
도 4를 참조하여, 기판(10')상에 패드 산화막(12')과 패드 질화막(14')의 형성 및 식각으로 트렌치(16')를 형성하고, 트렌치(16')를 제1 CVD산화막(18')으로 매립한다. 이때, 제1 CVD산화막(18')내에는 심(20';seam)이 형성된다.
도 5를 참조하여, 심(20')을 매우기 위해 화학기계적 연마(CMP)를 진행한다. 이때의 화학기계적 연마 공정시 트렌치(16') 중심부는 깊숙이 리세스(recess)되지 막 그 주변부는 리세스가 많이 일어나지 않게 된다.
도 6을 참조하여, 제2 CVD산화막(22')을 증착한 다음 평탄화한다. 그결과, 심(22')이 매워진 소자분리막이 형성된다.
그러나, 전자의 에치백 공정을 이용한 방법에서는 에치백 공정시 심(15b) 내부로 에천트(etchant)가 들어가게 되어 기판이 깊숙이 패이는 문제점이 발생한다. 또한, 기존에 성장시킨 패드 산화막이 에치백 공정을 하는 동안 손상(damage)을 입기 때문에 패드 산화막을 더이상 사용할 수 없게 된다. 따라서, 손상받은 패드 산화막을 제거한 후에 새로운 산화막을 성장시켜 사용하여야 하는 공정상 불리한 점이 있다.
그리고, 후자의 화학기계적 연마 공정을 이용한 방법에서는 고집적 소자로서, 예를 들어, 트렌치 폭이 100nm 이하인 경우 화학기계적 연마 공정을 진행할 때 트렌치 중심부가 깊숙이 리세스(recess)되지 않게 된다. 따라서, 이러한 방법은 집적도가 높은 소자에 대해서는 적용할 수 없다는 문제점이 있다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 소자분리막 내부에 공동이 없는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.
본 발명의 다른 목적은 패드 산화막을 제거하지 아니하고 후속 공정시 그대로 사용할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 패드 산화막이 손상받지 않는 범위에서 소자분리막 내의 공동을 노출시켜 노출된 공동을 절연물로 다시 매립하여 소자분리막 내의 공동을 없애는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 패드 산화막과 패드 질화막을 순차로 형성하는 단계; 상기 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 평탄화하는 단계; 상기 패드 산화막이 손상받지 않도록 상기 제1절연막을 일부 제거하는 단계; 상기 반도체 기판 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 평탄화하는 단계; 및 상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 패드 질화막 상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1절연막과 제2절연막 중에서 어느 하나 또는 모두는 고밀도 플라즈마 산화막인 것을 특징으로 한다.
상기 제1절연막의 상부를 일부 제거하는 단계는 상기 패드 산화막 보다 더 위에 형성되어 있는 상기 제1절연막의 상부를 제거하여 상기 패드 산화막을 노출시키지 않도록 하는 것을 특징으로 하며, 상기 제1절연막의 상부 일부를 제거하는 것은 탈이온수와 혼합되어 200:1 로 희석된 불산(HF)을 이용한 습식 식각을 이용하는 것을 특징으로 한다.
상기 제1절연막을 평탄화하는 단계와 상기 제2절연막을 평탄화하는 단계 중에서 어느 하나 또는 모두는 화학기계적 연마를 이용하는 것을 특징으로 한다.
상기 제1절연막을 평탄화하는 단계와 상기 제2절연막을 평탄화하는 단계 중에서 각 하나의 단계 이후에, 상기 반도체 기판의 표면을 검사하는 단계를 더 포함하는 것을 특징으로 한다. 상기 표면 검사는 전자현미경, 바람직하게는 주사전자현미경(SEM)을 이용하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 반도체 소자의 오동작을 유발시켜 수율 저하의 주요 요인으로 인식되는 소자분리막 내의 공동이 없는 소자분리막을 형성할 수 있다. 또한, 패드 산화막을 식각 손상으로부터 보호할 수 있게 된다.
이하, 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
(실시예)
도 7 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이고, 도 13은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 순차적으로 표시한 흐름도이다.
도 7을 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법은 먼저 실리콘(Si)과 같은 반도체 원소로 구성된 반도체 기판(100)을 준비한다. 반도체 기판(100)은 실리콘 기판 이외에 반도체 칩을 제조하는데 사용될 수 있는 기판을 모두 포괄한다.
그런다음, 열산화 공정 등을 진행하여 제공된 반도체 기판(100) 상에 패드 산화막(110)과 패드 질화막(120)을, 예를 들어, 각각 100Å와 400Å 정도의 두께로 형성한다. 패드 질화막(120)은 후속하는 평탄화를 위한 화학기계적 연마(CMP) 공정 진행시 연마 정지층 역할을 하며, 패드 산화막(120)은 패드 질화막(140)과 반도체 기판(100)간의 응력(Stress) 차이를 완화시켜주는 일종의 완충(Buffer) 역할을 수행한다.
한편, 후속하는 포토 공정에 있어서 빛의 반사 내지 간섭에 의해 발생하는 선폭 변화 등의 패터닝 불량을 미연에 방지하기 위하여 패드 질화막(120) 상에 반사방지막(130)을 더 형성할 수 있다. 반사방지막(130)은, 예를 들어, 약 1500Å 정도의 두께로 형성한다.
이어서, 소자 분리막 영역을 정의하기 위하여 포토 공정과 식각 공정을 진행하여 반사방지막(130)과 패드 질화막(120)과 패드 산화막(110)과 반도체 기판(100) 을 패터닝한다. 그리하여, 반도체 기판(100) 표면으로부터 일정 깊이, 예를 들어, 1500Å 정도의 깊이를 가지며 그 폭은 약 900Å 내지는 그보다 작은 폭을 갖는 트렌치(140)를 형성한다. 이때 형성되는 트렌치(140)는 측면 경사를 가지게 되어 반도체 기판(100)의 표면으로부터 그 하부로 갈수록 넓이가 좁아지는 형태, 예를 들어, 최소 폭이 약 700Å 내지 750Å 정도를 갖게 된다.
도면에는 도시하지 않았지만, 트렌치(140)의 바닥면 및 측면을 포함하는 내면에 후속하는 소자분리막의 팽창에 따른 반도체 기판(100)이 받는 응력이나 기타 원하지 않는 특정 물질의 이동으로 인한 절연성의 열화 등을 방지하기 위하여 산화막이나 질화막 등을 더 형성할 수 있다.
도 8을 참조하여, 트렌치(140)를 매립하기에 충분한 두께로 반도체 기판(100) 전면상에 제1절연막(150)을 형성한다. 여기서의 충분한 두께라고 하는 것은 반도체 기판(100)에 있어서 밀도가 가장 작은 부분에서의 절연막의 두께를 말한다고 볼 것이다. 만일, 충분한 두께로 제1절연막(150)을 형성하지 아니하면 화학기계적 연마 공정시 특히 밀도가 작은 영역이 손상을 받을 수 있다. 그러므로, 제1절연막(150)은 충분한 두께, 예를 들어, 5500Å 정도의 두께로 형성한다.
한편, 패드 산화막(110)과 패드 질화막(120) 및 반사방지막(130)의 두께를 고려하여 볼 때, 제1절연막(150)으로써 트렌치(140)를 매립하여야 할 총 깊이는 약 3500Å, 반사방지막(130)의 리세스(recess)도 같이 고려하더라도 약 3000Å 내지 3200Å 정도의 깊이이다. 따라서, 갭 필(gap fill) 특성이 여타의 산화막보다 우수한 고밀도 플라즈마(HDP) 산화막을 화학기상증착(CVD)으로 증착하여 제1절연막(150)을 형성하는 것이 바람직하다 할 것이다.
그런데, 갭 필 특성이 우수한 고밀도 플라즈마 산화막을 화학기상증착 방식으로 트렌치(140) 내부를 매립하여 제1절연막(160)을 형성한다 하더라도 제1절연막(160) 내에 공동(160)이 형성될 수 있다. 이때 형성되는 공동 중에서 문제가 되는 것은 후속하는 평탄화 공정을 통하여 외부로 노출되는 공동이다. 평탄화 공정을 통해 외부로 노출되는 공동은 폴리실리콘과 같은 전도체 증착시 공동내에 전도체가 매립될 수 있어 이에 의해 단락(short) 내지 브릿지(bridge) 현상 등과 같은 소자의 전기적 특성이 불량하게 되는 가능성이 있기 때문이다. 그렇기 때문에, 외부로 노출되는 공동(160)은 다음 이하의 일련의 공정으로 제거한다.
도 9를 참조하여, 패드 질화막(120)을 연마 정지층으로 하는 화학기계적 연마(CMP) 공정으로 패드 질화막(120) 상부에 형성되어 있는 반사방지막(130)과 제1절연막(150)을 제거하여 평탄화한다. 이때, 제1절연막(150) 내에 형성될 수 있는 공동(160)가 외부로 노출될 수 있다. 제1절연막(150)에 대한 평탄화 공정을 습식 식각이나 플라즈마 건식 식각을 이용하게 되면 외부로 노출된 공동(160) 내로 습식 식각액 또는 플라즈마가 침투하여 반도체 기판(100)에 손상을 가할 염려가 있다. 그러므로, 여기서의 평탄화 공정은 화학기계적 연마 공정을 이용하는 것이 바람직하다.
평탄화된 제1절연막(150a) 표면의 외부로 노출된 공동(160)의 존재 여부는 반도체 기판(100)의 표면 검사로써 판단할 수 있다. 여기에서의 표면 검사는 바람직하게는 전자현미경, 더욱 바람직하게는 시편의 준비를 필요로 하지 않고 표면 검 사를 수행할 수 있는 주사전자현미경(SEM)을 이용한다.
한편, 공동(160)은 폭이 약 900Å 이하 정도로 매우 좁은 트렌치(140) 내에 형성되므로 공동(160)의 단면은 단축의 길이에 비해 장축의 길이가 상당히 큰 타원 형태를 지니게 된다. 따라서, 화학기계적 연마(CMP) 공정만을 통하여 공동(160)을 외부로 노출시키면 공동(160)의 상부 입구는 하부에 비해 상대적으로 좁은 폭을 가지게 된다.
도 10을 참조하여, 공동(160)의 좁은 입구를 더욱 넓히기 위해 평탄화된 제1절연막(150a)을 일부 제거한다. 상술한 바와 같이, 화학기계적 연마(CMP) 공정만을 통하여 외부로 노출되는 공동(160)의 상부 입구는 하부에 비해 상대적으로 좁은 폭을 가지게 된다. 그러면, 좁은 폭을 갖는 입구를 통해 공동(160) 내부를 절연물질로 채우는 것은 그리 용이하지 않게 된다. 만일, 공동(160) 내부가 절연물질로 온전히 매립되지 아니하여 공동의 형태로 계속적으로 존재하게 된다. 이는 후속하는 평탄화 공정시 다시 외부로 드러날 수 있게 되어 전도체의 증착 등에 의한 문제점이 다시 생길 수 있는 여지가 있게 된다. 따라서, 절연물질의 공동(160) 내부로의 매립을 용이하게 하기 위하여, 즉 공동(160)의 상부 입구 폭을 더 넓히기 위하여 제1절연막(150a)의 상부 일부를 제거하는 것이다.
제1절연막(150a)의 상부 일부를 제거함에 있어서 건식 식각을 이용할 경우는 보이드(160)의 깊이가 더 깊어질 가능성이 있게 된다. 따라서, 제1절연막(150a)에 대한 제거는 습식 식각을 이용하여 제1절연막(150a)의 상부 일부를 제거한다. 그리하여, 상부 일부가 제거된 제1절연막(150b)의 표면에 노출되어 있는 공동(160)의 상부 입구는 더 넓어지게 된다.
한편, 여기에서의 습식 식각은 제1절연막(150b)이 과도하게 식각되어 패드 산화막(110)이 식각 손상을 받지 아니하는 범위에서 진행하는 것이 바람직하다. 예를 들어, 탈이온수(D.I.Water)와 혼합되어 약 200:1 정도의 비율로 묽게 희석된 불산(HF)을 이용하여 평탄화된 제1절연막(150a)을 상부로부터 약 100Å 정도의 두께만을 식각한다. 즉, 패드 산화막(110) 보다 더 위에 형성되어 있는 제1절연막(150a)을 제거함으로써 패드 산화막(110)을 노출시키지 아니 할 수 있다. 따라서, 패드 산화막(110)을 식각 손상의 위험으로부터 보호하게 되고 또한 패드 산화막(110)을 제거하지 아니하고 이를 게이트 산화막 등으로 그대로 이용할 수 있게 된다.
도 11을 참조하여, 제1절연막(150b)과 패드 질화막(120)을 비롯한 반도체 기판(100) 전면상에 제2절연막(170)을 충분한 두께, 예를 들어, 1000Å 정도의 두께로 형성한다. 제2절연막(170)의 형성은 제1절연막(150)의 형성과 마찬가지로 갭 필(gap fill) 특성이 여타의 산화막보다 우수한 고밀도 플라즈마(HDP) 산화막을 화학기상증착(CVD)으로 증착하는 것이 바람직하다 할 것이다.
도 12를 참조하여, 제2절연막(170)을 패드 질화막(120)을 연마 정지층으로 하는 화학기계적 연마(CMP) 공정을 통하여 평탄화한다. 이때, 제1절연막(150b) 표면에 노출되어 있는 공동(160)은 제2절연막(170a)이 매립됨으로써 사라지게 되어, 제1절연막(150b)과 제2절연막(170a)으로 이루어지고 외부로 노출된 공동(void)이 없는 소자분리막(180)이 형성된다.
한편, 도 13에 도시된 바와 같이, 평탄화된 제2절연막(170a)에 대한 표면 검사를 통해 외부로 노출된 공동(void)이 발견되지 아니하면 인산 등을 이용한 공정으로 패드 질화막(120)의 제거와 세정 등의 공정을 진행한다.
만일, 제2절연막(170a)에 대한 표면 검사를 통해 외부로 드러난 공동(void)이 발견되면 상기한 일련의 공정을 더 진행하여 공동을 완전히 제거할 수 있다. 다만, 제2절연막(170a) 일부를 제거하는 습식 식각은 패드 산화막(110)의 식각 손상으로부터의 보호 또는 화학기계적 연마에 따른 패드 질화막(120)의 리세스 등을 이유로 남아있는 패드 질화막(120)의 두께를 고려하여야 할 것이다.
여기에서의 표면 검사도 역시 바람직하게는 전자현미경, 더욱 바람직하게는 시편의 준비를 필요로 하지 않고 표면 검사를 수행할 수 있는 주사전자현미경(SEM)을 이용한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 오동작을 유발시켜 수율 저하의 주요 요인으로 인식되는 소자분리막 내의 공동이 없는 소자분리막을 형성할 수 있다. 따라서, 반도체 소자의 수율이 향상되고 신뢰성이 향상되는 효과가 있다. 또한, 패드 산화막을 식각 손상으로부터 보호할 수 있게 되어 이를 그대로 사용할 수 있는 효과도 있다.

Claims (10)

  1. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 패드 산화막과 패드 질화막을 순차로 형성하는 단계;
    상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 상기 반도체 기판 상에 제1절연막을 형성하는 단계;
    상기 패드 질화막이 노출되도록 상기 제1절연막을 평탄화하는 단계;
    상기 패드 산화막이 손상받지 않도록 상기 제1절연막의 상부를 일부 제거하는 단계;
    상기 반도체 기판 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 평탄화하는 단계; 및
    상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 패드 질화막 상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 제1절연막과 제2절연막 중에서 어느 하나 또는 모두는 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 제1절연막의 상부를 일부 제거하는 단계는,
    상기 패드 산화막 보다 더 위에 형성되어 있는 상기 제1절연막의 상부를 제거하여 상기 패드 산화막을 노출시키지 않도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 제1절연막 상부를 일부 제거하는 것은 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제5항에 있어서,
    상기 습식 식각은 탈이온수와 혼합되어 200:1의 비율로 희석된 불산(HF)을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 제1절연막을 평탄화하는 단계와 상기 제2절연막을 평탄화하는 단계 중에서 어느 하나 또는 모두는 화학기계적 연마를 이용하는 것을 특징으로 하는 반도 체 소자의 소자분리막 형성방법.
  8. 제1항에 있어서,
    상기 제1절연막을 평탄화하는 단계와 상기 제2절연막을 평탄화하는 단계 중에서 각 하나의 단계 이후에,
    상기 반도체 기판의 표면을 검사하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제8항에 있어서,
    상기 표면 검사는 전자현미경을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제9항에 있어서,
    상기 전자현미경은 주사전자현미경(SEM)인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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