CN110911292B - 一种半导体的制造方法 - Google Patents
一种半导体的制造方法 Download PDFInfo
- Publication number
- CN110911292B CN110911292B CN201911225483.4A CN201911225483A CN110911292B CN 110911292 B CN110911292 B CN 110911292B CN 201911225483 A CN201911225483 A CN 201911225483A CN 110911292 B CN110911292 B CN 110911292B
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric
- bubbles
- dielectric layer
- connecting line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/0361—Physical or chemical etching
- H01L2224/03614—Physical or chemical etching by chemical means only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/038—Post-treatment of the bonding area
- H01L2224/0383—Reworking, e.g. shaping
- H01L2224/03845—Chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体的制造方法,在形成图案化的顶层连线层之后,先进行一次介质材料的填充,以形成覆盖该顶层连线层的第一介质层,该第一介质层中形成有气泡,进而,对该第一介质层进行平坦化,平坦化之后可以将其中的气泡暴露出来,这样,通过再次进行介质材料的填充,可以减小甚至消除该气泡,提高介质层的填充质量,再次平坦化之后,可以保证晶圆表面平整度,进而,提高晶圆的键合工艺的良率,该方法中无需通过增大介质材料的厚度避免气泡的出现而影响晶圆平整度,提高后续工艺的稳定性,并降低制造成本。
Description
技术领域
本发明涉及半导体器件及其制造领域,特别涉及一种半导体的制造方法的方法。
背景技术
随着半导体技术的不断发展,晶圆级封装技术得到了广泛的应用,其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起。
在混合键合技术中,晶圆上形成顶层连线层之后,在介质层中形成键合垫,利用键合垫和介质层与另一晶圆键合在一起,而晶圆表面的平整度对键合工艺极其关键。在顶层连线层为铝的应用中,通过平坦化工艺实现键合前晶圆表面的平整度,而介质层在铝的顶层连线层之后填充形成,铝连线之间容易形成气泡,平坦化工艺需要避免气泡的暴露,以免影响器件性能,这就需要介质层足够厚,造成工艺时间增加,工艺波动性增大。
发明内容
有鉴于此,本发明的目的在于提供一种半导体的制造方法的方法,提高晶圆表面的平整度,有利于晶圆的键合。
为实现上述目的,本发明有如下技术方案:
一种半导体的制造方法,包括:
提供衬底,所述衬底上形成有介质材料的覆盖层,所述覆盖层上形成有图案化的顶层连线层;
进行介质材料第一填充,以形成覆盖所述顶层连线层的第一介质层,所述第一介质层中形成有气泡;
进行所述第一介质层的平坦化,以暴露出所述气泡;
进行介质材料的第二填充,以形成覆盖所述顶层连线层及第一介质层的第二介质层;
进行所述第二介质层的平坦化;
在所述顶层连线层之上的第二介质层中形成键合垫。
可选的,所述顶层连线层上设置有刻蚀停止层,所述第一介质层与所述刻蚀停止层具有不同的材料;则
所述进行所述第一介质层的平坦化,包括:
以所述刻蚀停止层为平坦化停止层,采用化学机械研磨进行所述第一介质层的平坦化。
可选的,所述刻蚀停止层的下表面上还形成有氧化物层。
可选的,所述第一介质层为氧化物,所述刻蚀停止层为氮化物。
可选的,所述氮化物包括氮化硅、氮化钛、氮化钽或他们的组合。
可选的,所述第二介质层的材料为氧化物、DNC或他们的组合。
可选的,所述顶层连线层为铝。
可选的,在所述顶层连线层之上的第二介质层中形成键合垫,包括:
在所述顶层连线层上形成贯穿至刻蚀停止层的连接孔;
在所述连接孔上形成过孔,并将所述连接孔贯穿至所述顶层连线层,以形成键合孔;
填充所述键合孔,以形成键合垫。
可选的,第二填充时介质材料的厚度大于第二介质层平坦化后所述顶层连线层之上第二介质层的厚度与第二介质层平坦化时的去除量之和,所述去除量至少为暴露的气泡的高度的两倍。
本发明实施例提供的半导体的制造方法,在形成图案化的顶层连线层之后,先进行一次介质材料的填充,以形成覆盖该顶层连线层的第一介质层,该第一介质层中形成有气泡,进而,对该第一介质层进行平坦化,平坦化之后可以将其中的气泡暴露出来,这样,通过再次进行介质材料的填充,可以减小甚至消除该气泡,提高介质层的填充质量,再次平坦化之后,可以保证圆晶表面平整度,进而,提高晶圆的键合工艺的良率,该方法中无需通过增大介质材料的厚度避免气泡的出现而影响晶圆平整度,提高后续工艺的稳定性,并降低制造成本。
进一步地,在采用化学机械研磨进行第一介质层的平坦化时,平坦化停止在刻蚀停止层上,由于刻蚀停止层与第一介质层具有不同的材料,会对第一介质层有过研磨而形成凹陷,这有助于将其中的气泡更大程度的暴露出来,使得气泡更为扁平,这样,再次进行介质材料填充时,更有利于控制顶层连线层上方介质材料的厚度,沉积时只需额外增加较少的平坦化去除量,即可以保证晶圆表面平整度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例半导体的制造方法的流程示意图;
图2-12示出了根据本发明实施例的半导体的制造方法形成半导体器件过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其它不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述,在混合键合技术中,利用键合垫和介质层将晶圆键合在一起,晶圆表面的平整度对键合工艺极其关键。在顶层连线层为铝的应用中,通过平坦化工艺实现键合前晶圆表面的平整度,而介质层在铝的顶层连线层之后填充形成,铝连线之间容易形成气泡,气泡是由填充时填隙(gapfill)而产生,气泡的产生会影响器件的性能,而顶层连线层间的介质层若存在填充气泡,在后续平坦化时气泡暴露,会导致凹陷的产生,影响圆晶表面平整度,进而导致键合的失效,平坦化工艺需要避免气泡的暴露,以免影响器件性能。而为了避免气泡在平坦化后暴露,通常需要沉积足够厚的介质层,这会增加沉积的工艺时间,同时,还会导致后续刻蚀工艺的难度增加,工艺的波动性大。
为此,本发明提出了一种半导体的制造方法,在衬底上形成有介质材料的覆盖层,覆盖层上形成有图案化的顶层连线层,在形成图案化的顶层连线层之后,先进行一次介质材料的填充,以形成覆盖该顶层连线层的第一介质层,该第一介质层中形成有气泡,进而,对该第一介质层进行平坦化,平坦化之后可以将其中的气泡暴露出来,这样,通过再次进行介质材料的填充,可以减小甚至消除该气泡,提高介质层的填充质量,再次平坦化之后,可以保证晶圆表面平整度,进而,提高晶圆的键合工艺的良率,该方法中无需通过增大介质材料的厚度避免气泡的出现而影响晶圆平整度,提高后续工艺的稳定性,并降低制造成本。
进一步地,在采用化学机械研磨进行第一介质层的平坦化时,平坦化停止在刻蚀停止层上,由于刻蚀停止层且与第一介质层具有不同的材料,会对第一介质层有过研磨而形成凹陷,这有助于将其中的气泡更大程度的暴露出来,使得气泡更为扁平,这样,再次进行介质材料填充时,更有利于控制顶层连线层上方介质材料的厚度,沉积时只需额外增加较少的平坦化去除量,即可以保证晶圆表面平整度。
为了更好的理解本申请的技术方案和技术效果,以下将结合流程图1和附图2-12,对具体的实施例进行详细的描述。
参考图1所示,在步骤S01中,提供衬底100,所述衬底100上形成有介质材料的覆盖层102,所述覆盖层102上形成有图案化的顶层连线层103,参考图2所示。
在本申请实施例中,衬底100为半导体衬底,例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,Germaniun OnInsulator)等。在其他实施例中,衬底100还可以包括其他元素半导体或化合物半导体衬底,例如GaAs、InP或SiC等,还可以为叠层结构,例如Si/SiGe等,还可以为其他外延结构,例如SGOI(绝缘体上硅锗)等。在本实施例中,该衬底100可以为硅衬底。
衬底100上可以形成有器件结构,器件结构可以包括MOS器件、传感器件或存储器件或电容以外其他无源器件等,器件结构可以为平面型器件或立体器件。器件结构可以由有介质材料的覆盖层102覆盖,该覆盖层102可以为单层结构,可以为叠层结构,可以包括层间介质层、金属间介质层,例如可以为氮化硅、氧化硅或DNC(Nitrogen doped SiliconCarbide,掺氮碳化硅)等介质材料中的一种或多种。该覆盖层102中可以形成有互连结构,该互连结构为顶层连线层103之外的其他用于器件互连的结构,器件结构的互连结构可以包括接触塞、连线层、过孔,连线层可以为顶层连线层之外的一层或多层,互连结构可以为金属材料,例如可以为钨、铝、铜等。
在本申请实施例中,顶层连线层103为形成键合孔之前的最顶层的互连层,该顶层连线层103形成于覆盖层102上,可以为顶层金属层,覆盖层102为形成顶层连线层103前的所有介质材料层。
图案化的顶层连线层103形成于覆盖层102上,具体的,可以为,在覆盖层102之上沉积连线层材料,形成覆盖整个覆盖层102的连线层,而后在连线层上形成光刻胶层,利用光刻技术,如烘烤、曝光、显影等步骤,将顶层连线层103的图案转移到光刻胶层中,在光刻胶的遮蔽下,刻蚀去除部分连线层,形成图案化的顶层连线层103。也可以为,在连线层上形成掩膜层,在掩膜层的遮蔽下刻蚀去除部分连线层的材料,而后去除掩膜层,形成图案化的顶层连线层103。在本实施例中,顶层连线层103的材料可以为铝。
本实施例中,参考图3所示,可以在顶层连线层103以及覆盖层102上形成刻蚀停止层104,刻蚀停止层104为形成键合孔时的刻蚀停止层,刻蚀停止层104的材料可以为氮化物,例如氮化硅,氮化硅作为刻蚀停止层的同时,还可以防止顶层连线层103产生小丘凸状物并起到抑制电迁移的作用,同时具有扩散阻挡的作用。本实施例中,还可以在刻蚀停止层104的下表面上形成有氧化物层112,该氧化物层112可以作为氮化硅的刻蚀停止层104的缓冲层。
在步骤S02中,进行介质材料的第一填充,以形成覆盖所述顶层连线层103的第一介质层105,所述第一介质层105中形成有气泡111,参考图4所示;以及在步骤S03中,进行所述第一介质层105的平坦化,以暴露出所述气泡111,参考图5所示。
在介质材料的填充过程中,顶层连线层103图案之间的区域会存在填充的缝隙,在填充缝隙封闭后则形成气泡111,需要在平坦化后避免气泡111的暴露。在本申请实施例中,在第一填充之后,形成的第一介质层105中会存在填隙,或者进一步该填隙封闭而形成气泡111,参考图4所示,在第一填充之后,进而进行一次平坦化,有助于进一步将气泡111打开,进而可以通过后续再次填充,提高填充的质量。
在本实施例中,第一介质层105与刻蚀停止层104具有不同的材料,第一介质层105的材料可以为氧化物,刻蚀停止层104的材料可以为氮化物,例如可以为氮化硅、氮化钛、氮化钽或他们的组合,可以通过一次或多次沉积形成覆盖顶层连线层103以及刻蚀停止层104的第一介质层105。
本实施例中,可以采用化学机械研磨进行平坦化,在进行第一介质层105的平坦化时,以刻蚀停止层104为平坦化停止层,由于第一介质层105与刻蚀停止层104具有不同的材料,由于材料的选择性不同,当平坦化停止在刻蚀停止层104上时,仍会研磨去除部分的第一介质层105,这样,会对顶层连线层103之间的第一介质层104造成过研磨而形成凹陷(dishing),凹陷的产生有助于气泡更大程度的被打开,也就是气泡更为扁平,具有更大的开口。此外,也可以在化学机械研磨之后对顶层连线层103之间的第一介质层104进一步刻蚀,例如腐蚀或反应离子刻蚀,使得在顶层连线层103之间的第一介质层104之间形成凹陷,这有助于将其中的气泡更大程度的暴露出来,使得气泡更为扁平,具有更大的开口。这样,再次进行介质材料填充时,有助于后续的再次沉积更好地填充,同时降低再次填充时介质材料的厚度要求,沉积时只需额外增加较少的平坦化去除量,即可以保证圆晶表面平整度。
在具体的实施例中,可以通过沉积工艺的工艺调节,控制填充后产生的气泡111的形貌,可以增加气泡111的宽度并减小气泡111的高度,这样,在第一次平坦化之后,暴露出的气泡111的开口更大,有利于气泡111的再次填充。
在步骤S04中,进行介质材料的第二填充,以形成覆盖所述顶层连线层103及第一介质层105的第二介质层106,参考图6所示;以及在步骤S05中,进行第二介质层106的平坦化,参考图7所示。
在本申请实施例中,进行第一介质层105的平坦化后,进行介质材料的第二填充,由于在第一填充及平坦化之后,将顶层连线层103之间的填隙进一步打开,再次进行第二填充后,有助于提高顶层连线层103之间二次介质层填充的质量,避免气泡的出现,再次平坦化之后,实现平整而无凹陷的表面。
在第二填充中,介质材料可以为氧化物、NDC(Nitrogen doped Silicon Carbide,掺氮碳化硅)或他们的叠层,通过一次或多次沉积形成覆盖顶层连线层103及第一介质层105的第二介质层106。在进行第一介质层105的平坦化后,第一介质层105中的气泡暴露,在进行介质材料的再次填充时,顶层连线层103上方的介质材料的沉积速率与气泡中的介质材料的沉积速率相同,使得气泡上方的介质材料的高度低于顶层连线层103上方的介质材料的高度,气泡上方呈凹陷状,而再无气泡产生,参考图6所示,图中未示出第一介质层。
在本申请实施例中,在填充形成第二介质层106后,可以进行第二介质层106的平坦化,避免凹陷的出现影响圆晶表面的平整度,例如可以采用化学机械研磨。
本实施例中,第二介质层106的介质材料与第一介质层105的介质材料可以相同,也可以不同,第二介质层106的介质材料可以选用性能更优的键合材料,以便后续进行键合时,提高键合效率。在具体的实施例中,进行介质材料的第二填充时,第二填充时介质材料的厚度大于第二介质层106平坦化后顶层连线层103之上第二介质层106的厚度与第二介质层106平坦化时的去除量之和,该去除量可以至少为第一介质层105平坦化后暴露的气泡的高度来确定,暴露的气泡即第一介质层105平坦化后的凹陷,参考图5所示。在以刻蚀停止层104为平坦化停止层的实施例中,暴露的气泡的高度可以通过顶层连线层103上刻蚀停止层104表面与暴露的气泡111的底端的高度差获得,为了保证平坦化后该暴露的气泡111被充分去除,去除量可以至少为该暴露的气泡的高度的两倍,这样,在第二介质层106的平坦化后,可以保证凹陷完全被去除,保证晶圆表面的平整性。
本申请实施例中,在进行第一介质层105的平坦化时,暴露出第一介质层105中形成的气泡,而后进行第二介质层106的填充,对第一介质层105中形成的气泡再填充,然后进行第二介质层106的平坦化,提高了晶圆表面的平整度,有利于晶圆的键合。
在步骤S06中,在所述顶层连线层103之上的第二介质层106中形成键合垫110,参考图12所示。
具体的,在步骤S601中,在所述顶层连线层103上形成贯穿至刻蚀停止层104的连接孔107,参考图8所示。
进行第二介质层106的图案化,以在第二介质层106中形成连接孔107。本实施例中,可以在第二介质层106上形成第一光刻胶层,第一光刻胶层上形成有连接孔107的图案,在第一光刻胶层的遮蔽下,进行第二介质层106的刻蚀,例如可以采用反应离子刻蚀,直至刻蚀停止层104,也可以过刻蚀部分的刻蚀停止层104,在后续步骤中,连接孔107将进一步被打开,并贯穿至顶层连线层103,参考图10所示,用于与顶层连线层103的电连接。
在步骤S602中,在所述连接孔107上形成过孔108,并将所述连接孔107贯穿至顶层连线层103,以形成键合孔109,参考图11所示。
本实施例中,可以先在连接孔107以及第二介质层106上形成填充层113,填充层113的材料可以为BARC(底部反射涂层),在填充BARC材料后,连接孔107内以及第二介质层106上将会形成该BARC的填充层113,可以在填充层113上形成有第二光刻胶层,第二光刻胶层上形成有过孔108的图案,而后,在第二光刻胶层的遮蔽下,先进行填充层113的刻蚀,然后进行第二介质106的刻蚀,例如可以采用反应离子刻蚀,通过刻蚀时间的控制,刻蚀至部分厚度的第二介质层106后停止,从而在连接孔107上形成过孔108,参考图9所示,随后进行连接孔107内的填充层的刻蚀,可以在刻蚀去除连接孔107内的填充层之后进一步刻蚀,使得连接孔107贯穿至顶层连线层103,以形成键合孔109,而后去除第二介质层106上的填充层,例如可以采用化学机械研磨,形成键合孔109,参考图11所示。
在步骤S603中,填充所述键合孔109,以形成键合垫110。
可以采用铜材料进行填充,在铜填充时,铜种子层可以更好地使得铜充分填充于键合孔109中,提高铜与顶层连线层104的连线性能。在填充之后,可以进行平坦化工艺,直至暴露出第二介质层106,从而,在键合孔109中形成键合垫110,参考图12所示。
以上所述仅是本发明的优选实施方式,虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种半导体的制造方法,其特征在于,包括:
提供衬底,所述衬底上形成有介质材料的覆盖层,所述覆盖层上形成有图案化的顶层连线层;
进行介质材料第一填充,以形成覆盖所述顶层连线层的第一介质层,所述第一介质层中形成有气泡;
进行所述第一介质层的平坦化,以暴露出所述气泡;其中,通过控制所述第一填充后产生的气泡的形貌,以增加气泡的宽度并减小气泡的高度,在进行所述第一介质层的平坦化之后,暴露出的气泡的开口更大;
进行介质材料的第二填充,以形成覆盖所述顶层连线层及第一介质层的第二介质层,所述顶层连线层上方的介质材料的沉积速率与气泡中的介质材料的沉积速率相同;
进行所述第二介质层的平坦化;
在所述顶层连线层之上的第二介质层中形成键合垫;
其中,所述顶层连线层上设置有刻蚀停止层,所述第一介质层与所述刻蚀停止层具有不同的材料;则,
所述进行所述第一介质层的平坦化,包括:
以所述刻蚀停止层为平坦化停止层,采用化学机械研磨进行所述第一介质层的平坦化,以便平坦后所述顶层连线层之间的第一介质层过研磨形成凹陷,得到具有更大开口的气泡;
在进行介质材料的第二填充之前,还包括:
在化学机械研磨之后对所述顶层连线层之间的第一介质层进一步刻蚀,使得在所述顶层连线层之间的第一介质层之间形成凹陷,得到具有更大开口的气泡。
2.根据权利要求1所述的方法,其特征在于,所述刻蚀停止层的下表面上还形成有氧化物层。
3.根据权利要求1所述的方法,其特征在于,所述第一介质层为氧化物,所述刻蚀停止层为氮化物。
4.根据权利要求3所述的方法,其特征在于,所述氮化物包括氮化硅、氮化钛、氮化钽或他们的组合。
5.根据权利要求3所述的方法,其特征在于,所述第二介质层的材料为氧化物、NDC或他们的组合。
6.根据权利要求1所述的方法,其特征在于,所述顶层连线层为铝。
7.根据权利要求1所述的方法,其特征在于,在所述顶层连线层之上的第二介质层中形成键合垫,包括:
在所述顶层连线层上形成贯穿至刻蚀停止层的连接孔;
在所述连接孔上形成过孔,并将所述连接孔贯穿至所述顶层连线层,以形成键合孔;
填充所述键合孔,以形成键合垫。
8.根据权利要求1所述的方法,其特征在于,第二填充时介质材料的厚度大于第二介质层平坦化后所述顶层连线层之上第二介质层的厚度与第二介质层平坦化时的去除量之和,所述去除量至少为暴露的气泡的高度的两倍。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911225483.4A CN110911292B (zh) | 2019-12-02 | 2019-12-02 | 一种半导体的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911225483.4A CN110911292B (zh) | 2019-12-02 | 2019-12-02 | 一种半导体的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110911292A CN110911292A (zh) | 2020-03-24 |
CN110911292B true CN110911292B (zh) | 2021-12-24 |
Family
ID=69821903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911225483.4A Active CN110911292B (zh) | 2019-12-02 | 2019-12-02 | 一种半导体的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110911292B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111863643B (zh) * | 2020-07-31 | 2021-10-26 | 武汉新芯集成电路制造有限公司 | 晶圆键合结构、晶圆键合方法及芯片键合结构 |
CN114683162B (zh) * | 2020-12-29 | 2023-09-12 | 中芯集成电路(宁波)有限公司 | 一种平坦化工艺方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040241956A1 (en) * | 2003-05-30 | 2004-12-02 | Dong-Seog Eun | Methods of forming trench isolation regions using chemical mechanical polishing and etching |
CN101635274A (zh) * | 2009-08-18 | 2010-01-27 | 上海集成电路研发中心有限公司 | 一种消除金属间隙填充物中空洞的方法 |
CN110581117A (zh) * | 2019-09-18 | 2019-12-17 | 武汉新芯集成电路制造有限公司 | 一种半导体器件及其制造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758104A (ja) * | 1993-06-30 | 1995-03-03 | Kawasaki Steel Corp | 半導体装置の製造方法 |
KR100497610B1 (ko) * | 2003-02-14 | 2005-07-01 | 삼성전자주식회사 | 반도체 장치의 절연막 형성방법 |
US7648921B2 (en) * | 2006-09-22 | 2010-01-19 | Macronix International Co., Ltd. | Method of forming dielectric layer |
US7955964B2 (en) * | 2008-05-14 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dishing-free gap-filling with multiple CMPs |
JP5550843B2 (ja) * | 2009-03-19 | 2014-07-16 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
CN103915369A (zh) * | 2014-04-08 | 2014-07-09 | 上海华力微电子有限公司 | 沟槽填充方法 |
-
2019
- 2019-12-02 CN CN201911225483.4A patent/CN110911292B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040241956A1 (en) * | 2003-05-30 | 2004-12-02 | Dong-Seog Eun | Methods of forming trench isolation regions using chemical mechanical polishing and etching |
CN101635274A (zh) * | 2009-08-18 | 2010-01-27 | 上海集成电路研发中心有限公司 | 一种消除金属间隙填充物中空洞的方法 |
CN110581117A (zh) * | 2019-09-18 | 2019-12-17 | 武汉新芯集成电路制造有限公司 | 一种半导体器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110911292A (zh) | 2020-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102116060B1 (ko) | 반도체 장치 및 그 제조방법 | |
US7678696B2 (en) | Method of making through wafer vias | |
US10692733B2 (en) | Uniform back side exposure of through-silicon vias | |
CN110911292B (zh) | 一种半导体的制造方法 | |
CN109686657B (zh) | 晶圆间键合结构的形成方法、晶圆的键合方法 | |
US20140131884A1 (en) | Through-Substrate via Formation with Improved Topography Control | |
US11315802B2 (en) | Method for manufacturing semiconductor package having redistribution layer | |
CN110931373B (zh) | 一种半导体器件及其制造方法 | |
US11854885B2 (en) | Semiconductor structure, forming method thereof, and semiconductor device | |
US11315872B1 (en) | Self-aligned top via | |
US6977216B2 (en) | Method for forming metal wire in semiconductor device | |
US6248660B1 (en) | Method for forming metallic plug | |
US7741719B2 (en) | Integrated circuit system with dummy region | |
US20220165618A1 (en) | 3d bonded semiconductor device and method of forming the same | |
JPH0758104A (ja) | 半導体装置の製造方法 | |
WO2012119333A1 (zh) | 穿硅通孔结构及其形成方法 | |
US20240178167A1 (en) | Chip package structure and method for preparing chip package structure | |
KR20070052452A (ko) | 반도체 소자의 금속배선 제조방법 | |
CN116960006A (zh) | 半导体结构及其形成方法 | |
CN114121779A (zh) | 制备双大马士革结构的方法 | |
CN113990832A (zh) | 半导体结构 | |
JP2001351923A (ja) | パターン形成方法 | |
CN113097176A (zh) | 半导体装置 | |
CN117594557A (zh) | 具有导电环稳定化穿硅通孔的半导体装置互连件 | |
JP2004063995A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |