CN117594557A - 具有导电环稳定化穿硅通孔的半导体装置互连件 - Google Patents

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Abstract

本公开涉及具有导电环稳定化穿硅通孔的半导体装置互连件。一种半导体装置组合件包含：穿硅通孔TSV，其具有从所述衬底的背侧突出的末端区，所述末端区被安置于所述衬底的所述背侧上方的导电环环绕；电介质层，其安置于所述衬底的所述背侧上方，所述电介质层的上表面与所述TSV的所述末端区的上表面齐平并且与所述导电环的上表面齐平；以及接合垫，其安置于所述TSV的所述末端区和所述导电环上方并且电耦合到所述TSV的所述末端区和所述导电环。

Description

具有导电环稳定化穿硅通孔的半导体装置互连件
技术领域
本公开大体上涉及半导体装置，且更具体地说，涉及具有导电环稳定化穿硅通孔(TSV)的半导体装置互连件。
背景技术
例如存储器装置、微处理器和发光二极管的微电子装置通常包含安装到衬底且围封在保护性覆盖物中的一或多个半导体裸片。半导体裸片包含功能特征，例如存储器单元、处理器电路、互连电路系统等。有减少半导体裸片占用的体积并且增加所得包封组合件的容量和/或速度的需求。为满足这些需求，通常竖直叠加地堆叠多个半导体裸片，以增加半导体裸片所安装到的电路板或其它元件上的有限容积内的微电子装置的容量或性能。在一些半导体裸片堆叠中，使用TSV使半导体裸片电互连。TSV使得半导体裸片能够彼此靠近地进行堆叠以使得相邻半导体裸片彼此间隔开仅相对小的竖直距离。这与按比例缩放TSV的尺寸的趋势一起实现较高数据传送速率。通常，在使用化学机械抛光(CMP)工艺的背侧晶片平坦化中使TSV变薄。
发明内容
在一个方面中，本公开涉及一种半导体装置组合件，其包括：穿硅通孔(TSV)，其具有从所述衬底的背侧突出的末端区，所述末端区被安置于所述衬底的所述背侧上方的导电环环绕；电介质层，其安置于所述衬底的所述背侧上方，所述电介质层的上表面与所述TSV的所述末端区的上表面齐平并且与所述导电环的上表面齐平；以及接合垫，其安置于所述TSV的所述末端区和所述导电环上方并且电耦合到所述TSV的所述末端区和所述导电环。
在另一方面中，本公开涉及一种设备，其包括：穿硅通孔(TSV)，其具有从衬底的背侧突出的末端区；导电环，其环绕所述TSV的所述末端区并且通过第一电介质材料与所述TSV的所述末端区隔开；具有经机械更改表面的第二电介质材料层，所述第二电介质材料层安置于所述基板的所述背侧上方并且环绕所述导电环；以及接合垫，其安置于所述TSV的所述末端区和所述导电环上方，所述接合垫至少部分地悬于所述第二电介质材料层的所述经机械更改表面上。
在又一方面中，本公开涉及一种在半导体衬底的背侧形成互连件的方法，所述方法包括：蚀刻所述半导体衬底的所述背侧以显露穿硅通孔(TSV)的末端区；在所述TSV的所述末端区上方和周围形成导电盖层；在所述衬底的所述背侧上方和所述导电盖层周围安置电介质层；以及平坦化所述电介质层、所述导电盖层和所述TSV的所述末端区以形成环绕所述末端区的导电环，所述导电环的上表面与所述末端区的上表面和所述电介质层的上表面共面。
附图说明
图1描绘在使用CMP工艺进行背侧TSV平坦化的阶段的半导体装置的横截面视图。
图2A-2I描绘根据本发明的实施例的各个制造步骤处的半导体装置的横截面视图。
图3A-3C描绘根据本发明的实施例的半导体装置组合件的横截面视图和平面视图。
图4是说明根据本发明的实施例的背侧TSV平坦化的方法的流程图。
图5是说明根据本发明的实施例的在TSV的突出末端区上方和周围形成导电层的方法的流程图。
图6是包含根据本发明的实施例配置的半导体装置的系统的示意图。
图式仅说明实例实施例，且因此不应被视为对范围的限制。在图式中示出的元件和特征不一定按比例缩放，而是将重点放在清楚地说明实例实施例的原理上。另外，可能夸示特定尺寸或放置以有助于直观地表达此类原理。在图式中，在不同实施例中使用的相同附图标记表示类似或对应但不一定相同的元件。
具体实施方式
3D半导体装置集成，包含裸片到裸片、裸片到晶片以及晶片到晶片的接合，使摩尔定律得以延续，以获得更小且更快的半导体装置。TSV间距的按比例缩放和半导体装置组合件中的个别TSV尺寸针对不同应用实现两个或更多个竖直堆叠式半导体装置之间的高密度互连。TSV的制造涉及在半导体晶片或衬底中蚀刻深孔并且用例如铜的导电材料填充所得孔。随后从其背侧使半导体晶片变薄直到暴露TSV为止，且接着使暴露的TSV平坦化并且在暴露的TSV平坦化上形成接合垫以用于电互连。通常，使用CMP工艺进行背侧TSV平坦化以便暴露TSV的末端区以用于接合垫连接。
由于TSV被设计成甚至更小的尺寸，使用CMP工艺暴露晶片背侧上TSV的一个挑战是归因于TSV翻倒问题，CMP工艺可能无法达到所需的工艺良率。翻倒的TSV可能作为残余材料干扰TSV当中的电接触并且引起电短路。另外，在背侧平坦化期间受损的TSV可引起堆叠半导体装置之间电断连。
为了解决这些以及其它缺陷，本发明技术的实施例提供通过导电环使TSV的暴露末端区稳定化的半导体装置互连件。导电环在水平平面中环绕TSV的突出末端区，进而在抛光操作期间为暴露末端区提供机械支撑以平坦化末端区和安置于半导体装置的背侧处的电介质材料。因此，TSV对翻倒更具抗性且可显著提高背侧TSV平坦化的良率。另外，环稳定化末端区可提高形成于TSV的环和末端区上方的接合垫的机械强度。接合垫可安置于TSV和导电环的末端区的平坦化上表面上，进而悬于电介质材料的抛光表面上。
图1描绘背侧TSV平坦化工艺的阶段处的半导体装置100的横截面视图。如所示出，衬底102可包含硅衬底(例如，硅裸片或硅晶片)和处于衬底102的前侧中或处的多个电路元件108(例如，有源半导电装置、电线、迹线、互连件等等)。TSV 104包含导电填充物和安置于导电填充物与周围衬底102之间的阻隔材料。可以先钻孔(via-first)方法形成TSV 104，其中可在形成TSV之后进行晶片背侧薄化工艺(例如，通过蚀刻或研磨)，以使用晶片研磨或研光工具从衬底102的背侧显露TSV 104。TSV 104可具有超过衬底102的背侧达从5um到20um的范围的显露高度和在从2um到5um的范围内的直径。半导体装置100可附接于载体100(例如硅晶片)上以用于背侧TSV平坦化工艺。
可通过CMP工艺进行背侧TSV平坦化以暴露TSV 104的末端区进行电互连。另外，CMP工艺可包含使抛光垫112以及任选地抛光液体与衬底102的背侧接触。CMP工艺还可包含将来自抛光垫的竖直力施加到衬底102的背侧并且施加由衬底102和抛光垫相对于彼此移动引起的横向力。在CMP工艺期间从其突出末端区中移除TSV 104的至少一部分。
如所描述，CMP工艺在背侧平坦化期间将竖直力和横向力施加于突出TSV上。随着TSV 104的尺寸(例如其半径)按比例缩小，突出TSV 104归因于CMP工艺的横向力而变得更容易翻倒。举例来说，如图1所示，TSV 104可在衬底102的背侧表面处断裂，这是因为钝化层106无法在背侧平坦化期间为TSV 104提供足够的机械支撑。因此，随着TSV尺寸(例如，TSV的半径)按比例缩小，可显著降低CMP工艺良率。
图2A-2I是根据本发明的实施例的用于背侧TSV平坦化的各个制造步骤处的半导体装置200的横截面视图。参考图2A，半导体装置200包含形成于衬底202中并且被较早的衬底薄化工艺显露的TSV 206。衬底202可包含硅衬底和安置于衬底202的前侧中或处的多个电路元件204。另外，半导体装置200可附接于载体203(例如硅晶片)上以用于背侧TSV平坦化工艺。在使衬底202变薄之后，TSV 206的末端部分以及TSV衬里208的一部分可从衬底202的背侧突出。在一些实施例中且如所示出，在背侧蚀刻或研磨工艺之后，可能不平坦化衬底202的背侧表面。
图2B示出在钝化层210已经沉积于衬底202的背侧上方之后的半导体装置200。具体地，钝化层210可保形地涂布于突出区上，所述突出区包含TSV 206的侧壁和顶表面。可通过任何适当的技术，包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或气体离化团束(GCIB)沉积进行钝化层210的沉积。在此实例中，钝化衬里210可为绝缘电介质材料，例如原硅酸四乙酯(TEOS)、氧化硅(SiO)、氮化硅(SiN)、硼碳氮化硅(SiBCN)、氧碳氮化硅(SiOCN)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、低k电介质材料或其组合。在一些实施例中，钝化层210可具有在从20nm到500nm的范围内的厚度。
图2C示出在晶种层212已经沉积于衬底202的背侧上方之后的半导体装置200。可选择晶种层材料以允许在其上镀覆金属以在突出TSV 206和钝化层210上形成保形涂层。在一些实施例中，晶种层212可为经由溅镀、原子材料沉积、化学气相沉积或其它合适的技术沉积的铜或其它金属材料。在一些实施例中，晶种层212可具有在从10nm到500nm的范围内的厚度。
图2D示出在光致抗蚀剂层216已经涂布和图案化于晶种层212上方之后的半导体装置200，其中开口218暴露了突出TSV 206。涂布的光致抗蚀剂216可具有小于突出TSV 206的高度的厚度。如所示出，可使用光致抗蚀剂的光刻法和显影，随后进行湿式或干式化学蚀刻，或其它合适材料移除技术来图案化光致抗蚀剂216。图案化的光致抗蚀剂216覆盖晶种层212的处于TSV 206之间的部分并且暴露晶种层212的环绕TSV 206的突出末端区的那些部分。可存在环绕TSV 206并且在水平平面中具有圆形平面形状的开口218。在其它实施例中，可对其它形状(例如三角形、正方形或其它规则或不规则多边形形状)的开口218来图案化光致抗蚀剂216。开口218的大小可设定成使得光致抗蚀剂216和竖直涂布于突出TSV 206的侧壁上的晶种层212之间的间隙从约100nm延伸到约1um。
图2E示出导电盖层220已经沉积于晶种层212的环绕每一突出TSV 206的暴露部分上之后的半导体装置200。具体地，导电盖层220可通过晶种层212的暴露部分上的电镀敷或无电镀敷而形成。如所示出，导电盖层220可保形地涂布于顶表面上方并且沿着突出TSV206的侧壁。在一些实施例中，导电盖材料沉积继续直到其完全填充光致抗蚀剂216和竖直涂布于突出TSV 206的侧壁上的晶种层212之间的间隙为止(例如，直到突出TSV 206的侧壁上的导电盖层220的厚度对应于所述间隙为止)。导电盖层220可包含铜，且在一些实施例中，材料可与TSV 206的导电填充材料相同。在一些实施例中，导电盖层220在水平平面中具有圆形形状，对应于光致抗蚀剂216中的开口218的圆形形状。在其它实施例中，导电盖层可在水平平面中具有三角形形状、正方形形状，或另一规则或不规则多边形形状，对应于光致抗蚀剂216中的开口218的各种其它可能形状。
图2F示出在光致抗蚀剂216已被剥离且安置于衬底202的背侧上的晶种层212已被移除之后的半导体装置200。可使用光致抗蚀剂剥离液来剥离光致抗蚀剂216。在一些实施例中，可通过等离子体抗蚀剂剥离的组合进行光致抗蚀剂移除以移除大部分抗蚀剂，随后进行湿式清洁工艺以移除衬底202的背侧上的剩余有机残余物。在此实施例中，可通过各向同性湿式蚀刻工艺来进一步移除安置于图案化光致抗蚀剂216下的晶种层212。具体地，晶种层212的移除可引起在导电盖层220和竖直安置于突出TSV 206中的每一个的侧壁上的晶种层212下方进行底切222。底切区222可部分或完全在导电盖层220下方延伸且可进一步部分或完全在晶种层212下方延伸。
图2G示出在多个电介质层已经沉积于衬底202的背侧上之后的半导体装置200。如所示出，第一电介质层224可沉积于TSV 206之间的钝化层210上方和TSV 206的突出末端区上方。在一些实施例中，第一电介质层224填充于底切部222中并且在导电盖层220和安置于TSV 206的侧壁上的晶种层212的剩余部分下方延伸。第二电介质层226可进一步沉积于第一电介质层224上。根据本发明技术的一个方面，第一电介质层224的上表面可沿着导电盖层220高于半导体装置200的最终成品背表面地延伸。可通过任何适当技术，包含CVD、PVD和/或旋涂技术，进行多个电介质层224和226的沉积。在此实例中，第一电介质层224和第二电介质层226可由包含TEOS、氧化硅、氮化硅、碳氧化硅(SiOC)或其组合的材料制成。在一些实施例中，第一电介质层224可由氮化硅制成且第二电介质层226可由氧化硅制成。在一些实施例中，第二电介质层226的抛光阻力可低于第一电介质层224的抛光阻力。
图2H示出在已经例如通过CMP工艺平坦化其背侧之后的半导体装置200。在一些实施例中，CMP工艺可从衬底202的背侧移除材料，包含第二电介质层226和第一电介质层224的一部分。另外，CMP工艺可另外移除导电盖层220的一部分以形成环绕TSV 206的突出末端部分的导电环228。另外，如参考图2H可见，CMP工艺可移除晶种层212、钝化层210和TSV衬里208的部分。可经由CMP工艺减小突出TSV 206的高度并且暴露与衬底202的前侧表面平行的平坦背侧表面。如所示出，在背侧TSV平坦化之后，第一电介质层224、导电环228、晶种层212、钝化层210和TSV衬里208全部与TSV 206的暴露背侧表面大体上共面。根据本发明技术的一个方面，在CMP工艺期间第一电介质层224的存在改进衬底202的背侧处的平坦度。
值得注意的是，导电环228提供的与第一电介质层224的接触量比仅TSV 206提供的量要大得多，进而提供在背侧TSV平坦化期间对TSV 206的机械稳定性的极大改进。
在背侧平坦化之后，如图2I中所示，接合垫230可形成于TSV 206中的每一个上方。可通过在衬底202的平坦化背侧上将导电材料镀敷于硬掩模层的图案化开口上来制造接合垫230，硬掩模开口安置于TSV 206的突出末端区上方。在实例实施例中，单个接合垫230可通过单个TSV 206连接以用于堆叠半导体装置之间的电互连。另外，接合垫230可安置于平坦化导电环228上并且悬于第一电介质层224的抛光表面上。在此实例中，接合垫230与TSV230、TSV衬里208、钝化层210、晶种层212和导电环228接触，因而归因于导电环228的接触面积增加而提高机械强度。
在一些实施例中，半导体装置200组装另外包含堆叠多个半导体装置以形成三维(3D)装置组合件。举例来说，在形成半导体200装置之后，所述半导体200装置可“堆叠”以将第一半导体装置的互连件(例如，焊料凸块)耦合到第二半导体装置的接合垫。用于封装堆叠半导体裸片的常规工艺包含通过互连接合垫230电耦合堆叠半导体裸片200并且通过穿透堆叠半导体裸片的TSV 206电耦合焊料凸块，并且包封堆叠半导体裸片以保护其免受环境因素(例如，湿气、微粒、静电和物理冲击)影响。
转向图3A-3C，其说明经组装半导体装置200的横截面视图和平面视图。图3A示出在背侧TSV平坦化和接合垫形成之后的半导体装置200组合件的横截面视图。图3B和3C分别示出穿过B-B'平面和C-C'平面的半导体装置200组合件的平面视图。
如图3A中所示，在衬底202的背侧上进行的CMP工艺中，TSV 206的背侧与第一电介质层224、导电环228、晶种层212和钝化层210共同平坦化。在一些实施例中，接合垫230可另外制造于半导体装置200的背侧上并且与TSV 206的突出末端区电连接。另外，接合垫230部分地悬于第一电介质层224的经机械更改表面上。另外，接合垫230与导电环228接触并且展示其上的机械支撑加强。
图3B示出穿过B-B'平面的半导体装置200组合件的平坦表面的平面图，所述平坦表面定位于接合垫230下方和底切部222上方。具体来说，B-B'平面通过TSV 206的突出末端区。在一个实施例中且如图3B中所示，在背侧平坦化CMP工艺之后，突出TSV 206与TSV衬里208、钝化层210、晶种层212和导电环228共同平坦化。B-B'平面进一步由在CMP工艺之后具有经机械更改表面的第一电介质层224填充。在此实例中，导电环228比TSV 206宽得多。因此，导电环228、晶种层212和钝化层210全都促成环绕TSV 206的突出末端部分的较大平面特征，进而在背侧TSV平坦化中为TSV 206提供较强机械支撑并且避免TSV翻倒。
图3C示出穿过C-C'平面的半导体装置200组合件的平坦表面的平面图，所述平坦表面穿过第一电介质224和底切部222安置。如早先所描述，在蚀刻晶种层212的安置于衬底202的背侧表面上的部分期间形成底切部222。具体地，第一电介质层224随后在电介质沉积工艺期间填充到底切部222中并且至少部分地定位于导电环228和晶种层212下方，所述导电环228和晶种层212在突出TSV 206中的每一个的侧壁上竖直对齐。如图3C中并且沿着C-C'平面所示，第一电介质层224环绕钝化层210以及TSV衬里208，钝化层210以及TSV衬里208这两者均安置于TSV 206的突出末端部分的侧壁上。
在一些实施例中，图3B中示出的跨B-B'平面的包含导电环228、晶种层212和钝化层210的衬垫图案可具有圆形形状。举例来说，可通过在衬底202内蚀刻圆形孔来制造在水平平面中具有圆形形状的TSV 206。此后，晶种层212、钝化层210和导电盖层220可全部保形地涂布于圆形形状的TSV 206的突出末端区上。另外在图2H中描述的背侧TSV平坦化工艺期间从导电盖层220转移导电环228。在此实例中，由穿过B-B'平面的导电环228的外边缘界定的第一衬垫图案可具有圆形形状。
在一些其它实施例中，包含导电环228、晶种层212和钝化层210的衬垫图案可具有正方形形状。举例来说，图2D中描述的光致抗蚀剂图案化工艺可将图案化光致抗蚀剂216与安置于TSV 206的侧壁上的晶种层212之间的开口218形成为跨B-B'平面的正方形形状。随后的导电盖层220沉积工艺可将导电盖材料持续填充到开口218中。对应地，跨B-B'平面的导电环的外边缘可具有正方形形状并且界定相同的第一衬垫图案。在一些其它实施例中，衬垫图案可构形成其它形状，包含三角形或另一规则或不规则多边形形状。
图4是说明通过具有加宽工艺窗口的CMP工艺进行半导体装置组合件的背侧TSV平坦化的方法400的流程图。参考图1-3，方法400包含在402处，蚀刻半导体衬底的背侧以显露TSV的末端区。举例来说，TSV 206可形成于衬底202中并且通过较早的衬底薄化工艺显露出来。在所述半导体衬底202的背侧上显露TSV 206的突出末端区。
方法400还包含在404处，在TSV的末端区上方和周围形成导电盖层。举例来说，可通过电镀敷或无电镀敷技术在TSV 206的突出末端区上方保形地涂布导电盖220。
另外，方法400包含在406处，在衬底的背侧上方和导电盖层周围安置电介质层。举例来说，第一电介质层224和第二电介质层226可依序涂布于衬底202的背侧上以便填充TSV206的突出末端区之间的区。另外，在导电盖层220周围涂布电介质层224和226。可通过任何适当技术，包含CVD、PVD和/或旋涂技术，进行多个电介质层224和226的沉积。
最后，方法400包含在408处，平坦化电介质层、导电盖层和TSV的末端区以形成环绕末端区的导电环，所述导电环的上表面与末端区的上表面和电介质层的上表面共面。举例来说，可在平坦化第一电介质层224和第二电介质层226、导电盖层220和TSV 206的突出末端区时实施CMP工艺。具体地，CMP工艺可移除导电盖层220的一部分以形成如图2H中所示的导电环228。另外，CMP工艺抛光TSV 206的突出末端部分和第一电介质层224以在其上形成经机械更改的表面。导电环228和抛光的电介质层224全都与TSV 206的突出末端区的暴露背侧表面大体上共面，并且在背侧TSV平坦化期间为TSV 206提供大大提高的机械稳定性。
现转而参考图5，其为说明在TSV的突出末端区上方和周围形成导电盖层的方法500的流程图。方法500包含在502处，在TSV的末端区和衬底的背侧上涂覆钝化层。举例来说，钝化层210可在衬底202的背侧上保形地涂布于TSV 206的突出末端部分上。具体地，钝化层202也可在突出TSV 206之间涂布于衬底202的背侧表面的开口区上。
方法500还包含在504处，在钝化层上涂覆晶种层。举例来说，晶种层212可经由溅镀或其它合适的技术保形地涂布于钝化层210上方和TSV 206的突出末端部分上方。另外，晶种层212还涂布于衬底202的背侧表面上。
另外，方法500包含在506处，在晶种层上方用光致抗蚀剂掩模进行图案化以形成环绕TSV的末端区的开口。举例来说，光致抗蚀剂层216可涂布于衬底202的背侧上并且被图案化以形成开口218。开口218环绕TSV 206的突出末端区且可在水平平面中具有环形形状。在一些其它实施例中开口218可具有不同形状，包含三角形形状、正方形形状，或另一规则或不规则多边形形状。
最后，方法500包含在508处，在晶种层的被开口暴露的第一部分上方和周围镀覆导电层以形成导电盖层。举例来说，导电盖层220可通过电镀敷或无电镀敷技术涂布于晶种层212上。具体地，导电盖层220可另外填充开口218并且包封TSV 206的突出末端区。在水平平面中，导电盖层220的形状界定环绕TSV 206的突出末端部分的导电环的形状。
上文参考图1-3C所描述的半导体结构中的任一个可并入到无数更大和/或更复杂的系统中的任一个中，所述系统的代表性实例是在图6中示意性地示出的系统600。系统600可包含半导体装置610、电源620、驱动器630、处理器640和/或其它子系统或组件650。半导体装置610可包含大体上类似于上文所描述的半导体装置的那些特征的特征，且因而可在衬底的背侧上包含多级衬垫结构以避免在背侧平坦化工艺中发生TSV翻倒。所得系统600可执行多种功能中的任一个，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统600可非限制性地包含手持式装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机和电器。系统600的组件可容纳于单个单元中或分布于多个互连单元上(例如，通过通信网络)。系统600的组件还可包含远程装置和多种计算机可读媒体中的任一个。
下文描述半导体装置的若干实施例以及相关联系统和方法的具体细节。相关领域的技术人员将认识到，本文中所描述的方法的合适阶段可在晶片级或在裸片级执行。因此，取决于其使用情境，术语“衬底”可指晶片级衬底或可指经单分裸片级衬底。此外，除非情境另有指示，否则可使用常规的半导体制造技术来形成本文中所公开的结构。例如，可使用化学气相沉积、物理气相沉积、原子层沉积、镀覆、无电镀敷、旋涂和/或其它合适的技术沉积材料。类似地，举例来说，可使用等离子蚀刻、湿式蚀刻、化学机械平坦化或其它合适的技术去除材料。
根据本公开的一个方面，上文所说明的半导体装置可以是存储器裸片，例如动态随机存取存储器(DRAM)裸片、“与非”(NAND)存储器裸片、“或非”(NOR)存储器裸片、磁性随机存取存储器(MRAM)裸片、相变存储器(PCM)裸片、铁电随机存取存储器(FeRAM)裸片、静态随机存取存储器(SRAM)裸片等。在单个组合件中提供多个裸片的实施例中，半导体装置可以是同一类型的存储器裸片(例如，两个NAND、两个DRAM等)或不同类型的存储器裸片(例如，一个DRAM和一个NAND等)。根据本公开的另一方面，上文所说明和描述的组合件的半导体裸片可为逻辑裸片(例如，控制器裸片、处理器裸片等等)，或逻辑裸片和存储器裸片的混合(例如，存储器控制器裸片和进而控制的存储器裸片)。
本文中所论述的包括存储器装置的装置可形成在半导体衬底或裸片，例如硅、锗、硅锗合金、砷化镓、氮化镓等上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所描述的功能可在硬件、处理器执行的软件、固件或其任何组合中实施。其它实例和实施在本公开和所附权利要求书的范围内。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。
如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“……中的至少一个”或“……中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。
如本文中所使用，本文中所使用的术语“顶部”、“底部”、“上”、“下”“上方”和“下方”可指代鉴于图式中所示的定向的在半导体装置中特征的相对方向或位置。然而，这些术语应广泛地理解为包含具有其它定向的半导体装置，所述定向例如倒置或倾斜定向，其中顶部/底部、上面/下面、上方/下方、向上/向下，及左侧/右侧可取决于定向而互换。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的精神和范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (20)

1.一种半导体装置组合件，其包括：
穿硅通孔TSV，其具有从所述衬底的背侧突出的末端区，所述末端区被安置于所述衬底的所述背侧上方的导电环环绕；
电介质层，其安置于所述衬底的所述背侧上方，所述电介质层的上表面与所述TSV的所述末端区的上表面齐平并且与所述导电环的上表面齐平；以及
接合垫，其安置于所述TSV的所述末端区和所述导电环上方并且电耦合到所述TSV的所述末端区和所述导电环。
2.根据权利要求1所述的半导体装置组合件，其中所述接合垫至少部分地悬于所述电介质层上。
3.根据权利要求1所述的半导体装置组合件，其中所述电介质层的所述上表面是经机械更改表面。
4.根据权利要求1所述的半导体装置组合件，其中所述导电环、TSV衬里、钝化层和/或晶种层在所述TSV的所述突出末端区的侧壁上竖直对齐。
5.根据权利要求4所述的半导体装置组合件，其中所述钝化层在所述衬底的所述背侧上进一步延伸。
6.根据权利要求4所述的半导体装置组合件，其中所述接合垫安置于所述TSV衬里和所述晶种层上方并且电耦合到所述TSV衬里和所述晶种层。
7.根据权利要求4所述的半导体装置组合件，其中所述电介质层安置于在所述衬底的所述背侧上延伸的所述钝化层上，所述电介质层具有安置于所述晶种层和/或所述导电环下的区。
8.根据权利要求4所述的半导体装置组合件，其中所述钝化层由原硅酸四乙酯TEOS或氮化硅中的至少一种制成。
9.根据权利要求4所述的半导体装置组合件，其中所述晶种层和/或所述导电环由铜、钨、钼、镍、钛、钽、铂、银、金、钌、铱、铼、铑或其合金中的至少一种制成。
10.根据权利要求4所述的半导体装置组合件，其中所述钝化层由氧化硅、氮化硅、碳氧化硅、碳氮氧化硅或氮化碳硅中的至少一种制成。
11.一种设备，其包括：
穿硅通孔TSV，其具有从衬底的背侧突出的末端区；
导电环，其环绕所述TSV的所述末端区并且通过第一电介质材料与所述TSV的所述末端区隔开；
具有经机械更改表面的第二电介质材料层，所述第二电介质材料层安置于所述基板的所述背侧上方并且环绕所述导电环；以及
接合垫，其安置于所述TSV的所述末端区和所述导电环上方，所述接合垫至少部分地悬于所述第二电介质材料层的所述经机械更改表面上。
12.根据权利要求11所述的设备，其中所述第一电介质材料在所述衬底的所述背侧上方延伸。
13.根据权利要求11所述的设备，其另外包括安置于所述导电环与所述第一电介质材料之间的晶种层。
14.根据权利要求13所述的设备，其中所述第一电介质材料、所述晶种层和所述导电环的一部分保形地安置于所述TSV的所述突出末端区的侧壁上。
15.根据权利要求13所述的设备，其中所述第二电介质材料层在所述导电环的底表面与所述第一电介质材料之间延伸，且其中所述第二电介质材料层在所述晶种层的底表面与所述第一电介质材料之间延伸。
16.一种在半导体衬底的背侧形成互连件的方法，所述方法包括：
蚀刻所述半导体衬底的所述背侧以显露穿硅通孔TSV的末端区；
在所述TSV的所述末端区上方和周围形成导电盖层；
在所述衬底的所述背侧上方和所述导电盖层周围安置电介质层；以及
平坦化所述电介质层、所述导电盖层和所述TSV的所述末端区以形成环绕所述末端区的导电环，所述导电环的上表面与所述末端区的上表面和所述电介质层的上表面共面。
17.根据权利要求16所述的方法，其另外包括：
在所述TSV的所述末端区和所述衬底的所述背侧上涂覆钝化层；
在所述钝化层上涂覆晶种层；
在所述晶种层上方用光致抗蚀剂掩模进行图案化以形成环绕所述TSV的所述末端区的开口；以及
在所述晶种层的被所述开口暴露的第一部分上方和周围镀覆导电层以形成所述导电盖层。
18.根据权利要求17所述的方法，其另外包括移除所述光致抗蚀剂掩模并且蚀刻所述晶种层的不被所述导电盖覆盖的第二部分。
19.根据权利要求17所述的方法，其中所述导电环通过所述钝化层与所述TSV的所述末端区隔开。
20.根据权利要求16所述的方法，其中安置所述电介质层包括在所述衬底的所述背侧上方涂覆第一电介质材料，并且在所述第一电介质材料上方涂覆第二电介质材料，其中所述第二电介质材料的与所述导电盖层横向间隔开的顶表面高于所述导电盖层的顶表面，且其中所述第二电介质材料的化学机械抛光速率高于所述第一电介质材料的化学机械抛光速率。
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