TW202414791A - 半導體晶粒封裝及形成方法 - Google Patents
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Abstract
半導體晶粒封裝中所包括的半導體晶粒可包括位於半導體晶粒的裝置區中的多個去耦合溝渠電容器區。去耦合溝渠電容器區中的至少二者或更多者包括具有不同深度的去耦合溝渠電容器結構。可將去耦合溝渠電容器區中的去耦合溝渠電容器結構的深度選擇成在降低半導體晶粒封裝的翹曲、斷裂及/或破裂的可能性的同時提供足夠的電容來滿足半導體晶粒封裝的電路的電路去耦合參數。
Description
可使用各種半導體裝置封裝技術來將一個或多個半導體晶粒併入至半導體裝置封裝中。在一些情形中，可在半導體裝置封裝中堆疊半導體晶粒，以達成半導體裝置封裝的較小水平佔用面積或側向佔用面積及/或提高半導體裝置封裝的密度。可被實行以將多個半導體晶粒整合於半導體裝置封裝中的半導體裝置封裝技術可包括積體扇出（integrated fanout，InFO）、疊層封裝（package on package，PoP）、晶圓上晶片（chip on wafer，CoW）、晶圓上晶圓（wafer on wafer，WoW）及/或基底上晶圓上晶片（chip on wafer on substrate，CoWoS）以及其他實例。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述構件及安置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在晶圓上晶圓（WoW）半導體晶粒封裝中，對半導體晶粒進行直接接合，使得半導體晶粒在垂直方向上安置於WoW半導體晶粒封裝中。使用晶粒的直接接合及垂直堆疊可減小半導體晶粒之間的內連線長度（此會減少功率損耗及訊號傳播時間）且可使得能夠提高包括WoW半導體晶粒封裝的半導體裝置封裝中的半導體晶粒封裝的密度。
在一些情形中，在WoW半導體晶粒封裝中的一個或多個半導體晶粒中可包括去耦合溝渠電容器。去耦合溝渠電容器（其可包括可被實施為深溝渠電容器（DTC）結構），以對所述一個或多個半導體晶粒中的各種電路進行去耦合。具體而言，去耦合溝渠電容器可藉由對來自所述一個或多個半導體晶粒中的電路的雜訊（例如，電壓尖峰、電壓擺幅）進行分流來提供雜訊去耦合，進而防止雜訊影響所述一個或多個半導體晶粒中的其他電路。
去耦合溝渠電容器可形成於WoW半導體晶粒封裝中所包括的半導體晶粒的裝置區中的半導體基底中。可在半導體基底中增加去耦合溝渠電容器的數量、密度及/或深度，以增加為WoW半導體晶粒封裝的電路提供的去耦合電容的量。然而，增加去耦合溝渠電容器的數量、密度及/或深度可能會導致半導體晶粒中的實體應力增加，此可能會增加半導體晶粒中的破裂、翹曲及/或裝置故障的可能性。
在製作去耦合溝渠電容器期間，實行蝕刻製程以移除半導體基底的一些部分，進而形成用於去耦合溝渠電容器的多個溝渠。可實行蝕刻製程，使得溝渠的側壁在半導體基底中實質上是直的及垂直的且使得溝渠具有相對高的高寬比（例如，半導體基底的深度對寬度的比率）。實行沈積製程以在溝渠內形成多個電極及介電層，使得電極及介電層對所述溝渠中的每一者進行完全填充。
然而，在去耦合溝渠電容器的製作製程期間及/或操作期間，電極及介電層暴露於熱量（例如，由於烘烤製程及/或由高電壓及/或電流產生的熱量）。所述熱量可能會導致介電層及/或電極經受熱膨脹，此導致力被施加至溝渠的側壁。溝渠越深及/或去耦合的密度越大（且因此溝渠的密度越大），該些力便越有可能會導致半導體晶粒的翹曲、斷裂及/或破裂。
在本文中所闡述的一些實施方式中，半導體晶粒封裝中所包括的半導體晶粒可包括位於半導體晶粒的裝置區中的多個去耦合溝渠電容器區。去耦合溝渠電容器區中的至少二者或更多者包括具有不同深度的去耦合溝渠電容器結構。可將去耦合溝渠電容器區中的去耦合溝渠電容器結構的深度選擇成在降低半導體晶粒封裝的翹曲、斷裂及/或破裂的可能性的同時提供足夠的電容來滿足半導體晶粒封裝的電路的電路去耦合參數。
以此種方式，可在降低半導體晶粒封裝中原本可能由半導體晶粒封裝的翹曲、斷裂及/或破裂引起的故障的可能性的同時提高半導體晶粒封裝的電路的效能。此可降低半導體晶粒封裝可能不得不重工及/或報廢的可能性，此可減少處理時間及/或提高包括本文中所闡述的去耦合溝渠電容器結構的半導體基底的良率。
圖1是可在其中實施本文中所闡述的系統及/或方法的實例性環境100的圖。如圖1中所示，實例性環境100可包括多個半導體處理機台102至114及晶圓/晶粒運輸機台116。所述多個半導體處理機台102至114可包括沈積機台102、曝光機台104、顯影機台106、蝕刻機台108、平坦化機台110、鍍覆機台112、接合機台114及/或另一種類型的半導體處理機台。實例性環境100中所包括的機台可包括於半導體清潔室、半導體代工廠、半導體處理設施及/或製造設施以及其他設施中。
沈積機台102是包括半導體處理腔室及能夠將各種類型的材料沈積至基底上的一個或多個裝置的半導體處理機台。在一些實施方式中，沈積機台102包括能夠在基底（例如晶圓）上沈積光阻層的旋轉塗佈機台。在一些實施方式中，沈積機台102包括化學氣相沈積（CVD）機台，例如電漿增強型CVD（PECVD）機台、高密度電漿CVD（HDP-CVD）機台、次大氣壓CVD（SACVD）機台、低壓CVD（low-pressure CVD，LPCVD）機台、原子層沈積（ALD）機台、電漿增強型原子層沈積（PEALD）機台或另一種類型的CVD機台。在一些實施方式中，沈積機台102包括物理氣相沈積（PVD）機台（例如濺鍍機台或另一種類型的PVD機台）。在一些實施方式中，沈積機台102包括磊晶機台，所述磊晶機台被配置成藉由磊晶生長來形成裝置的層及/或區。在一些實施方式中，實例性環境100包括多種類型的沈積機台102。
曝光機台104是能夠將光阻層暴露於輻射源的半導體處理機台，所述輻射源例如為紫外（ultraviolet，UV）光源（例如，深UV光源、極紫外（extreme UV，EUV）光源及/或類似光源）、X射線源、電子束（electron beam，e-beam）源及/或類似源。曝光機台104可將光阻層暴露於輻射源，以將圖案自光罩轉移至光阻層。所述圖案可包括用於形成一個或多個半導體裝置的一個或多個半導體裝置層圖案，可包括用於形成半導體裝置的一個或多個結構的圖案，可包括用於對半導體裝置的各個部分進行蝕刻的圖案及/或類似圖案。在一些實施方式中，曝光機台104包括掃描器、步進機或相似類型的曝光機台。
顯影機台106是能夠對已暴露於輻射源的光阻層進行顯影以對自曝光機台104轉移至光阻層的圖案進行顯影的半導體處理機台。在一些實施方式中，顯影機台106藉由移除光阻層的未被暴露出的部分而使圖案顯影。在一些實施方式中，顯影機台106藉由移除光阻層的被暴露出的部分而使圖案顯影。在一些實施方式中，顯影機台106藉由使用化學顯影劑對光阻層的被暴露出的部分或未被暴露出的部分進行溶解而使圖案顯影。
蝕刻機台108是能夠對基底、晶圓或半導體裝置的各種類型的材料進行蝕刻的半導體處理機台。舉例而言，蝕刻機台108可包括濕式蝕刻機台、乾式蝕刻機台及/或類似機台。在一些實施方式中，蝕刻機台108包括填充有蝕刻劑的腔室，且將基底放置於所述腔室中達特定的時間段，以移除基底的一個或多個部分的特定量。在一些實施方式中，蝕刻機台108可使用電漿蝕刻或電漿輔助蝕刻來對基底的一個或多個部分進行蝕刻，所述電漿蝕刻或電漿輔助蝕刻可涉及使用離子化氣體對所述一個或多個部分進行等向性蝕刻或定向蝕刻。
平坦化機台110是能夠對晶圓或半導體裝置的各個層進行研磨或平坦化的半導體處理機台。舉例而言，平坦化機台110可包括對沈積材料或鍍覆材料的層或表面進行研磨或平坦化的化學機械平坦化（CMP）機台及/或另一種類型的平坦化機台。平坦化機台110可利用化學力與機械力（例如，化學蝕刻與自由磨料研磨）的組合來對半導體裝置的表面進行研磨或平坦化。平坦化機台110可接合研磨接墊及扣環（例如，通常具有較半導體裝置大的直徑）來利用磨料及腐蝕性化學漿料。研磨接墊與半導體裝置可藉由動態研磨頭按壓於一起且藉由扣環固持於適當位置。動態研磨頭可利用不同的旋轉軸旋轉，以移除材料且使半導體裝置的任何不規則形貌平整，進而使半導體裝置變平或平坦。
鍍覆機台112是能夠使用一種或多種金屬對基底（例如，晶圓、半導體裝置及/或類似裝置）或其一部分進行鍍覆的半導體處理機台。舉例而言，鍍覆機台112可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫-銀、錫-鉛及/或類似材料）電鍍裝置、及/或用於一種或多種其他類型的導電材料、金屬及/或相似類型材料的電鍍裝置。
接合機台114是能夠將二個或更多個工件（例如，二個或更多個半導體基底、二個或更多個半導體裝置、二個或更多個半導體晶粒）接合在一起的半導體處理機台。舉例而言，接合機台114可為直接接合機台，直接接合機台是被配置成藉由銅對銅（或其他直接金屬）連接將半導體晶粒直接接合在一起的接合機台類型。作為另一實例，接合機台114可包括能夠在二個或更多個晶圓之間一同形成共晶接合的共晶接合機台。在該些實例中，接合機台114可對所述二個或更多個晶圓進行加熱，以在所述二個或更多個晶圓的材料之間形成共晶系統。
晶圓/晶粒運輸機台116包括行動機器人、機械臂、電車或軌道車、高架升降機運輸（overhead hoist transport，OHT）系統、自動材料搬運系統（automated materially handling system，AMHS）及/或被配置成在半導體處理機台102至114之間運輸基底及/或半導體裝置、被配置成在同一半導體處理機台的處理腔室之間運輸基底及/或半導體裝置、及/或被配置成將基底及/或半導體裝置運輸至其他位置（例如晶圓架、儲存室及/或類似位置）及自其他位置（例如晶圓架、儲存室及/或類似位置）運輸基底及/或半導體裝置的另一種類型的裝置。在一些實施方式中，晶圓/晶粒運輸機台116可為被配置成行進特定路徑及/或可半自動或自動操作的程式化裝置。在一些實施方式中，實例性環境100包括多個晶圓/晶粒運輸機台116。
舉例而言，晶圓/晶粒運輸機台116可包括於叢集機台或包括多個處理腔室的另一種類型的機台中，且可被配置成在所述多個處理腔室之間運輸基底及/或半導體裝置、在處理腔室與緩衝區域之間運輸基底及/或半導體裝置、在處理腔室與界面機台（例如裝備前端模組（equipment front end module，EFEM））之間運輸基底及/或半導體裝置、及/或在處理腔室與運輸載體（例如，前開式統一盒（front opening unified pod，FOUP））之間運輸基底及/或半導體裝置以及其他實例。在一些實施方式中，晶圓/晶粒運輸機台116可包括於多腔室（或叢集）沈積機台102中，所述多腔室（或叢集）沈積機台102可包括預清潔處理腔室（例如，用於自基底及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型的污染物或副產物）以及多種類型的沈積處理腔室（例如，用於對不同類型的材料進行沈積的處理腔室、用於實行不同類型的沈積操作的處理腔室）。在該些實施方式中，晶圓/晶粒運輸機台116被配置成在不破壞或移除處理腔室之間及/或沈積機台102中的處理操作之間的真空（或至少局部真空）的情況下在沈積機台102的處理腔室之間運輸基底及/或半導體裝置。
在一些實施方式中，半導體處理機台102 114中的一或多者及/或晶圓/晶粒運輸機台116可實行本文中所闡述的一個或多個半導體處理操作。舉例而言，半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116可在第一半導體晶粒結構的裝置區中形成多個去耦合溝渠電容器區，其中所述多個去耦合溝渠電容器區中的第一去耦合溝渠電容器區的第一多個去耦合溝渠電容器結構在裝置區中被形成至第一深度，且其中所述多個去耦合溝渠電容器區中的第二去耦合溝渠電容器區的第二多個去耦合溝渠電容器結構在所述裝置區中被形成至第二深度，且其中所述第一深度與所述第二深度是相對於所述裝置區的表面的不同的深度；可在形成所述多個去耦合溝渠電容器區之後在裝置區之上形成內連線區；及/或可在接合界面處對第一半導體晶粒與第二半導體晶粒進行接合。
圖1中所示的裝置的數目及安置是作為一個或多個實例提供。實際上，相較於圖1中所示的裝置，可存在附加的裝置、更少的裝置、不同的裝置或不同安置的裝置。此外，圖1中所示的二個或更多個裝置可在單個裝置內實施，或者圖1中所示的單個裝置可被實施為多個分佈式裝置。另外或作為另外一種選擇，實例性環境100的一組裝置（例如，一個或多個裝置）可實行被闡述為由實例性環境100的另一組裝置實行的一個或多個功能。
圖2A至圖2C是本文中所闡述的實例性半導體晶粒封裝200的圖。半導體晶粒封裝200包括晶圓上晶圓（WoW）半導體晶粒封裝、晶圓上晶粒半導體晶粒封裝、晶粒上晶粒半導體晶粒封裝或其中半導體晶粒被直接接合且在垂直方向上安置或堆疊的另一種類型的半導體晶粒封裝的實例。圖2A示出半導體晶粒封裝200的一部分的俯視圖。圖2B示出半導體晶粒封裝200的沿著圖2A中的線A-A的一部分的剖視圖。圖2C示出半導體晶粒封裝200中所包括的去耦合溝渠電容器結構的尺寸。
如圖2A中所示，半導體晶粒封裝200可包括第一半導體晶粒202及位於第一半導體晶粒202中的多個去耦合溝渠電容器區204a至204
n。去耦合溝渠電容器區204a至204
n可在水平方向上安置於第一半導體晶粒202中。去耦合溝渠電容器區204a至204
n可包括各種大小及/或形狀，以為半導體晶粒封裝200的電路及半導體裝置提供跨半導體晶粒封裝200的足夠量的去耦合電容。
如圖2B中所示，半導體晶粒封裝200包括第一半導體晶粒202及第二半導體晶粒206。在一些實施方式中，半導體晶粒封裝200包括附加的半導體晶粒。第一半導體晶粒202可包括SoC晶粒，例如邏輯晶粒、中央處理單元（central processing unit，CPU）晶粒、圖形處理單元（graphics processing unit，GPU）晶粒、數位訊號處理（digital signal processing，DSP）晶粒、應用專用積體電路（application specific integrated circuit，ASIC）晶粒及/或另一種類型的SoC晶粒。另外及/或作為另外一種選擇，第一半導體晶粒202可包括記憶體晶粒、輸入/輸出（input/output，I/O）晶粒、畫素感測器晶粒及/或另一種類型的半導體晶粒。記憶體晶粒可包括靜態隨機存取記憶體（static random access memory，SRAM）晶粒、動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、反及閘（NAND）晶粒、高頻寬記憶體（high bandwidth memory，HBM）晶粒及/或另一種類型的記憶體晶粒。第二半導體晶粒206可包括與第一半導體晶粒202相同類型的半導體晶粒，或者可包括不同類型的半導體晶粒。
第一半導體晶粒202與第二半導體晶粒206可在接合界面208處接合在一起（例如，直接接合）。在一些實施方式中，在接合界面208處，在第一半導體晶粒202與第二半導體晶粒206之間可包括一個或多個層，例如一個或多個鈍化層、一個或多個接合膜及/或一個或多個另一種類型的層。
第二半導體晶粒206可包括裝置區210及與裝置區210相鄰及/或位於裝置區210上方的內連線區212。在一些實施方式中，第二半導體晶粒206可包括附加的區。相似地，第一半導體晶粒202可包括裝置區214及與裝置區214相鄰及/或位於裝置區214下方的內連線區216。在一些實施方式中，第一半導體晶粒202可包括附加的區。第一半導體晶粒202與第二半導體晶粒206可在內連線區212及內連線區216處接合。接合界面208可位於內連線區216的面對內連線區212且與第二半導體晶粒206的第一側對應的第一側處。
裝置區210及214可各自包括半導體基底、由包括矽的材料形成的基底、III-V族化合物半導體材料基底（例如砷化鎵（GaAs））、絕緣體上矽（silicon on insulator，SOI）基底、鍺（Ge）基底、矽鍺（SiGe）基底、碳化矽（SiC）基底或另一種類型的半導體基底。第二半導體晶粒206的裝置區210可包括裝置區210的半導體基底中所包括的一個或多個半導體裝置218。半導體裝置218可包括一個或多個電晶體（例如，平面電晶體、鰭場效電晶體（fin field effect transistor，FinFET）、奈米片材電晶體（例如，全環繞閘極（gate all around，GAA）電晶體））、記憶胞、電容器、電感器、電阻器、畫素感測器、電路（例如，積體電路（integrated circuit，IC））及/或另一種類型的半導體裝置。
如圖2B中進一步所示，第一半導體晶粒202的裝置區210可包括位於裝置區214的半導體基底中的多個去耦合溝渠電容器結構220a至220c。相應的多個去耦合溝渠電容器結構220a至220c可包括於裝置區214中的不同去耦合溝渠電容器區中。舉例而言，去耦合溝渠電容器結構220a可包括於去耦合溝渠電容器區204a中，去耦合溝渠電容器結構220b可包括於去耦合溝渠電容器區204c中，去耦合溝渠電容器結構220c可包括於去耦合溝渠電容器區204e中，且以此類推。去耦合溝渠電容器結構220a至220c可被配置成為第二半導體晶粒206的所述一個或多個半導體裝置218提供去耦合電容。
相應的所述多個去耦合溝渠電容器結構220a至220c中的至少二者或更多者可在裝置區214中被形成至相對於裝置區214的半導體基底的表面（例如，底表面）的不同深度（或高度）。舉例而言，去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220b的深度（或高度）相對於去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a的深度（或高度）而言可更大。作為另一實例，去耦合溝渠電容器區204e中的去耦合溝渠電容器結構220c的深度（或高度）相對於去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220c的深度（或高度）而言可更大且相對於去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a的深度（或高度）而言可更大。在一些實施方式中，同一去耦合溝渠電容器區中所包括的去耦合溝渠電容器結構可被形成至相同的深度（或相同的高度）。在一些實施方式中，同一去耦合溝渠電容器區中所包括的二個或更多個去耦合溝渠電容器結構可被形成至不同的深度（或不同的高度）。
可將去耦合溝渠電容器結構220a至220c（以及位於去耦合溝渠電容器區204a至204
n中的其他去耦合溝渠電容器結構）的深度選擇成在降低半導體晶粒封裝200的翹曲、斷裂及/或破裂的可能性的同時提供足夠的電容來滿足半導體晶粒封裝200的電路中所包括的半導體裝置218的電路去耦合參數。半導體晶粒封裝200的電路中的一些電路可具有較其他電路多的去耦合電容要求，以便在所期望的效能參數下正常操作。因此，相對於為具有較少去耦合電容要求的其他電路形成的去耦合溝渠電容器結構的深度而言，可為該些電路形成更深的去耦合溝渠電容器結構。此使得能夠在滿足半導體晶粒封裝200中的電容要求與降低半導體晶粒封裝200中的翹曲的可能性之間達成平衡。
另外及/或作為另外一種選擇，可基於第一半導體晶粒202及/或第二半導體晶粒206的總體平面佈局（floorplan）來確定或選擇跨半導體晶粒封裝200的去耦合溝渠電容器結構深度（或高度）的安置或佈局。舉例而言，在第一半導體晶粒202及/或第二半導體晶粒206的邊緣（例如，外邊緣或外周界）處或所述邊緣（例如，外邊緣或外周界）附近可包括較大深度（或較大高度）的去耦合溝渠電容器結構，以降低第一半導體晶粒202及/或第二半導體晶粒206中的翹曲的可能性。在更靠近第一半導體晶粒202及/或第二半導體晶粒206的中心的位置處可包括較小深度（或較小高度）的去耦合溝渠電容器結構。然而，可選擇跨半導體晶粒封裝200的去耦合溝渠電容器結構深度（或高度）的其他安置，以滿足內連線區212及216的等效串聯電阻（equivalent series resistance，ESR）參數以及其他效能參數。
在確定跨半導體晶粒封裝200的去耦合溝渠電容器結構深度（或高度）的安置或佈局時，可採用各種設計規則及/或原理。在一些實施方式中，可為半導體晶粒封裝200選擇目標去耦合溝渠電容器結構深度（或高度），且可在目標去耦合溝渠電容器結構深度（或高度）的特定範圍內選擇跨半導體晶粒封裝200的去耦合溝渠電容器結構的深度（或高度）。作為實例，可為半導體晶粒封裝200選擇目標去耦合溝渠電容器結構深度（或高度），且可自目標去耦合溝渠電容器結構深度（或高度）的近似+/-15%的範圍選擇跨半導體晶粒封裝200的去耦合溝渠電容器結構的深度（或高度）。然而，所述範圍的其他值亦處於本揭露的範圍內。
在一些實施方式中，可以相似的方式選擇半導體晶粒封裝200的去耦合溝渠電容器結構的其他參數。舉例而言，可為半導體晶粒封裝200選擇目標去耦合溝渠電容器結構寬度（或臨界尺寸），且可自目標去耦合溝渠電容器結構深度（或高度）的近似+/-30%的範圍選擇跨半導體晶粒封裝200的去耦合溝渠電容器結構的寬度（或臨界尺寸）。然而，所述範圍的其他值亦處於本揭露的範圍內。
作為另一實例，可為半導體晶粒封裝200選擇目標去耦合溝渠電容器結構高寬比（例如，高度對寬度的比率），且可自目標去耦合溝渠電容器結構深度（或高度）的近似+/-12%的範圍選擇跨半導體晶粒封裝200的去耦合溝渠電容器結構的高寬比。然而，所述範圍的其他值亦處於本揭露的範圍內。
內連線區212及216可被稱為後段製程（back end of line，BEOL）區。內連線區212可包括一個或多個介電層222，所述一個或多個介電層222可包含氮化矽（SiN
x）、氧化物（例如，氧化矽（SiO
x）及/或另一氧化物材料）、低介電常數（低k）介電材料及/或另一種類型的介電材料。在一些實施方式中，在所述一個或多個介電層222中的層之間可包括一個或多個蝕刻停止層（etch stop layer，ESL）。所述一個或多個ESL可包含氧化鋁（Al
2O
3）、氮化鋁（AlN）、氮化矽（SiN）、氮氧化矽（SiO
xN
y）、氮氧化鋁（AlON）及/或氧化矽（SiO
x）以及其他實例。
內連線區212可更包括位於所述一個或多個介電層222中的金屬化層224。裝置區210中的半導體裝置218可與金屬化層224中的一或多者電性連接及/或在實體上連接。金屬化層224可包括導電線、溝渠、通孔、柱、內連線及/或另一種類型的金屬化層。在內連線區212的所述一個或多個介電層222中可包括接觸窗226。接觸窗226可與金屬化層224中的一或多者電性連接及/或在實體上連接。接觸窗226可包括導電端子、導電接墊、導電柱、凸塊下金屬（UBM）結構及/或另一種類型的接觸窗。金屬化層224及接觸窗226可各自包含一種或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一種或多種金屬、一種或多種導電陶瓷及/或另一種類型的導電材料。
內連線區216可包括一個或多個介電層228，所述一個或多個介電層228可包含氮化矽（SiN
x）、氧化物（例如，氧化矽（SiO
x）及/或另一氧化物材料）、低介電常數（低k）介電材料及/或另一種類型的介電材料。在一些實施方式中，在所述一個或多個介電層228中的層之間可包括一個或多個蝕刻停止層（ESL）。所述一個或多個ESL可包含氧化鋁（Al
2O
3）、氮化鋁（AlN）、氮化矽（SiN）、氮氧化矽（SiO
xN
y）、氮氧化鋁（AlON）及/或氧化矽（SiO
x）以及其他實例。
內連線區216可更包括位於所述一個或多個介電層228中的金屬化層230。裝置區214中的去耦合溝渠電容器結構220a至220c可與金屬化層230中的一或多者電性連接及/或在實體上連接。金屬化層230可包括導電線、溝渠、通孔、柱、內連線及/或另一種類型的金屬化層。在內連線區216的所述一個或多個介電層228中可包括接觸窗232。接觸窗232可與金屬化層230中的一或多者電性連接及/或在實體上連接。另外，接觸窗232可與第二半導體晶粒206的接觸窗226電性連接及/或在實體上連接。接觸窗232可包括導電端子、導電接墊、導電柱、UBM結構及/或另一種類型的接觸窗。金屬化層230及接觸窗232可各自包含一種或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一種或多種金屬、一種或多種導電陶瓷及/或另一種類型的導電材料。
如圖2B中進一步所示，半導體晶粒封裝200可包括重佈線結構234。重佈線結構234可包括重佈線層（redistribution layer，RDL）結構、中介層、矽系中介層、聚合物系中介層及/或另一種類型的重佈線結構。重佈線結構234可被配置成扇出及/或繞線訊號以及半導體晶粒202及206的I/O。
重佈線結構234可包括一個或多個介電層236及設置於所述一個或多個介電層236中的多個金屬化層238。介電層236可包含聚苯並噁唑（PBO）、聚醯亞胺、低溫聚醯亞胺（LTPI）、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、一個或多個介電層及/或另一合適的介電材料。
重佈線結構234的金屬化層238可包含一種或多種材料，例如金（Au）材料、銅（Cu）材料、銀（Ag）材料、鎳（Ni）材料、錫（Sn）材料及/或鈀（Pd）材料以及其他實例。重佈線結構234的金屬化層238可包括金屬線、通孔、內連線及/或另一種類型的金屬化層。
如圖2B中進一步所示，半導體晶粒封裝200可包括穿過裝置區210且進入第一半導體晶粒202的內連線區216的一部分中的一個或多個後側矽穿孔（backside through silicon via，BTSV）結構240。所述一個或多個BTSV結構240可包括將第一半導體晶粒202的內連線區216中的金屬化層230中的一或多者電性連接至重佈線結構234中的一個或多個金屬化層238的在垂直方向上伸長的導電結構（例如，導電柱、導通孔）。由於BTSV結構240完全延伸穿過裝置區214的半導體基底（例如，矽基底）而非完全延伸穿過介電層或絕緣體層，因此BTSV結構240可被稱為矽穿孔（TSV）結構。所述一個或多個BTSV結構240可包含一種或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一種或多種金屬、一種或多種導電陶瓷及/或另一種類型的導電材料。
在所述一個或多個介電層236的頂表面上可包括UBM層242。UBM層242可與重佈線結構234中的一個或多個金屬化層238電性連接及/或在實體上連接。UBM層242可包括於所述一個或多個介電層236的頂表面中的凹槽中。UBM層242可包含一種或多種導電材料，例如銅（Cu）、金（Au）、銀（Ag）、鎳（Ni）、錫（Sn）、釕（Ru）、鈷（Co）、鎢（W）、鈦（Ti）、一種或多種金屬、一種或多種導電陶瓷及/或另一種類型的導電材料。
如圖2B中進一步所示，半導體晶粒封裝200可包括導電端子244。導電端子244可與UBM層242電性連接及/或在實體上連接。可包括UBM層242，以便於黏合至重佈線結構234中的所述一個或多個金屬化層238及/或便於為導電端子244提供增加的結構剛性（例如，藉由增大與導電端子244連接的表面積）。導電端子244可包括球柵陣列（ball grid array，BGA）球、地柵陣列（land grid array，LGA）接墊、針柵陣列（pin grid array，PGA）接腳及/或另一種類型的導電端子。導電端子244可使得半導體晶粒封裝200能夠被安裝至電路板、插座（例如，LGA插座）、半導體裝置封裝的中介層或重佈線結構（例如，基底上晶圓上晶片CoWoS封裝、積體扇出型（InFO）封裝）及/或另一種類型的安裝結構。
如圖2C中所示，去耦合溝渠電容器結構220a相對於裝置區214的半導體基底的表面246（例如，底表面）可具有深度（D1）。深度（D1）可對應於去耦合溝渠電容器結構220a的高度。去耦合溝渠電容器結構220b相對於裝置區214的半導體基底的表面246可具有深度（D2）。深度（D2）可對應於去耦合溝渠電容器結構220b的高度。去耦合溝渠電容器結構220c相對於裝置區214的半導體基底的表面246可具有深度（D3）。深度（D3）可對應於去耦合溝渠電容器結構220c的高度。
去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220b的深度（D2）相對於去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a的深度（D1）而言可更大。去耦合溝渠電容器區204e中的去耦合溝渠電容器結構220c的深度（D3）相對於去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220b的深度（D2）而言可更大且相對於去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a的深度（D1）而言可更大。
在一些實施方式中，深度（D2）（對應於去耦合溝渠電容器結構220b的高度）可被選擇為半導體晶粒封裝200的目標深度。在該些實施方式中，深度（D1）（對應於去耦合溝渠電容器結構220a的高度）及深度（D3）（對應於去耦合溝渠電容器結構220c的高度）可被選擇成介於較深度（D2）小近似15%至較深度（D2）大近似15%的範圍內。然而，所述範圍的其他值亦處於本揭露的範圍內。
如圖2C中進一步所示，去耦合溝渠電容器結構220a可具有寬度（W1），去耦合溝渠電容器結構220b可具有寬度（W2），且去耦合溝渠電容器結構220c可具有寬度（W3）。在一些實施方式中，寬度（W1至W3）近似相等。在一些實施方式中，寬度（W1至W3）中的二或更多者是不同的寬度。在一些實施方式中，深度（D2）及寬度（W2）二者相對於深度（D1）及寬度（W1）而言分別更大。
如上所述，圖2A至圖2C是作為實例提供。其他實例可與針對圖2A至圖2C闡述的實例不同。
圖3A及圖3B是本文中所闡述的半導體晶粒封裝200的實例性實施方式300的圖。實例性實施方式300包括半導體晶粒封裝200的包括密封環結構302的一部分。圖3A示出半導體晶粒封裝200的另一部分的俯視圖。圖3B示出半導體晶粒封裝200的沿著圖3A中的線B-B的另一部分的剖視圖。
如圖3A中所示，實例性實施方式300中的半導體晶粒封裝200的所述一部分包括密封環結構302。密封環結構302可包括於半導體晶粒封裝200的周界（例如，外周界）周圍。密封環結構302可被配置成為半導體晶粒封裝200提供增加的結構剛度，此可降低破裂、翹曲及/或原本可能由施加於半導體晶粒封裝200上的實體應力引起的另一種類型的實體損壞的可能性。另外及/或作為另外一種選擇，密封環結構302可被配置成為半導體晶粒封裝200提供防潮密封。因此，密封環結構302可降低濕氣進入半導體晶粒封裝200中的可能性，否則所述濕氣可能會導致半導體晶粒封裝200的氧化及/或實體劣化。
如圖3A中進一步所示，密封環結構302可包括內密封環結構304及外密封環結構306。內密封環結構304及外密封環結構306中的每一者可包括多個分段金屬化層。去耦合溝渠電容器區204a至204
n中的一或多者可藉由金屬化層308而與內密封環結構304電性連接。此使得能夠經由內密封環結構304在去耦合溝渠電容器區204a至204
n的去耦合溝渠電容器結構與半導體晶粒封裝200中的其他半導體裝置之間對電性訊號進行繞線。
如圖3B中所示，實例性實施方式300中所示的半導體晶粒封裝200的所述一部分可包括與以上接合圖2A至圖2C示出及闡述的構件相似的構件202至244。如圖3B中進一步所示，實例性實施方式300中所示的半導體晶粒封裝200的所述一部分可包括密封環結構302。密封環結構302可在第二半導體晶粒206的裝置區210與第一半導體晶粒202的裝置區214之間延伸。另外，密封環結構302可延伸穿過第二半導體晶粒206的內連線區212且延伸穿過第一半導體晶粒202的內連線區216。密封環結構302可包括內連線區212中所包括的金屬化層224及接觸窗226，且可包括內連線區216中所包括的金屬化層230及接觸窗232。
如圖3B中進一步所示，去耦合溝渠電容器區204b中的去耦合溝渠電容器結構220可藉由金屬化層308而與內密封環結構304電性連接及/或在實體上連接。金屬化層308可包括於第一半導體晶粒202的內連線區216中。位於去耦合溝渠電容器結構220下面的導電線310可將金屬化層308與金屬化層230電性連接，所述金屬化層230可將去耦合溝渠電容器結構220與導電線310電性連接。
如圖3B中進一步所示，內密封環結構304可與第二半導體晶粒206的裝置區210的半導體基底中所包括的靜電放電（electrostatic discharge，ESD）保護電路312電性連接及/或在實體上連接。密封環結構302的內密封環結構304將ESD保護電路312與去耦合溝渠電容器區204b中的去耦合溝渠電容器結構220電性連接。
ESD保護電路312可包括一個或多個半導體二極體及/或被配置成向所述一個或多個半導體裝置218提供ESD保護（例如，防電擊保護、防靜電積聚保護）的另一種類型的半導體裝置。可對裝置區210的半導體基底的一個或多個區進行摻雜以形成n井314。在n井314中可包括ESD保護電路312的所述一個或多個二極體的n型接觸窗316及p型接觸窗318。
如上所述，圖3A及圖3B是作為實例提供。其他實例可與針對圖3A及圖3B闡述的實例不同。
圖4是本文中所闡述的去耦合溝渠電容器結構220的實例性實施方式400的圖。如圖4中所示，去耦合溝渠電容器結構220可形成於裝置區214中。具體而言，去耦合溝渠電容器結構220可自表面246延伸至裝置區214的半導體基底中。
去耦合溝渠電容器結構220可包括多個導電層402及多個介電層404。在去耦合溝渠電容器結構220中，導電層402與介電層404可以交替配置進行安置。舉例而言，在去耦合溝渠電容器結構220中可包括第一導電層402，在第一導電層402之上可包括第一介電層404，在第一介電層404之上可包括第二導電層402，且以此類推。一對導電層402之間的介電層404可對應於去耦合溝渠電容器結構220的溝渠電容器，其中導電層402對應於溝渠電容器的電極且介電層404對應於溝渠電容器的介電介質。以此種方式，去耦合溝渠電容器結構220包括延伸至裝置區214的半導體基底中的多個分層溝渠電容器。
一般而言，較深的去耦合溝渠電容器結構220可相對於較淺的去耦合溝渠電容器結構220提供更大量的去耦合電容。另外及/或作為另外一種選擇，較寬較深的去耦合溝渠電容器結構220可相對於較窄較深的去耦合溝渠電容器結構220包括更大數量的導電層402及更大數量的介電層404，且因此包括更大數量的去耦合溝渠電容器。此使得較寬較深的去耦合溝渠電容器結構220相對於較窄較深的去耦合溝渠電容器結構220亦能夠提供更大量的去耦合電容。
導電層402可包含一種或多種導電材料，例如導電金屬（例如，銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、釕（Ru）、鈷（Co））、導電陶瓷（例如，氮化鉭（TaN）、氮化鈦（TiN））及/或另一種類型的導電材料。介電層404可包含一種或多種介電材料，例如氧化物（例如，氧化矽（SiO
x））、氮化物（例如，氮化矽（Si
xN
y））及/或另一合適的介電材料。
如圖4中進一步所示，導電層402及介電層404可局部地延伸出裝置區214的半導體基底且可沿著裝置區214的半導體基底的表面246的一部分延伸。此使得導電端子能夠與導電層402電性連接及/或在實體上連接。導電端子可將去耦合溝渠電容器結構220電性連接及/或在實體上連接至半導體晶粒封裝200中的其他結構及/或裝置。
如上所述，圖4是作為實例提供。其他實例可與針對圖4闡述的實例不同。
圖5A至圖5E是形成本文中所闡述的半導體晶粒的實例性實施方式500的圖。在一些實施方式中，實例性實施方式500包括用於形成第二半導體晶粒206的一部分的實例性製程。在一些實施方式中，半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116可實行接合實例性實施方式500闡述的操作中的一或多者。在一些實施方式中，接合實例性實施方式500闡述的一個或多個操作可由另一半導體處理機台來實行。
轉至圖5A，可接合第二半導體晶粒206的裝置區210的半導體基底來實行實例性實施方式500的操作中的一或多者。裝置區210的半導體基底可以半導體晶圓或另一種類型的基底的形式提供。
如圖5B中所示，可在裝置區210中形成一個或多個半導體裝置218。舉例而言，半導體處理機台102至114中的一或多者可實行光微影圖案化操作、蝕刻操作、沈積操作、CMP操作及/或另一種類型的操作，以形成一個或多個電晶體、一個或多個電容器、一個或多個記憶胞、一個或多個電路（例如，一個或多個IC）及/或另一種類型的一個或多個半導體裝置。在一些實施方式中，可在離子植入操作中對裝置區210的半導體基底的一個或多個區進行摻雜，以形成一個或多個p井、一個或多個n井及/或一個或多個深n井。在一些實施方式中，沈積機台102可沈積一個或多個源極/汲極區、一個或多個閘極結構及/或一個或多個STI區以及其他實例。
如圖5C至圖5E中所示，可在裝置區210的半導體基底之上及/或裝置區210的半導體基底上形成第二半導體晶粒206的內連線區212。半導體處理機台102至114中的一或多者可藉由形成一個或多個介電層222且在所述多個介電層222中形成多個金屬化層224來形成內連線區212。舉例而言，沈積機台102可沈積所述一個或多個介電層222中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成所述多個金屬化層224中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。第一金屬化層的至少一部分可與半導體裝置218電性連接及/或在實體上連接。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成內連線區212相似的處理操作，直至達成金屬化層224的充分安置或所期望安置。
如圖5E中所示，半導體處理機台102至114中的一或多者可形成所述一個或多個介電層222中的另一層且可在所述層中形成多個接觸窗226，使得接觸窗226與金屬化層224中的一或多者電性連接及/或在實體上連接。舉例而言，沈積機台102可沈積所述一個或多個介電層222中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除所述層的一些部分以在所述層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成接觸窗226（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。
如上所述，圖5A至圖5E是作為實例提供。其他實例可與針對圖5A至圖5E闡述的實例不同。
圖6A至圖6E是形成本文中所闡述的半導體晶粒的實例性實施方式600的圖。在一些實施方式中，實例性實施方式600包括用於形成第二半導體晶粒206的另一部分的實例性製程。在一些實施方式中，半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116可實行接合實例性實施方式600闡述的操作中的一或多者。在一些實施方式中，接合實例性實施方式600闡述的一個或多個操作可由另一半導體處理機台來實行。
轉至圖6A，可接合第二半導體晶粒206的裝置區210的半導體基底來實行實例性實施方式600的操作中的一或多者。裝置區210的半導體基底可以半導體晶圓或另一種類型的基底的形式提供。
如圖6B中所示，可在裝置區210中形成一個或多個半導體裝置218。舉例而言，半導體處理機台102至114中的一或多者可實行光微影圖案化操作、蝕刻操作、沈積操作、CMP操作及/或另一種類型的操作，以形成一個或多個電晶體、一個或多個電容器、一個或多個記憶胞、一個或多個電路（例如，一個或多個IC）及/或另一種類型的一個或多個半導體裝置。在一些實施方式中，可在離子植入操作中對裝置區210的半導體基底的一個或多個區進行摻雜，以形成一個或多個p井、一個或多個n井及/或一個或多個深n井。在一些實施方式中，沈積機台102可沈積一個或多個源極/汲極區、一個或多個閘極結構及/或一個或多個STI區以及其他實例。
如圖6B中進一步所示，可在裝置區210的半導體基底中形成ESD保護電路312。在一些實施方式中，可在離子植入操作中對裝置區210的半導體基底的一個或多個區進行摻雜以形成n井314。在一些實施方式中，半導體處理機台102至114中的一或多者可實行光微影圖案化操作、蝕刻操作、沈積操作、CMP操作及/或另一種類型的操作，以形成ESD保護電路312的二極體的n型接觸窗316及ESD保護電路312的二極體的p型接觸窗318。
如圖6C至圖6E中所示，可在裝置區210的半導體基底之上及/或裝置區210的半導體基底上形成第二半導體晶粒206的內連線區212。半導體處理機台102至114中的一或多者可藉由形成一個或多個介電層222且在所述多個介電層222中形成多個金屬化層224來形成內連線區212。舉例而言，沈積機台102可沈積所述一個或多個介電層222中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成所述多個金屬化層224中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。第一金屬化層的至少一部分可與半導體裝置218電性連接及/或在實體上連接。第一金屬化層的另一部分可與ESD保護電路312的一個或多個n型接觸窗316電性連接及/或在實體上連接。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成內連線區212相似的處理操作，直至達成金屬化層224的充分安置或所期望安置。
如圖6C至圖6E中進一步所示，可在內連線區212中的密封環結構302的部分302a中形成多個結構。舉例而言，可在內連線區212中形成密封環結構302的內密封環結構304的部分304a。作為另一實例，可在內連線區212中形成密封環結構302的外密封環結構306的部分306a。形成部分304a及306a可包括在內連線區212的所述一個或多個介電層222中形成多個金屬化層224。舉例而言，沈積機台102可沈積所述一個或多個介電層222中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成所述多個金屬化層224中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術），以用於密封環結構302的部分302a中的部分304a及306a。第一金屬化層的至少一部分可與ESD保護電路312的一個或多個p型接觸窗318電性連接及/或在實體上連接。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成內連線區212相似的處理操作，直至在密封環結構302的部分302a中的部分304a及306a中達成金屬化層224的充分安置或所期望安置。
如圖6E中所示，半導體處理機台102至114中的一或多者可形成所述一個或多個介電層222中的另一層且可在所述層中形成多個接觸窗226，使得接觸窗226與金屬化層224中的一或多者電性連接及/或在實體上連接。舉例而言，沈積機台102可沈積所述一個或多個介電層222中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除所述層的一些部分以在所述層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成接觸窗226（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。
如上所述，圖6A至圖6E是作為實例提供。其他實例可與針對圖6A至圖6E闡述的實例不同。
圖7A至圖7E是形成本文中所闡述的半導體晶粒的實例性實施方式700的圖。在一些實施方式中，實例性實施方式700包括用於形成第一半導體晶粒202的一部分的實例性製程。在一些實施方式中，半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116可實行接合實例性實施方式700闡述的操作中的一或多者。在一些實施方式中，接合實例性實施方式700闡述的一個或多個操作可由另一半導體處理機台來實行。
轉至圖7A，可接合第一半導體晶粒202的裝置區210的半導體基底來實行實例性實施方式700的操作中的一或多者。裝置區214的半導體基底可以半導體晶圓或另一種類型的基底的形式提供。
如圖7B中所示，可在裝置區214中形成多個去耦合溝渠電容器結構。具體而言，可在裝置區214中的多個去耦合溝渠電容器區中的每一者中形成相應的多個去耦合溝渠電容器結構。相應的所述多個去耦合溝渠電容器結構中的至少二者或更多者可相對於裝置區214的半導體基底的表面246而在裝置區214中被形成至不同的深度（或高度）。
作為以上內容的實例，半導體處理機台102至114中的一或多者可實行光微影圖案化操作、蝕刻操作、沈積操作、CMP操作及/或另一種類型的操作，以在裝置區214的去耦合溝渠電容器區204a中形成多個去耦合溝渠電容器結構220a、在裝置區214的去耦合溝渠電容器區204c中形成多個去耦合溝渠電容器結構220b且在裝置區214的去耦合溝渠電容器區204e中形成多個去耦合溝渠電容器結構220c。在一些實施方式中，去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220b的深度（或高度）相對於去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a的深度（或高度）而言更大。在一些實施方式中，去耦合溝渠電容器區204e中的去耦合溝渠電容器結構220c的深度（或高度）相對於去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220c的深度（或高度）而言更大且相對於去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a的深度（或高度）而言更大。
為形成去耦合溝渠電容器結構，可使用光阻層、硬罩幕及/或另一種類型的掩蔽層中的圖案在裝置區214的半導體基底中（例如，自表面246）形成凹槽。舉例而言，沈積機台102在裝置區214的半導體基底之上形成光阻層。曝光機台104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影機台106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻機台108向裝置區214的半導體基底中進行蝕刻以形成凹槽。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在所述凹槽中沈積第一導電層402，使得第一導電層402與凹槽的形狀共形。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一導電層402上沈積第一介電層404。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一介電層404上沈積第二導電層402。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第二導電層402上沈積第二介電層404。沈積機台102可實行後續沈積操作，直至在用於深溝渠電容器結構的凹槽中形成足夠數量或所期望數量的深溝渠電容器。
如圖7C至圖7E中所示，可在裝置區214的半導體基底之上及/或裝置區214的半導體基底上形成第一半導體晶粒202的內連線區216。半導體處理機台102至114中的一或多者可藉由形成一個或多個介電層228且在所述多個介電層228中形成多個金屬化層230來形成內連線區216。舉例而言，沈積機台102可沈積所述一個或多個介電層228中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成所述多個金屬化層230中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成內連線區216相似的處理操作，直至達成金屬化層230的充分安置或所期望安置。
去耦合溝渠電容器區204a中的去耦合溝渠電容器結構220a可與金屬化層230中的一或多者電性連接及/或在實體上連接。去耦合溝渠電容器區204c中的去耦合溝渠電容器結構220b可與金屬化層230中的一或多者電性連接及/或在實體上連接。去耦合溝渠電容器區204e中的去耦合溝渠電容器結構220c可與金屬化層230中的一或多者電性連接及/或在實體上連接。
如圖7E中所示，半導體處理機台102至114中的一或多者可形成所述一個或多個介電層228中的另一層且可在所述層中形成多個接觸窗232，使得接觸窗232與金屬化層230中的一或多者電性連接及/或在實體上連接。舉例而言，沈積機台102可沈積所述一個或多個介電層228中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除所述層的一些部分以在所述層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成接觸窗232（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。
如上所述，圖7A至圖7E是作為實例提供。其他實例可與針對圖7A至圖7E闡述的實例不同。
圖8A至圖8E是形成本文中所闡述的半導體晶粒的實例性實施方式800的圖。在一些實施方式中，實例性實施方式800包括用於形成第一半導體晶粒202的另一部分的實例性製程。在一些實施方式中，半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116可實行接合實例性實施方式800闡述的操作中的一或多者。在一些實施方式中，接合實例性實施方式800闡述的一個或多個操作可由另一半導體處理機台來實行。
轉至圖8A，可接合第一半導體晶粒202的裝置區214的半導體基底來實行實例性實施方式800中的操作中的一或多者。裝置區214的半導體基底可以半導體晶圓或另一種類型的基底的形式提供。
如圖8B中所示，可在裝置區214的去耦合溝渠電容器區204b中形成多個去耦合溝渠電容器結構220。為形成去耦合溝渠電容器結構，可使用光阻層、硬罩幕及/或另一種類型的掩蔽層中的圖案在裝置區214的半導體基底中形成凹槽。舉例而言，沈積機台102在裝置區214的半導體基底之上形成光阻層。曝光機台104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影機台106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻機台108向裝置區214的半導體基底中進行蝕刻以形成凹槽。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在所述凹槽中沈積第一導電層402，使得第一導電層402與凹槽的形狀共形。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一導電層402上沈積第一介電層404。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第一介電層404上沈積第二導電層402。沈積機台102可實行沈積操作（例如，CVD操作、PVD操作、ALD操作）以在第二導電層402上沈積第二介電層404。沈積機台102可實行後續沈積操作，直至在用於深溝渠電容器結構的凹槽中形成足夠數量或所期望數量的深溝渠電容器。
如圖8C至圖8E中所示，可在裝置區214的半導體基底之上及/或裝置區214的半導體基底上形成第一半導體晶粒202的內連線區216。半導體處理機台102至114中的一或多者可藉由形成一個或多個介電層228且在所述多個介電層228中形成多個金屬化層230來形成內連線區216。舉例而言，沈積機台102可沈積所述一個或多個介電層228中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成所述多個金屬化層230中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。第一金屬化層的至少一部分可與去耦合溝渠電容器結構220電性連接及/或在實體上連接。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成內連線區212相似的處理操作，直至達成金屬化層230的充分安置或所期望安置。
如圖8C至圖8E中進一步所示，可在內連線區216中的密封環結構302的部分302b中形成多個結構。舉例而言，可在內連線區212中形成密封環結構302的內密封環結構304的部分304b。作為另一實例，可在內連線區212中形成密封環結構302的外密封環結構306的部分306b。形成部分304b及306b可包括在內連線區216的所述一個或多個介電層228中形成多個金屬化層230。舉例而言，沈積機台102可沈積所述一個或多個介電層228中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成所述多個金屬化層230中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術），以用於密封環結構302的部分302b中的部分304b及306b。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成內連線區216相似的處理操作，直至在密封環結構302的部分302b中的部分304b及306b中達成金屬化層230的充分安置或所期望安置。
如圖8C至圖8E中進一步所示，可在所述一個或多個介電層228中形成導電線310及金屬化層308。導電線310及金屬化層308可將去耦合溝渠電容器區204b中的去耦合溝渠電容器結構220與密封環結構302的部分302b電性連接及/或在實體上連接。具體而言，導電線310及金屬化層308可將去耦合溝渠電容器區204b中的去耦合溝渠電容器結構220與密封環結構302的內密封環結構304的部分302b電性連接及/或在實體上連接。
如圖8E中所示，半導體處理機台102至114中的一或多者可形成所述一個或多個介電層228中的另一層且可在所述層中形成多個接觸窗232，使得接觸窗232與金屬化層230中的一或多者電性連接及/或在實體上連接。舉例而言，沈積機台102可沈積所述一個或多個介電層228中的層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除所述層的一些部分以在所述層中形成凹槽，且沈積機台102及/或鍍覆機台112可在所述凹槽中形成接觸窗232（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。
如上所述，圖8A至圖8E是作為實例提供。其他實例可與針對圖8A至圖8E闡述的實例不同。
圖9A至圖9G是形成本文中所闡述的半導體晶粒封裝200的一部分的實例性實施方式900的圖。在一些實施方式中，接合圖9A至圖9D闡述的一個或多個操作可由半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116實行。在一些實施方式中，接合圖9A至圖9D闡述的一個或多個操作可由另一半導體處理機台來實行。
如圖9A中所示，可在接合界面208處對第一半導體晶粒202與第二半導體晶粒206進行接合，使得第一半導體晶粒202與第二半導體晶粒206在垂直方向上安置或堆疊。可以WoW配置、晶圓上晶粒配置、晶粒上晶粒配置及/或另一直接接合配置而使第一半導體晶粒202與第二半導體晶粒206在垂直方向上安置或堆疊。接合機台114可實行接合操作，以在接合界面208處對第一半導體晶粒202與第二半導體晶粒206進行接合。接合操作可包括直接接合操作，在所述直接接合操作中藉由接觸窗226與接觸窗232的實體連接來達成第一半導體晶粒202與第二半導體晶粒206的接合。在接合界面208處，在接觸窗226/232之間形成直接金屬接合，且在兩個介電層之間形成直接介電質接合。
如圖9B中所示，可穿過裝置區214的半導體基底且向內連線區216的介電層228的一部分中形成一個或多個凹槽902。所述一個或多個凹槽902可被形成為暴露出內連線區216中的金屬化層230的一個或多個部分。因此，所述一個或多個凹槽902可形成於金屬化層230的所述一個或多個部分之上。
在一些實施方式中，使用光阻層中的圖案形成所述一個或多個凹槽902。在該些實施方式中，沈積機台102在裝置區214的矽基底之上形成光阻層。曝光機台104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影機台106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻機台108穿過裝置區214的半導體基底且向內連線區216的介電層228的一部分中進行蝕刻，以形成所述一個或多個凹槽902。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除機台移除光阻層的其餘部分（例如，使用化學剝除劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成所述一個或多個凹槽902的替代技術。
如圖9C中所示，可在所述一個或多個凹槽902中形成一個或多個BTSV結構240。以此種方式，所述一個或多個BTSV結構240延伸穿過裝置區214的半導體基底且延伸至內連線區216中。所述一個或多個BTSV結構240可與金屬化層230的經由所述一個或多個凹槽902暴露出的所述一個或多個部分電性連接及/或在實體上連接。
沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上接合圖1闡述的另一沈積技術及/或除以上接合圖1闡述的沈積技術以外的沈積技術來沈積所述一個或多個BTSV結構240。在一些實施方式中，在沈積所述一個或多個BTSV結構240之後，平坦化機台110可實行CMP操作以對所述一個或多個BTSV結構240進行平坦化。
如圖9D中所示，可在第一半導體晶粒202之上形成半導體晶粒封裝200的重佈線結構234。半導體處理機台102至114中的一或多者可藉由形成一個或多個介電層236且在所述多個介電層236中形成多個金屬化層238來形成重佈線結構234。舉例而言，沈積機台102可沈積所述一個或多個介電層236中的第一層（例如，使用CVD技術、ALD技術、PVD技術及/或另一種類型的沈積技術），蝕刻機台108可移除第一層的一些部分以在第一層中形成凹槽，且沈積機台102及/或鍍覆機台112可在凹槽中形成所述多個金屬化層238中的第一金屬化層（例如，使用CVD技術、ALD技術、PVD技術、電鍍技術及/或另一種類型的沈積技術）。第一金屬化層的至少一部分可與所述一個或多個BTSV結構240電性連接及/或在實體上連接。沈積機台102、蝕刻機台108、鍍覆機台112及/或另一半導體處理機台可繼續實行與形成重佈線結構234相似的處理操作，直至達成金屬化層238的充分安置或所期望安置。
如圖9E中所示，可在所述一個或多個介電層236中形成凹槽904。凹槽904可被形成為暴露出重佈線結構234中的金屬化層238的一些部分。因此，凹槽904可形成於金屬化層238的所述一個或多個部分之上。
在一些實施方式中，使用光阻層中的圖案形成凹槽904。在該些實施方式中，沈積機台102在所述一個或多個介電層236上形成光阻層。曝光機台104將光阻層暴露於輻射源以對光阻層進行圖案化。顯影機台106對光阻層進行顯影且移除光阻層的一些部分以暴露出圖案。蝕刻機台108向所述一個或多個介電層236中進行蝕刻以形成凹槽904。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或另一種類型的蝕刻技術。在一些實施方式中，光阻移除機台移除光阻層的其餘部分（例如，使用化學剝除劑、電漿灰化及/或另一技術）。在一些實施方式中，使用硬罩幕層作為基於圖案形成凹槽904的替代技術。
如圖9F中所示，可在凹槽904中形成UBM層242。沈積機台102及/或鍍覆機台112可使用CVD技術、PVD技術、ALD技術、電鍍技術、以上接合圖1闡述的另一沈積技術及/或除以上接合圖1闡述的沈積技術以外的沈積技術來沈積UBM層242。在一些實施方式中，在重佈線結構234的頂表面上（包括在凹槽904中）沈積導電材料的連續層。然後對導電材料的連續層進行圖案化（例如，藉由沈積機台102、曝光機台104及顯影機台106）以在導電材料的連續層上形成圖案，且蝕刻機台108基於所述圖案移除導電材料的連續層的一些部分。導電材料的連續層的剩餘部分可對應於UBM層242。
如圖9G中所示，可在UBM層242之上在凹槽904中形成導電端子244。在一些實施方式中，鍍覆機台112使用電鍍技術形成導電端子244。在一些實施方式中，在凹槽904中分配焊料以形成導電端子244。
如上所述，圖9A至圖9G是作為實例提供。其他實例可與針對圖9A至圖9G闡述的實例不同。
圖10是本文中所闡述的裝置1000的實例性構件的圖。在一些實施方式中，半導體處理機台102至114中的一或多者及/或晶圓/晶粒運輸機台116可包括一個或多個裝置1000及/或裝置1000的一個或多個構件。如圖10中所示，裝置1000可包括匯流排1010、處理器1020、記憶體1030、輸入構件1040、輸出構件1050及/或通訊構件1060。
匯流排1010可包括使得能夠在裝置1000的構件之間進行有線通訊及/或無線通訊的一個或多個構件。匯流排1010可將圖10所示二個或更多個構件耦合於一起（例如經由操作耦合、通訊耦合、電子耦合及/或電性耦合）。舉例而言，匯流排1010可包括電性連接、配線、跡線、引線及/或無線匯流排。處理器1020可包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化閘陣列、應用專用積體電路及/或另一種類型的處理構件。處理器1020可以硬體、韌體或硬體與軟體的組合來實施。在一些實施方式中，處理器1020可包括一個或多個處理器，所述一個或多個處理器能夠被程式化以實行本文中其他處所闡述的一個或多個操作或製程。
記憶體1030可包括揮發性記憶體及/或非揮發性記憶體。舉例而言，記憶體1030可包括隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、硬碟驅動機及/或另一種類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光學記憶體）。記憶體1030可包括內部記憶體（例如，RAM、ROM或硬碟驅動機）及/或可移除記憶體（例如，可經由通用串列匯流排連接而移除）。記憶體1030可為非暫時性電腦可讀取媒體。記憶體1030可儲存與裝置1000的操作相關的資訊、一個或多個指令及/或軟體（例如，一個或多個軟體應用）。在一些實施方式中，記憶體1030可包括例如經由匯流排1010耦合（例如，通訊耦合）至一個或多個處理器（例如，處理器1020）的一個或多個記憶體。處理器1020與記憶體1030之間的通訊耦合可使得處理器1020能夠讀取及/或處理儲存於記憶體1030中的資訊及/或將資訊儲存於記憶體1030中。
輸入構件1040可使得裝置1000能夠接收輸入，例如使用者輸入及/或所感測的輸入。舉例而言，輸入構件1040可包括觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀及/或致動器。輸出構件1050可使得裝置1000能夠例如經由顯示器、揚聲器及/或發光二極體來提供輸出。通訊構件1060可使得裝置1000能夠經由有線連接及/或無線連接而與其他裝置進行通訊。舉例而言，通訊構件1060可包括接收器、發射器、收發器、數據機、網路界面卡及/或天線。
裝置1000可實行本文中所闡述的一個或多個操作或製程。舉例而言，非暫時性電腦可讀取媒體（例如，記憶體1030）可儲存一組指令（例如，一個或多個指令或代碼）以供由處理器1020執行。處理器1020可執行所述一組指令來實行本文中所闡述的一個或多個操作或製程。在一些實施方式中，由一個或多個處理器1020執行所述一組指令使得所述一個或多個處理器1020及/或裝置1000實行本文中所闡述的一個或多個操作或製程。在一些實施方式中，可使用固線式電路系統（hardwired circuitry）代替所述指令或與所述指令進行組合來實行本文中所闡述的一個或多個操作或製程。另外或作為另外一種選擇，處理器1020可被配置成實行本文中所闡述的一個或多個操作或製程。因此，本文中所闡述的實施方式並不限於固線式電路系統與軟體的任何特定組合。
圖10中所示的構件的數目及安置是作為實例提供。相較於圖10中所示的構件，裝置1000可包括附加的構件、更少的構件、不同的構件或不同安置的構件。另外或作為另外一種選擇，裝置1000的一組構件（例如，一個或多個構件）可實行被闡述為由裝置1000的另一組構件實行的一個或多個功能。
圖11是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程1100的流程圖。在一些實施方式中，圖11所示一個或多個製程方塊由一個或多個半導體處理機台（例如，半導體處理機台102至114中的一或多者）實行。另外或作為另外一種選擇，圖11所示一個或多個製程方塊可由裝置1000的一個或多個構件（例如處理器1020、記憶體1030、輸入構件1040、輸出構件1050及/或通訊構件1060）來實行。
如圖11中所示，製程1100可包括在第一半導體晶粒的裝置區中形成多個去耦合溝渠電容器區（方塊1110）。舉例而言，如本文中所闡述，半導體處理機台102至114中的一或多者可在第一半導體晶粒202的裝置區214中形成多個去耦合溝渠電容器區204a至204n。在一些實施方式中，所述多個去耦合溝渠電容器區204a至204n中的第一去耦合溝渠電容器區204a的第一多個去耦合溝渠電容器結構220a在裝置區214中被形成至第一深度（D1）。在一些實施方式中，所述多個去耦合溝渠電容器區204a至204n中的第二去耦合溝渠電容器區204c的第二多個去耦合溝渠電容器結構220b在裝置區中被形成至第二深度（D2）。在一些實施方式中，第一深度（D1）與第二深度（D2）是相對於裝置區214的表面246的不同的深度。
如圖11中進一步所示，製程1100可包括在形成所述多個去耦合溝渠電容器區之後在裝置區之上形成內連線區（方塊1120）。舉例而言，如本文中所闡述，在形成所述多個去耦合溝渠電容器區204a至204n之後，半導體處理機台102至114中的一或多者可在裝置區214之上形成內連線區216。
如圖11中進一步所示，製程1100可包括在接合界面處對第一半導體晶粒與第二半導體晶粒進行接合（方塊1130）。舉例而言，如本文中所闡述，半導體處理機台102至114中的一或多者可在接合界面208處對第一半導體晶粒202與第二半導體晶粒206進行接合。
製程1100可包括附加的實施方式，例如以下闡述的及/或接合本文中其他處闡述的一個或多個其他製程的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，對第一半導體晶粒202與第二半導體晶粒206進行接合包括實行接合操作以對第一半導體晶粒202與第二半導體晶粒206進行接合。
在第二實施方式（單獨地或與第一實施方式進行組合）中，製程1100包括在第二半導體晶粒206的另一裝置區210中形成多個半導體裝置218，且在所述另一裝置區210之上形成另一內連線區212，其中所述第一多個去耦合溝渠電容器結構220a及所述第二多個去耦合溝渠電容器結構220b被配置成為第二半導體晶粒206的所述多個半導體裝置218提供去耦合電容。
在第三實施方式（單獨地或與第一實施方式及第二實施方式中的一或多者進行組合）中，製程1100包括在第一半導體晶粒202中形成密封環結構302的第一部分302b以及在第二半導體晶粒中形成密封環結構302的第二部分302a，其中在對第一半導體晶粒202與第二半導體晶粒206進行接合時，密封環結構302的第一部分302b與密封環結構302的第二部分302a在接合界面208處被接合。
在第四實施方式（單獨地或與第一實施方式至第三實施方式中的一或多者進行組合）中，形成密封環結構302的第一部分302b包括在第一半導體晶粒202中形成密封環結構302的內密封環結構304的部分304b以及在第一半導體晶粒202中形成密封環結構302的外密封環結構306的部分306b。
在第五實施方式（單獨地或與第一實施方式至第四實施方式中的一或多者進行組合）中，製程1100包括在內連線區216中形成金屬化層308，所述金屬化層308將密封環結構302的第一部分302b與所述多個去耦合溝渠電容器區204a至204n中的第三去耦合溝渠電容器區204b中的第三多個去耦合溝渠電容器結構220電性連接。
在第六實施方式（單獨地或與第一實施方式至第五實施方式中的一或多者進行組合）中，製程1100包括在第二半導體晶粒206中形成ESD保護電路312，其中ESD保護電路312與密封環結構302的第二部分302a電性連接。
儘管圖11示出製程1100的實例性方塊，然而在一些實施方式中，相較於圖11中所繪示的方塊，製程1100包括附加的方塊、更少的方塊、不同的方塊或不同安置的方塊。另外或作為另外一種選擇，製程1100的方塊中的二或更多者可並行地實行。
以此種方式，半導體晶粒封裝中所包括的半導體晶粒可包括位於半導體晶粒的裝置區中的多個去耦合溝渠電容器區。去耦合溝渠電容器區中的至少二者或更多者包括具有不同深度的去耦合溝渠電容器結構。可將去耦合溝渠電容器區中的去耦合溝渠電容器結構的深度選擇成在降低半導體晶粒封裝的翹曲、斷裂及/或破裂的可能性的同時提供足夠的電容來滿足半導體晶粒封裝的電路的電路去耦合參數。
如以上更詳細地闡述，本文中所闡述的一些實施方式提供一種半導體晶粒封裝。所述半導體晶粒封裝包括第一半導體晶粒。所述第一半導體晶粒包括第一裝置區，所述第一裝置區包括第一去耦合溝渠電容器區及第二去耦合溝渠電容器區，所述第一去耦合溝渠電容器區包括第一去耦合溝渠電容器結構，所述第二去耦合溝渠電容器區包括第二去耦合溝渠電容器結構，其中所述第一去耦合溝渠電容器區中的所述第一去耦合溝渠電容器結構的第一高度與所述第二去耦合溝渠電容器區中的第二去耦合溝渠電容器結構的第二高度是不同的高度。所述第一半導體晶粒包括第一內連線區，所述第一內連線區在所述第一內連線區的第一側處在垂直方向上與所述第一裝置區相鄰且包括與所述第一去耦合溝渠電容器結構及所述第二去耦合溝渠電容器結構電性連接的多個金屬化層。所述半導體晶粒封裝包括第二半導體晶粒，所述第二半導體晶粒在所述第一內連線區的與所述第一側相對的第二側處與所述第一半導體晶粒接合。所述第二半導體晶粒包括：第二裝置區，包括一個或多個半導體裝置；以及第二內連線區，在垂直方向上與所述第二裝置區相鄰。
如以上更詳細地闡述，本文中所闡述的一些實施方式提供一種方法。所述方法包括在第一半導體晶粒的裝置區中形成多個去耦合溝渠電容器區。所述多個去耦合溝渠電容器區中的第一去耦合溝渠電容器區的第一多個去耦合溝渠電容器結構在所述裝置區中被形成至第一深度。所述多個去耦合溝渠電容器區中的第二去耦合溝渠電容器區的第二多個去耦合溝渠電容器結構在所述裝置區中被形成至第二深度。所述第一深度與所述第二深度是相對於所述裝置區的表面的不同深度。所述方法包括在形成所述多個去耦合溝渠電容器區之後在所述裝置區之上形成內連線區。所述方法包括在接合界面處對所述第一半導體晶粒與第二半導體晶粒進行接合。
如以上更詳細地闡述，本文中所闡述的一些實施方式提供一種半導體晶粒封裝。所述半導體晶粒封裝包括第一半導體晶粒。所述第一半導體晶粒包括第一裝置區，所述第一裝置區包括第一去耦合溝渠電容器區及第二去耦合溝渠電容器區，所述第一去耦合溝渠電容器區包括第一去耦合溝渠電容器結構，所述第二去耦合溝渠電容器區包括第二去耦合溝渠電容器結構。所述第一半導體晶粒包括第一內連線區，所述第一內連線區在所述第一內連線區的第一側處在垂直方向上與所述第一裝置區相鄰。所述半導體晶粒封裝包括第二半導體晶粒，所述第二半導體晶粒在所述第一內連線區的與所述第一側相對的第二側處與所述第一半導體晶粒接合。所述第二半導體晶粒包括第二裝置區，所述第二裝置區包括一個或多個半導體裝置及ESD保護電路。所述第二半導體晶粒包括在垂直方向上與所述第二裝置區相鄰的第二內連線區。所述半導體晶粒封裝包括延伸穿過所述第一內連線區及所述第二內連線區的密封環結構，其中所述密封環結構將所述ESD保護電路與所述第一去耦合溝渠電容器結構及所述第二去耦合溝渠電容器結構電性連接。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
100:環境
102:半導體處理機台/沈積機台
104:半導體處理機台/曝光機台
106:半導體處理機台/顯影機台
108:半導體處理機台/蝕刻機台
110:半導體處理機台/平坦化機台
112:半導體處理機台/鍍覆機台
114:半導體處理機台/接合機台
116:晶圓/晶粒運輸機台
200:半導體晶粒封裝
202:第一半導體晶粒/半導體晶粒/構件
204a、204b、204c、204d、204e～204n:去耦合溝渠電容器區/構件
206:第二半導體晶粒/半導體晶粒/構件
208:接合界面/構件
210、214:裝置區/構件
212、216:內連線區/構件
218:半導體裝置/構件
220、220a、220b、220c:去耦合溝渠電容器結構/構件
222、228、236:介電層/構件
224、230、238:金屬化層/構件
226、232:接觸窗/構件
234:重佈線結構/構件
240:後側矽穿孔（BTSV）結構/構件
242:UBM層/構件
244:導電端子/構件
246:表面
300、400、500、600、700、800、900:實施方式
302:密封環結構
302a:第二部分/部分
302b:第一部分/部分
304:內密封環結構
304a、304b、306a、306b:部分
306:外密封環結構
308:金屬化層
310:導電線
312:ESD保護電路
314:n井
316:n型接觸窗
318:p型接觸窗
402:第一導電層/第二導電層/導電層
404:第一介電層/第二介電層/介電層
902、904:凹槽
1000:裝置
1010:匯流排
1020:處理器
1030:記憶體
1040:輸入構件
1050:輸出構件
1060:通訊構件
1100:製程
1110、1120、1130:方塊
A-A、B-B:線
D1、D2、D3:深度
W1、W2、W3:寬度
藉由接合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是可在其中實施本文中所闡述的系統及/或方法的實例性環境的圖。
圖2A至圖2C是本文中所闡述的實例性半導體晶粒封裝的圖。
圖3A及圖3B是本文中所闡述的半導體晶粒封裝的實例性實施方式的圖。
圖4是本文中所闡述的去耦合溝渠電容器結構的實例性實施方式的圖。
圖5A至圖5E是形成本文中所闡述的半導體晶粒的實例性實施方式的圖。
圖6A至圖6E是形成本文中所闡述的半導體晶粒的實例性實施方式的圖。
圖7A至圖7E是形成本文中所闡述的半導體晶粒的實例性實施方式的圖。
圖8A至圖8E是形成本文中所闡述的半導體晶粒的實例性實施方式的圖。
圖9A至圖9G是形成本文中所闡述的半導體晶粒封裝的一部分的實例性實施方式的圖。
圖10是本文中所闡述的裝置的實例性構件的圖。
圖11是與形成本文中所闡述的半導體晶粒封裝相關聯的實例性製程的流程圖。
200:半導體晶粒封裝
202:第一半導體晶粒/半導體晶粒/構件
204a、204c、204e:去耦合溝渠電容器區/構件
206:第二半導體晶粒/半導體晶粒/構件
208:接合界面/構件
210、214:裝置區/構件
212、216:內連線區/構件
218:半導體裝置/構件
220a、220b、220c:去耦合溝渠電容器結構/構件
222、228、236:介電層/構件
224、230、238:金屬化層/構件
226、232:接觸窗/構件
234:重佈線結構/構件
240:後側矽穿孔(BTSV)結構/構件
242:UBM層/構件
244:導電端子/構件
A-A:線
Claims (20)
- 一種半導體晶粒封裝，包括： 第一半導體晶粒，包括： 第一裝置區，包括第一去耦合溝渠電容器區及第二去耦合溝渠電容器區，所述第一去耦合溝渠電容器區包括第一去耦合溝渠電容器結構，所述第二去耦合溝渠電容器區包括第二去耦合溝渠電容器結構， 其中所述第一去耦合溝渠電容器區中的所述第一去耦合溝渠電容器結構的第一高度與所述第二去耦合溝渠電容器區中的 所述第二去耦合溝渠電容器結構的第二高度是不同的高度；以及 第一內連線區，在所述第一內連線區的第一側處在垂直方向上與所述第一裝置區相鄰且包括與所述第一去耦合溝渠電容器結構及所述第二去耦合溝渠電容器結構電性連接的多個金屬化層；以及 第二半導體晶粒，在所述第一內連線區的與所述第一側相對的第二側處與所述第一半導體晶粒接合，所述第二半導體晶粒包括： 第二裝置區，包括一個或多個半導體裝置；以及 第二內連線區，在垂直方向上與所述第二裝置區相鄰。
- 如請求項1所述的半導體晶粒封裝，其中所述第一半導體晶粒的所述第一去耦合溝渠電容器結構及所述第二去耦合溝渠電容器結構被配置成為所述第二半導體晶粒的所述一個或多個半導體裝置提供去耦合電容。
- 如請求項1所述的半導體晶粒封裝，其中所述第一高度及所述第二高度是相對於所述第一裝置區的半導體基底的底表面而言； 其中所述第一高度對應於所述第一去耦合溝渠電容器結構在所述半導體基底中相對於所述底表面的第一深度；且 其中所述第二高度對應於所述第二去耦合溝渠電容器結構在所述半導體基底中相對於所述底表面的第二深度。
- 如請求項1所述的半導體晶粒封裝，其中所述第一裝置區的第三去耦合溝渠電容器區中的第三去耦合溝渠電容器結構的第三高度與所述第一高度及所述第二高度不同。
- 如請求項4所述的半導體晶粒封裝，其中所述第一高度及所述第三高度包括於較所述第二高度小近似15%至較所述第二高度大近似15%的範圍內。
- 如請求項1所述的半導體晶粒封裝，其中所述第二去耦合溝渠電容器區中的所述第二去耦合溝渠電容器結構被定位成相對於所述第一去耦合溝渠電容器區中的所述第一去耦合溝渠電容器結構更靠近所述半導體晶粒封裝的外邊緣；且 其中所述第二高度大於所述第一高度。
- 如請求項1所述的半導體晶粒封裝，其中所述第一去耦合溝渠電容器區中的所述第一去耦合溝渠電容器結構的第一寬度與所述第二去耦合溝渠電容器區中的所述第二去耦合溝渠電容器結構的第二寬度是不同的寬度。
- 如請求項7所述的半導體晶粒封裝，其中所述第二高度大於所述第一高度；且 其中所述第二寬度大於所述第一寬度。
- 如請求項8所述的半導體晶粒封裝，其中所述第二去耦合溝渠電容器結構比所述第一去耦合溝渠電容器結構包括更大數量的導電層及更大數量的介電層。
- 一種半導體晶粒封裝的形成方法，包括： 在第一半導體晶粒的裝置區中形成多個去耦合溝渠電容器區， 其中所述多個去耦合溝渠電容器區中的第一去耦合溝渠電容器區的第一多個去耦合溝渠電容器結構在所述裝置區中被形成至第一深度， 其中所述多個去耦合溝渠電容器區中的第二去耦合溝渠電容器區的第二多個去耦合溝渠電容器結構在所述裝置區中被形成至第二深度，且 其中所述第一深度與所述第二深度是相對於所述裝置區的表面的不同深度； 在形成所述多個去耦合溝渠電容器區之後在所述裝置區之上形成內連線區；以及 在接合界面處對所述第一半導體晶粒與第二半導體晶粒進行接合。
- 如請求項10所述的半導體晶粒封裝的形成方法，其中對所述第一半導體晶粒與所述第二半導體晶粒進行接合包括： 實行直接接合操作以對所述第一半導體晶粒與所述第二半導體晶粒進行接合。
- 如請求項10所述的半導體晶粒封裝的形成方法，更包括： 在所述第二半導體晶粒的另一裝置區中形成多個半導體裝置；以及 在所述另一裝置區之上形成另一內連線區， 其中所述第一多個去耦合溝渠電容器結構及所述第二多個去耦合溝渠電容器結構被配置成為所述第二半導體晶粒的所述多個半導體裝置提供去耦合電容。
- 如請求項10所述的半導體晶粒封裝的形成方法，更包括： 在所述第一半導體晶粒中形成密封環結構的第一部分；以及 在所述第二半導體晶粒中形成所述密封環結構的第二部分， 其中在對所述第一半導體晶粒與所述第二半導體晶粒進行接合時，所述密封環結構的所述第一部分與所述密封環結構的所述第二部分在所述接合界面處被接合。
- 如請求項13所述的半導體晶粒封裝的形成方法，其中形成所述密封環結構的所述第一部分包括： 在所述第一半導體晶粒中形成所述密封環結構的內密封環結構的一部分；以及 在所述第一半導體晶粒中形成所述密封環結構的外密封環結構的一部分。
- 如請求項13所述的半導體晶粒封裝的形成方法，更包括： 在所述內連線區中形成金屬化層，所述金屬化層將所述密封環結構的所述第一部分與所述多個去耦合溝渠電容器區中的第三去耦合溝渠電容器區中的第三多個去耦合溝渠電容器結構電性連接。
- 如請求項13所述的半導體晶粒封裝的形成方法，更包括： 在所述第二半導體晶粒中形成靜電放電（ESD）保護電路， 其中所述靜電放電保護電路與所述密封環結構的所述第二部分電性連接。
- 一種半導體晶粒封裝，包括： 第一半導體晶粒，包括： 第一裝置區，包括第一去耦合溝渠電容器區及第二去耦合溝渠電容器區，所述第一去耦合溝渠電容器區包括第一去耦合溝渠電容器結構，所述第二去耦合溝渠電容器區包括第二去耦合溝渠電容器結構； 第一內連線區，在所述第一內連線區的第一側處在垂直方向上與所述第一裝置區相鄰； 第二半導體晶粒，在所述第一內連線區的與所述第一側相對的第二側處與所述第一半導體晶粒接合，所述第二半導體晶粒包括： 第二裝置區，包括： 一個或多個半導體裝置；以及 靜電放電（ESD）保護電路；以及 第二內連線區，在垂直方向上與所述第二裝置區相鄰；以及 密封環結構，延伸穿過所述第一內連線區及所述第二內連線區， 其中所述密封環結構將所述靜電放電保護電路與所述第一去耦合溝渠電容器結構及所述第二去耦合溝渠電容器結構電性連接。
- 如請求項17所述的半導體晶粒封裝，其中所述密封環結構包括： 內密封環結構；以及 外密封環結構， 其中所述密封環結構的所述內密封環結構將所述靜電放電保護電路與所述第一去耦合溝渠電容器結構及所述第二去耦合溝渠電容器結構電性連接。
- 如請求項17所述的半導體晶粒封裝，其中所述一個或多個半導體裝置與所述靜電放電保護電路藉由位於所述第二內連線區中的一個或多個金屬化層而電性連接。
- 如請求項17所述的半導體晶粒封裝，其中所述第一去耦合溝渠電容器區中的所述第一去耦合溝渠電容器結構的第一高度與所述第二去耦合溝渠電容器區中的所述第二去耦合溝渠電容器結構的第二高度是不同的高度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/377,648 | 2022-09-29 | ||
| US18/151,059 | 2023-01-06 |
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