KR20150076098A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20150076098A
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둔-니안 야웅
젠-쳉 리우
슈-팅 차이
스-이잉 첸
유-팅 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스와 그 제조 방법이 개시되어 있다. 몇몇 실시예에서, 반도체 디바이스는 제1 기판과, 이 기판 위에 형성되는 제1 도전성 피쳐(feature)를 포함하는 제1 반도체 칩과, 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함한다. 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 도전성 플러그가 제1 도전성 피쳐를 통해 배치되고, 제2 도전성 피쳐에 커플링된다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 갖는 제1 부분과, 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되는 제2 부분을 포함한다. 제2 부분은 제2 폭을 갖는다. 제1 폭은 제2 폭보다 크다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEIVICES AND METHODS OF MANUFACTURE THEREOF}
관련출원에 대한 교차참조
본 출원은 공동 계류 중이고 공동으로 양도된, 발명의 명칭이 "상호접속 구조 및 방법"이고 2013년 3월 15일자로 출원된 미국 특허 출원 제13/839,860호 - 전체 내용이 참고에 의해 본 명세서에 포함됨 - 에 관한 것이다.
기술분야
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스는, 예컨대 개인 컴퓨터, 휴대폰, 디지털 카메라 및 다른 장비와 같은 다양한 전자기기 어플리케이션에서 사용된다. 반도체 디바이스는 반도체 기판 위에 절연층 또는 유전체층, 도전층 및 반도전성 재료층을 순차적으로 성막하는 것과, 회로 부품과 소자를 형성하기 위해 리소그래피를 사용하여 다양한 재료층을 패터닝하는 것에 의해 통상적으로 제조된다. 반도체 업계는, 더 많은 부품들이 주어진 영역에 집적되도록 하는 최소 피쳐(feature) 크기에 있어서의 계속적인 감소에 의해 다양한 전자소자(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속해서 향상시켜왔다.
반도체 기술이 더욱 진보함에 따라, 스택형 반도체 디바이스가 반도체 디바이스의 물리적 크기를 더욱 감소시키는 효과적인 대안으로서 부상하였다. 스택형 반도체 디바이스에서, 로직, 메모리와 같은 능동 회로, 프로세서 회로 등이 상이한 반도체 웨이퍼에 제조된다. 반도체 디바이스의 폼팩터(form factor)를 더 줄이기 위해 2개 이상의 반도체 웨이퍼가 차곡차곡 설치될 수 있다.
2개의 반도체 웨이퍼가 적절한 접합 기술을 통해 함께 접합될 수 있다. 반도체 웨이퍼에 대해 통상적으로 사용되는 몇몇 접합 기술은 직접 접합, 화학적 활성화 접합, 플라즈마 활성 접합, 애노드 접합, 공융점 접합, 글래스 프릿 접합, 접작체 접합, 열압착 접합, 반응 접합 및/또는 기타를 포함한다. 2개의 반도체 웨이퍼가 함께 접합된 후, 몇몇 어플리케이션에서는 2개의 반도체 웨이퍼들 사이의 인터페이스가 스택형 반도체 웨이퍼들 사이에 전기 도전성 경로를 제공할 수 있다.
스택형 반도체 디바이스의 한가지 유리한 피쳐는 스택형 반도체 디바이스를 채용하는 것에 의해 훨씬 더 높은 밀도가 달성될 수 있다는 점이다. 더욱이, 스택형 반도체 디바이스는 보다 작은 폼팩터, 향상된 비용 효율, 증가된 성능 및 보다 낮은 전력 소비를 달성할 수 있다.
본 개시의 몇몇 실시예에 따르면, 반도체 디바이스는 제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐를 포함하는 제1 반도체 칩과, 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함한다. 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 도전성 플러그는 제1 도전성 피쳐를 통해 배치되고, 제2 도전성 피쳐에 커플링된다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 갖는 제1 부분과, 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되는 제2 부분을 포함한다. 제2 부분은 제2 폭을 갖는다. 제1 폭은 제2 폭보다 크다.
다른 실시예에 따르면, 반도체 디바이스는 제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐를 포함하는 제1 반도체 칩을 포함한다. 제1 도전성 피쳐는 제1 반도체 칩의 접촉층, 도전성 라인층 또는 RDL에 배치된다. 반도체 디바이스는 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함하고, 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 제2 도전성 피쳐는 제2 반도체 칩의 접촉층, 도전성 라인층 또는 RDL에 배치된다. 도전성 플러그는 제1 도전성 피쳐를 통해 배치되고, 제2 도전성 피쳐에 커플링된다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분과, 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고 제2 폭을 포함하는 제2 부분을 포함한다. 제1 폭은 제2 폭보다 크다. 도전성 플러그는 제1 부분과 제1 도전성 피쳐 사이에 배치되고 제3 폭을 포함하는 제3 부분을 포함한다. 제3 폭은 제2 폭보다 크고, 제1 폭보다 작다.
다른 실시예에 따르면, 반도체 디바이스의 제조 방법은 제1 반도체 칩과, 제1 반도체 칩에 접합되는 제2 반도체 칩을 마련하는 것을 포함한다. 제1 반도체 칩은 제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐를 포함한다. 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 상기 방법은, 제1 도전성 피쳐를 통해 배치되고 제2 도전성 피쳐에 접속되는 도전성 플러그를 형성하는 것을 포함한다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분을 포함한다. 도전성 플러그는 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고 제2 폭을 갖는 제2 부분을 더 포함한다. 제1 폭은 제2 폭보다 크다.
본 개시의 보다 완벽한 이해를 위해, 이제 첨부도면과 함께 아래의 설명을 참고한다.
도 1a 내지 도 1f는 본 개시의 몇몇 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도.
도 2 내지 도 6은 몇몇 실시예에 따른 반도체 디바이스의 단면도.
도 7 내지 도 9는 다른 실시예에 따른 반도체 디바이스의 단면도.
도 10 내지 도 12는 다른 실시예에 따른 반도체 디바이스의 단면도.
도 13 내지 도 15는 다른 실시예에 따른 반도체 디바이스의 단면도.
도 16 내지 도 18은 다른 실시예에 따른 반도체 디바이스의 단면도.
도 19 내지 도 21은 다른 실시예에 따른 반도체 디바이스의 단면도.
도 22는 본 개시의 몇몇 실시예에 따른 반도체 디바이스의 제조 방법의 흐름도.
상이한 도면들에서 상응하는 도면부호와 기호는 달리 나타내지 않는 한, 일반적으로 상응하는 부분을 나타낸다. 도면은 실시예의 관련 양태를 명확하게 예시하도록 도시되어 있으며, 반드시 축척에 맞게 도시된 것은 아니다.
아래에서, 본 개시의 몇몇 실시예를 구성하고 사용하는 것을 상세히 설명한다. 그러나, 본 개시는 매우 다양한 특정 구성으로 구현될 수 있는 다수의 적용 가능한 본 발명의 개념을 제공한다. 설명되는 특정 실시예는 단지 본 개시를 구성하고 사용하는 고유한 방식을 예시하는 것이며, 본 개시의 범위를 제한하지는 않는다.
본 개시의 몇몇 실시예는 함께 접합되는 반도체 웨이퍼의 도전성 피쳐들 사이에 도전성 플러그를 형성하는 신규한 방법 및 그 구조를 개시한다.
도 1a 내지 도 1f는 본 개시의 몇몇 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스(100)의 단면도를 보여준다. 도전성 플러그(120)(도 1f 참고)는, 발명의 명칭이 "상호접속 구조 및 방법"이고 2013년 3월 15일자로 출원된 관련 미국 특허 출원 제13/839,860호 - 참고에 의해 본 명세서에 포함됨 - 에 설명된 방법을 사용하여, 도전성 피쳐(106a)를 하드 마스크 재료로서 사용하여 반도체 디바이스(100)의 하부 재료층을 패터닝하는 것에 의해 형성된다.
우선 도 1a를 참고하면, 접합 공정 이전의 스택형 반도체 디바이스의 단면도가 도시되어 있다. 몇몇 실시예에서는, 제1 반도체 칩(110a)이 뒤집힌 다음, 제2 반도체 칩(110b)에 접합된다. 제1 반도체 칩(110a)은 제1 기판(102a)과, 제1 기판(102a) 위에 형성되는 제1 도전성 피쳐(106a)를 포함한다. 제1 도전성 피쳐(106a)는 제1 기판(102a) 위에 배치되는 제1 금속간 절연막(Inter-Metal Dielectic; IMD)(104a)에 형성된다. 몇몇 실시예에서, 제1 도전성 피쳐(106a)는 제1 IMD(104a)의 접촉층(122a)에 형성된다. 제1 도전성 피쳐(106a)는 내부에 개구(107)를 포함한다. 몇몇 실시예에서, 제1 반도체 칩(110a)은 복수 개의 제1 도전성 피쳐(106a)를 포함할 수 있다.
제2 도전성 칩(110b)은 제2 기판(102b)과 제2 기판(102b) 위에 형성되는 제2 도전성 피쳐(106b)를 포함한다. 제2 도전성 피쳐(106b)는 제2 기판(102b) 위에 배치된 제2 IMD(104b)에 형성된다. 몇몇 실시예에서, 제1 도전성 피쳐(106a)는 제2 IMD(104b)의 재분배층(ReDistribution Layer; RDL)(132b)에 형성된다. 몇몇 실시예에서, 제2 반도체 칩(110b)은 복수 개의 제2 도전성 피쳐(106b)를 포함할 수 있다.
제1 반도체 칩(110a) 및 제2 반도체 칩(110b)의 제1 IMD(104a) 및 제2 IMD(104b)는, 예컨대 다마신 또는 서브트랙티브 에칭(subtractive etching) 기술을 사용하여 제1 IMD(104a) 및 제2 IMD(104b)의 복수 개의 절연재층에 형성된 도전성 라인(108a, 108b) 및 비아(도시하지 않음)와 같은 복수 개의 도전성 피쳐를 포함할 수 있다.
제1 반도체 칩(110a)과 제2 반도체 칩(110b)의 제1 기판(102a)과 제2 기판(102b) 각각은 실리콘 또는 다른 반도체 재료를 포함하는 반도체 기판을 각각 포함할 수 있고, 예컨대 절연층에 의해 덮일 수 있는 공작물을 포함한다. 공작물은 또한, 도시하지 않은 다른 능동 소자 또는 회로를 포함할 수 있다. 공작물은, 예컨대 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 공작물은 다른 도전성층 또는 다른 반도체 소자, 예컨대 트랜지스터, 다이오드 등을 포함할 수 있다. 화합물 반도체, 예컨대 GaAs, InP, Si/Ge 또는 SiC가 실리콘의 위치에서 사용될 수 있다. 공작물은, 예컨대 SOI(Silicon On Insulator) 또는 GOI(Germanium-On-Insulator) 기판을 포함할 수 있다.
도 1b에는, 몇몇 실시예에 따른 제1 반도체 칩(110a)과 제2 반도체 칩(110b)의 접합 공정 후의 반도체 디바이스(100)의 단면도가 도시되어 있다. 반도체 디바이스(100)는 제2 반도체 칩(110b)에 접합되는 제1 반도체 칩(110a)을 포함한다. 몇몇 실시예에서, 제1 반도체 칩(110a)과 제2 반도체 칩(110b) 상에 또는 이들 반도체 칩 내에 접합 패드가 형성된다. 제2 반도체 칩(110b)의 접합 패드는 제1 반도체 칩(110a)의 대응하는 접촉 패드와 면대면으로 정렬될 수 있다. 제1 반도체 웨이퍼(110)와 제2 반도체 웨이퍼(210)는 직접 접합과 같은 적절한 접합 기술을 통해 함께 접합되며, 상기 접합 기술은 금속간 접합(예컨대 구리간 접합), 유전체간 접합(예컨대, 산화물간 접합), 금속 대 유전체 접합(예컨대, 산화물 대 구리 접합), 이들의 조합 및/또는 기타를 사용하여 구현될 수 있다.
몇몇 실시예에 따라, 도 1b에도 도시되어 있는 저부 반사 방지 코팅(Bottom Anti-Refelction Coating; BARC)층(112)은 제1 반도체 칩(110a) 위에 형성되고, 제1 반도체 칩(110a)의 제1 기판(102a)에 패터닝 공정이 실시된다. BARC층(112)은 제1 기판(102a)의 배면 상에 형성된다. BARC층(112)은 질화물 재료, 유기 재료, 산화물 재료 등으로 형성될 수 있다. BARC층(112)은 화학적 기상 증착(CVD) 및/또는 기타와 같은 적절한 기술을 사용하여 형성될 수 있다. BARC층(112)은, 예컨대 약 200 옹스트롬 내지 약 6,000 옹스트롬의 두께를 가질 수 있다. 대안으로서, BARC층(112)은 다른 재료, 치수 및 형성 방법으로 이루어질 수 있다.
BARC층(112) 위에는, 적절한 성막 및 포토리소그래피 기술을 사용하여 포토레지스트 마스크 및/또는 기타와 같은 패터닝된 마스크(도시하지 않음)가 형성될 수 있다. 반응성 이온 에칭(Reactive Ion Etching; RIE)이나 다른 건식 에칭, 이방성 습식 에칭이나 임의의 다른 적절한 이방성 에칭과 같은 적절한 에칭 프로세스 또는 패터닝 프로세스가 제1 반도체 칩(110a)의 제1 기판(102a)에 실시될 수 있다. 그 결과, 도 1b에 도시한 바와 같이 BARC층(112)과 제1 기판(102a)에 복수 개의 개구가 형성된다. BARC층(112)과 제1 기판(102a)에 있는 개구는 제1 도전성 피쳐(106a) 위에 형성된다. 제1 도전성 피쳐(106a)가 접촉층(122a)에 배치되는 실시예에서는, 제1 도전성 피쳐(106a)의 적어도 일부가 개구를 통해 노출된다. 다른 실시예에서는 도 2 내지 도 6에 도시한 실시예와 같이, 제1 IMD(104a)의 일부가 제1 기판(102a)의 개구와 제1 도전성 피쳐(106a) 사이에 배치될 수 있다.
도 1c는 몇몇 실시예에 따라 유전체층(114)이 반도체 디바이스(100) 위에 성막된 후의 도 1b에 도시한 반도체 디바이스(100)의 단면도를 예시한다. 유전체층(114)은 제1 기판(102a)에 있는 개구의 저부와 측벽 위에 그리고 BARC층(112) 위에 형성된다. 유전체층(114)은 집적 회로 제조에 통상적으로 사용되는 다양한 유전 재료로 형성될 수 있다. 예컨대, 유전체층(114)은 실리콘 이산화물, 실리콘 질화물 또는 보론 실리케이트 글래스 등과 같은 도핑된 글래스층으로 형성될 수 있다. 대안으로서, 유전체층(114)은 실리콘 질화물층, 실리콘 산질화물층, 폴리아미드층, 저유전상수 절연체 또는 기타일 수 있다. 또한, 전술한 다수의 유전 재료층의 조합이 유전체층(114)을 형성하기 위해 사용될 수 있다. 몇몇 실시예에 따르면, 유전체층(114)은 스퍼터링, 산화, CVD 및/또는 기타와 같은 적절한 기술을 사용하여 형성될 수 있다. 유전체층(114)은, 예컨대 약 200 옹스트롬 내지 약 8,000 옹스트롬의 두께를 가질 수 있다. 대안으로서, 유전체층(114)은 다른 재료, 치수 및 형성 방법으로 이루어질 수 있다.
도 1d는, 몇몇 실시예에 따라 반도체 디바이스(100) 위에 마스크(116)가 형성된 후의, 도 1c에 도시한 반도체 디바이스(100)의 단면도를 예시한다. 제1 기판(102a)에 있는 개구의 측벽 위 그리고 유전체층(114) 위에 패터닝된 마스크(116)가 형성된다. 예컨대, 도 1c에 도시한 개구의 측벽을 따라 패터닝된 마스크(116)가 형성된 후에 2개의 신규한 개구가 형성된다. 패터닝된 마스크(116)는, 예컨대 리소그래피 프로세스를 사용하여 패터닝되는 포토레지스트층 또는 다른 감광성 재료일 수 있다. 패터닝된 마스크(116)는 적절한 성막 기술 및 포토리소그래피 기술을 사용하여 반도체 디바이스의 상부면 상에 형성된다.
도 1e는, 몇몇 실시예에 따라 반도체 디바이스(100)에 에칭 프로세스가 실시된 후에 도 1d에 도시한 반도체 디바이스(100)의 단면도를 예시한다. 유전체층(114)과 제1 IMD(104a)에 개구를 형성하기 위해, 건식 에칭, 이방성 습식 에칭이나 임의의 적절한 이방성 에칭과 같은 적절한 에칭 프로세스나 패터닝 프로세스가 수행될 수 있다. 제1 IMD(104a)에 있는 개구는, 예컨대 제1 도전성 피쳐(106a)를 하드 마스크로서 사용하여 제1 IMD(104a)에 있는 제1 도전성 피쳐(106a)를 통해 형성된다. 개구는, 예컨대 도 1b, 도 1c 및 도 1d에 도시한 제1 도전성 피쳐(106a) 위에 있는 개구의 각각의 연장부이다. 특히, 개구는 2개의 스택형 반도체 칩(110a, 110b)의 접합 인터페이스뿐만 아니라 제1 IMD를 통해 연장된다. (도 7 내지 도 21에 도시한 바와 같이) 제2 도전성 피쳐(106b)가 제2 IMD(104b) 내의 하부층에 형성되는 실시예에서, 개구는 또한 제2 IMD(104b)의 일부를 통해 연장된다. 도 1e에 도시한 바와 같이, 개구가 형성된 후에 제1 도전성 피쳐(106a)와 제2 도전성 피쳐(106b)의 일부가 노출된다.
제1 도전성 피쳐(106a)와 제2 도전성 피쳐(106b)는 몇몇 실시예에서, 기판(102a) 및 제1 IMD(104a)와 제2 IMD(104b)의 절연재층과 상이한 에칭률(선택도)를 갖는 구리와 같은 적절한 금속 재료로 이루어질 수 있다. 이와 같이, 제1 도전성 피쳐(106a)는 제1 IMD(104a)와 제2 IMD(104b)의 에칭 프로세스를 위한 하드 마스크층으로서 기능할 수 있다. 제1 도전성 피쳐(106a)의 일부 또는 무시할만한 양만을 에칭하면서, 제1 IMD(104a)와 제2 IMD(104b)를 신속히 에칭하기 위해 선택적 에칭 프로세스가 채용될 수 있다. 도 1e에 도시한 바와 같이, 몇몇 실시예에서는 하드 마스크층의 노출 부분[예컨대, 제1 도전성 피쳐(106a)]이 부분적으로 에칭되고, 이에 따라 제1 도전성 피쳐(106a)의 상부면에 리세스를 형성한다. 리세스의 깊이는 상이한 어플리케이션 및 설계 요건에 따라 변할 수 있다. 다른 실시예에서, 도시하지는 않았지만 제1 도전성 피쳐(106a)에 리세스가 형성되지 않을 수도 있다.
화학 용매 세척, 플라즈마 애싱(ashing), 건식 스트리핑 및/또는 기타와 같은 적절한 포토레지스트 스트리핑 기술을 사용하여 도 1e에도 도시한 바와 같이 잔류 마스크(116)(도 1d 참고)가 제거된다.
다음으로 도 1f를 참고하면, 본 개시의 다양한 실시예에 따라 개구에 도전성 재료가 충전된다. 몇몇 실시예에서는, 도금 프로세스 이전에 배리어층 및/또는 시드층(도시하지 않음)이 성막될 수 있고, 도금 프로세스를 통해, 예컨대 전기도금 프로세스를 사용하여 개구에 도전성 재료를 충전할 수 있다. 도전성 재료는 대안으로서 성막 프로세스나 다른 방법을 사용하여 형성될 수 있다. 반도체 디바이스(100)의 상부면[예컨대, 유전체층(114) 위]로부터 도전성 재료의 노출 부분을 제거하기 위해 반도체 디바이스(100)의 상부면에 화학적 기계적 연마(CMP) 프로세스 및/또는 에칭 프로세스가 실시되어, 도 1e에 도시한 바와 같은 개구 내에 형성된 도전성 재료로 이루어지는 도전성 플러그(120)를 남겨놓는다.
몇몇 실시예에서, 각각의 도전성 플러그(120)는 3개 부분으로 이루어질 수 있다. 제1 부분은 제2 도전성 피쳐(106b)로부터 제1 도전성 피쳐(106a)에 의해 형성된 하드 마스크층으로 연장된다. 제1 부분은 도 1f에 도시한 바와 같이 소정 폭 W1의 것이다. 제2 부분은 하드 마스크층으로부터 제1 기판(102a)의 정면측, 예컨대 제1 기판(102a)이 제1 IMD(104a)와 접하는 부위를 향해 연장된다. 제2 부분은 소정 폭 W2의 것이다. 제3 부분은 제1 기판(102a)의 정면측으로부터 제1 기판(102a)의 배면측으로, 예컨대 BARC층(112)과 유전체층(114)에 근접하게 연장된다. 제3 부분은 소정 폭 W3의 것이다. 몇몇 실시예에서, W2는 W1보다 크거나 W1과 거의 동일하며, W3는 W2보다 크다. 도전성 플러그(120)의 다양한 부분은 여기에서, 예컨대 명세서의 다수의 부분 그리고 또한 청구범위에서 이들을 소개하는 순서에 따라 제1 부분, 제2 부분 및/또는 제3 부분으로 칭한다. 예컨대 명세서의 다른 단락 그리고 청구범위에서, W3를 포함하는 도전성 플러그(120)의 제3 부분이 첫번째로 언급되면 이 제3 부분을 제1 부분으로 칭하고, 폭 W1를 포함하는 도전성 플러그(120)의 제1 부분이 두번째로 언급되면 이 제1 부분을 제2 부분으로 칭한다.
제1 도전성 피쳐(106a)의 상부 부분이 도 1e에 관하여 설명한 에칭 프로세스 중에 제거되는 실시예에서, 폭 W2를 갖는 도전성 플러그(120)의 제2 부분은 도 1f에 도시한 바와 같이 제1 도전성 피쳐(106a) 내에 부분적으로 형성된다. 폭 W2를갖는 도전성 플러그(120)의 제2 부분은 또한 제1 도전성 피쳐(106a) 위에 있는 유전체층(114)의 개구 내에 형성된다. 대안으로서, 제1 도전성 피쳐(106a)의 상부 부분이 제거되지 않는 실시예(도시하지 않음)에서, 폭 W2를 갖는 도전성 플러그(120)의 제2 부분은 다른 예와 같이 제1 도전성 피쳐(106a) 위에 있는 유전체층(114) 내의 개구 내에만 형성된다.
도전성 플러그(120)의 형성 후, 도 1f에도 또한 도시한 본 개시의 몇몇 실시예에 따라 반도체 디바이스(100) 상에 유전체층(118)이 형성된다. 유전체층(118)은 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카바이드, 실리콘 탄화물, 이들의 조합 및/또는 이들로 이루어진 다층과 같은 통상적으로 사용되는 유전체 재료로 이루어질 수 있다. 유전체층(118)은 스퍼터링, CVD 등과 같은 적절한 성막 기술을 사용하여 반도체 디바이스 위에 성막될 수 있다. 유전체층(118)은, 예컨대 약 수백 또는 수천 옹스트롬 정도의 두께로 이루어질 수 있다. 대안으로서, 유전체층(118)은 다른 재료, 치수 및 형성 방법으로 이루어질 수 있다. 몇몇 실시예에서는 유전체층(118)이 포함되지 않는다.
도 1f에 도시한 도전성 플러그(120)를 갖는 스택형 웨이퍼를 포함하는 반도체 디바이스(100)의 유리한 피쳐는 반도체 칩(110a, 110b)들 모두의 능동 회로가 도전성 플러그(120)를 통해 서로 연결될 수 있고, 이는 폼팩터를 줄이고, 전력 소비를 절감하며, 몇몇 어플리케이션에서 반도체 디바이스(100)의 기생 간섭(parasitic interference)을 방지한다는 것이다.
몇몇 실시예에서, 반도체 디바이스(100)는 제1 도전성 피쳐(106a)와 제2 도전성 피쳐(106b) 사이에 커플링되는 도전성 플러그(120)를 포함한다. 도전성 플러그(120)는 몇몇 실시예에서 제1 도전성 피쳐(106a)를 통해 배치되고, 제2 도전성 피쳐(106b)에 커플링된다. 예컨대, 도전성 플러그(120)는 몇몇 실시예에서 제1 도전성 피쳐(106a)를 통과하여 제2 도전성 피쳐(106b)에서 종결된다.
몇몇 실시예에서, 도전성 플러그(120)는 제1 도전성 피쳐(106a) 위에 배치되는 제1 부분을 포함하며, 제1 부분은 치수가 W3인 제1 폭을 포함한다. 도전성 플러그(120)는 제1 도전성 피쳐(106a) 아래에 또는 제1 도전성 피쳐(106a) 내에 배치되는 제2 부분을 포함하고, 제2 부분은 치수가 W1인 제2 폭을 포함한다. 치수가 W3인 제1 폭은 치수가 W1인 제2 폭보다 크다. 치수가 W3인 제1 폭을 갖는 도전성 플러그(120)의 제1 부분은 몇몇 실시예에서는 제1 반도체 칩(110a)의 제1 기판(102a) 내에 배치된다. 몇몇 실시예에서, 도전성 플러그(120)는 치수가 W3인 제1 폭을 갖는 제1 부분과 제1 도전성 피쳐(106a) 사이에 배치되는 제3 부분을 더 포함한다. 도전성 플러그(120)의 제3 부분은 치수가 W2인 제3 폭을 갖고, 치수가 W2인 제3 폭은 치수가 W1인 도전성 플러그(120)의 제2 폭보다 크며, 치수가 W2인 제3 폭은 치수가 W3인 도전성 플러그(120)의 제1 폭보다 작다.
도면에는 2개의 도전성 플러그(120)가 도시되어 있지만, 반도체 디바이스(100) 내에는 단지 하나의 도전성 플러그(120)만 형성될 수도 있고, 복수 개의 도전성 플러그(120)(예컨대, 3개나 4개)가 형성될 수도 있다. 도전성 플러그(120)는 제1 도전성 피쳐(106a)와 제2 도전성 피쳐(106b) 사이에 반도체 디바이스(100)의 수직 접속부를 형성한다. 이와 마찬가지로 2개의 반도체 칩(110a, 110b)만이 도시되어 있지만, 대안으로서 본 개시의 몇몇 실시예에 따르면 도전성 플러그(120)를 사용하여 3개 이상의 반도체 칩들이 함께 접합되고 접속될 수 있다.
제1 도전성 피쳐(106a)는 몇몇 실시예에서 치수가 W1인 제2 폭을 갖는 도전성 플러그(120)의 제2 부분을 형성하기 위한 하드 마스크를 포함한다. 제1 도전성 피쳐(106a)는 내부에 개구를 포함하며, 치수가 W1인 제2 폭을 갖는 도전성 플러그(120)의 제2 부분은 몇몇 실시예에서 제1 도전성 피쳐(106a)의 개구 아래에 배치된다. 제1 도전성 피쳐(106a)는 몇몇 실시예의 평면도에서, 관련 특허 출원에 기술되어 있는 바와 같이 원형, 타원형, 정사각형, 직사각형 또는 다른 형상으로 이루어진다.
본 개시의 몇몇 실시예에서, 제1 도전성 피쳐(106a), 제2 도전성 피쳐(106b) 및 도전성 플러그(120)는, 예컨대 W, Cu, AlCu, 폴리실리콘, 다른 도전성 재료 또는 이들의 조합이나 이들로 이루어진 다층과 같은 도전성 재료를 포함한다. 대안으로서, 제1 도전성 피쳐(106a), 제2 도전성 피쳐(106b) 및 도전성 플러그(120)는 다른 재료로 이루어질 수 있다.
몇몇 실시예에서, 도전성 플러그(120)의 일부는 제1 도전성 피쳐(106a) 또는 제2 도전성 피쳐(106b) 내에 배치된다. 예컨대 도 1f에서는, 도전성 플러그(120)의 일부가 제1 도전성 피쳐(106a) 내에 배치되고 제1 도전성 피쳐를 통해 제1 도전성 피쳐(106a) 각각에 있는 개구[도 1a의 개구(107) 참고] 내에 이른다. 몇몇 실시예에서는, 도전성 플러그(120)를 위한 에칭 프로세스 중에 제2 도전성 피쳐(106b)의 상부 부분이 제거되며, 도전성 플러그(120)의 도전성 재료가 제2 도전성 피쳐(106b)의 상부 부분을 충전하고, 이에 따라 도전성 플러그(120)의 일부가 제2 도전성 피쳐(106b)에 커플링되고, 제2 도전성 피쳐 내에 배치된다(도면에는 도시되어 있지 않음).
도 1a 내지 도 1f에 도시한 실시예에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 접촉층(122a)에 형성되고, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 재분배층(RLD)(132b)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 접촉층(122a)과 제2 반도체 칩(110b)의 RLD(132b) 간의 전기적 링크를 제공한다. 그러나 본 개시의 몇몇 실시예에 따르면, 제1 도전성 피쳐(106a)와 제2 도전성 피쳐(106b)는 본 명세서에서 더욱 설명되는, 제1 반도체 칩(110a)과 제2 반도체 칩(110b)의 제1 및 제2 IMD(104a, 104b)의 다른 도전성 재료층들 중 임의의 층에 각각 형성될 수 있다.
도 2 내지 도 6은 몇몇 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 2는, 제1 도전성 피쳐(106a)가 제1 반도체 칩(110a)의 저부 도전성 라인층(124a) 또는 M1층에 형성되고, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 RDL(132b)에 형성된 실시예를 예시한다. 제1 반도체 칩(110a)이 접합 프로세스 이전에 뒤집혔기 때문에, 저부 도전성 라인층(124a)은 도시한 도면에서 제1 IMD(104a)의 상부 부분에 근접한 것으로 보인다. 저부 도전성 라인층(124a)은 몇몇 실시예에서, 예컨대 제1 반도체 칩(110a)의 저부 금속화층을 포함한다. 도전성 플러그(120)는 치수가 W1, W2 및 W3인 폭들을 갖는 3개의 부분으로 이루어진다. 제1 도전성 피쳐(106a)는 제1 기판(102a)에 근접하게 IMD(104a)의 표면 아래에 있는 층에 형성되기 때문에, 치수가 W2인 도전성 플러그(120)의 부분도 또한 제1 IMD(104a) 내에서, 예컨대 제1 도전성 피쳐(106a) 위에 형성된다.
도 3은 제1 도전성 피쳐(106a)가 제1 반도체 칩(110a)의 도전성 라인층(126a) 또는 M2층에 형성되고, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 RDL(132b)에 형성되는 실시예를 예시한다. 도전성 라인층(126a)은 몇몇 실시예에서는, 예컨대 제1 반도체 칩(110a)의 저부 금속화층과 상부 금속화층 사이에 배치된다. 도전성 플러그(120)는 치수가 W1, W2 및 W3의 폭을 갖는 3개의 부분을 포함한다.
도 4는, 제1 도전성 피쳐(106a)가 제1 반도체 칩(110a)의 도전성 라인층(128a) 또는 Mx층에 형성되고, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 RDL(132b)에 형성되는 실시예를 예시한다. 도전성 라인층(128a)은 몇몇 실시예에서, 예컨대 제1 반도체 칩(110a)의 저부 금속화층과 상부 금속화층 사이에 배치되는 상부 금속화층을 포함한다. 도전성 플러그(120)는 치수가 W1, W2 및 W3의 폭을 갖는 3개의 부분을 포함한다.
도 5는, 제1 도전성 피쳐(106a)가 제1 반도체 칩(110a)의 상부 도전성 라인층(130a)에 형성되고, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 RDL(132b)에 형성되는 실시예를 예시한다. 상부 도전성 라인층(130a)은 몇몇 실시예에서, 예컨대 제1 반도체 칩(110a)의 상부 금속화층을 포함한다. 상부 도전성 라인층(130a)의 피쳐들은 몇몇 실시예에서는, 예컨대 도 4에 도시한 Mx층에 있는 피쳐들보다 넓거나 두꺼울 수 있다. 다른 실시예에서, 상부 도전성 라인층(130a)의 피쳐들은 Mx층에 있는 피쳐들보다 넓거나 두껍지 않을 수 있다. 도전성 플러그(120)는 치수가 W1, W2 및 W3의 폭을 갖는 3개의 부분을 포함한다.
도 6은, 제1 도전성 피쳐(106a)가 제1 반도체 칩(110a)의 RDL(132a)에 형성되고, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 RDL(132b)에 형성되는 실시예를 예시한다. RDL(132a)은 몇몇 실시예에서, 예컨대 제1 반도체 칩(110a)의 IMD(104a)의 표면에 근접하게 배치된다. 도전성 플러그(120)는 치수가 W1, W2 및 W3의 폭을 갖는 3개의 부분을 포함한다. 제1 도전성 피쳐(106a) 내에 배치되는 도전성 플러그(120)의 부분은 치수가 W1인 폭을 갖는다. 제1 반도체 칩(110a)의 IMD(104a) 내에 그리고 유전체층(114)에 있는 개구 내에 배치되는 도전성 플러그(120)의 일부는 치수가 W2인 폭을 포함한다. 제1 반도체 칩(110a)의 제1 기판(102a) 내에 배치되는 도전성 플러그(120)의 부분은 치수가 W3인 폭을 갖는다.
도 1 내지 도 6에 도시한 실시예에서, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 RDL(132b)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 다양한 도전성 재료층들, 예컨대 층(122a, 124a, 126a, 128a, 130a 및 132a)들과 제2 반도체 칩(110b)의 RDL(132b) 사이에 전기적 링크를 제공한다. 다른 실시예에서, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 IMD(104b)의 다른 도전성 재료층에 형성된다.
예컨대, 도 7 내지 도 9는 다른 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 7에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 접촉층(122a)에 형성되고, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 상부 전도성 라인층(130b)에 형성된다. 도 8에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 도전성 라인층(124a, 126a, 128a 또는 130a)에 형성되고, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 상부 도전성 라인층(130b)에 형성된다. 도 9에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 RDL에 형성되고, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 상부 도전성 라인층(130b)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 다양한 도전성 재료층(122a, 124a, 126a, 128a, 130a, 132a)과 제2 반도체 칩(110b)의 상부 도전성 라인층(130b) 사이에 전기적 링크를 제공한다. 치수가 W1인 폭을 갖는 도전성 플러그(120)의 부분은 제1 도전성 피쳐(106a)를 통해 제2 반도체 칩(110b)의 IMD(104b)로 연장되어 제2 도전성 피쳐(106b)에 접속된다.
도 10 내지 도 12는, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 도전성 라인층(128b) 또는 Mx층에 형성되는 다른 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 10에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 접촉층(122a)에 형성된다. 도 11에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 도전성 라인층(124a, 126a, 128a 또는 130a)에 형성된다. 도 12에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 RDL(132a)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 다양한 도전성 재료층(122a, 124a, 126a, 128a, 130a, 132a)과 제2 반도체 칩(110b)의 도전성 라인층(128b) 또는 Mx층 사이에 전기적 링크를 제공한다. 치수가 W1인 폭을 갖는 도전성 플러그(120)의 부분은 제1 도전성 피쳐(106a)를 통해 제2 반도체 칩(110b)의 IMD(104b)로 연장되어 제2 도전성 피쳐(106b)에 접속된다.
도 13 내지 도 15는, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 도전성 라인층(126b) 또는 M2층에 형성된 다른 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 13에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 접촉층(122a)에 형성된다. 도 14에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 도전성 라인층(124a, 126a, 128a 또는 130a)에 형성된다. 도 15에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 RDL(132a)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 다양한 도전성 재료층(122a, 124a, 126a, 128a, 130a, 132a)과 제2 반도체 칩(110b)의 도전성 라인층(126b) 또는 M2층 사이에 전기적 링크를 제공한다. 치수가 W1인 폭을 갖는 도전성 플러그(120)의 일부는 제1 도전성 피쳐(106a)를 통해 제2 반도체 칩(110b)의 IMD(104b)로 연장되어 제2 도전성 피쳐(106b)에 접속된다.
도 16 내지 도 18은, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 저부 도전성 라인층(124b) 또는 M1층에 형성되는 다른 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 16에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 접촉층(122a)에 형성된다. 도 17에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 도전성 라인층(124a, 126a, 128a 또는 130a)에 형성된다. 도 18에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 RDL(132a)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 다양한 도전성 재료층(122a, 124a, 126a, 128a, 130a, 132a)과 제2 반도체 칩(110b)의 도전성 라인층(124b) 사이에 전기적 링크를 제공한다. 치수가 W1인 폭을 갖는 도전성 플러그(120)의 일부는 제1 도전성 피쳐(106a)를 통해 제2 반도체 칩(110b)의 IMD(104b)로 연장되어 제2 도전성 피쳐(106b)에 접속된다.
도 19 내지 도 21은, 제2 도전성 피쳐(106b)가 제2 반도체 칩(110b)의 접촉층(122b)에 형성되는 다른 실시예에 따른 반도체 디바이스(100)의 단면도를 예시한다. 도 19에서, 제1 도전성 피쳐(106)는 제1 반도체 칩(110a)의 접촉층(122a)에 형성된다. 도 20에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 도전성 라인층(124a, 126a, 128a 또는 130a)에 형성된다. 도 21에서, 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 RDL(132a)에 형성된다. 도전성 플러그(120)는 제1 반도체 칩(110a)의 다양한 도전성 재료층(122a, 124a, 126a, 128a, 130a, 132a)과 제2 반도체 칩(110b)의 접촉층(122b) 사이에 전기적 링크를 제공한다. 치수가 W1인 폭을 갖는 도전성 플러그(120)의 부분은 제1 도전성 피쳐(106a)를 통해 제2 반도체 칩(110b)의 IMD(104b)로 연장되어 제2 도전성 피쳐(106b)에 접속된다.
이에 따라 본 개시의 몇몇 실시예에 따르면, 제1 도전성 피쳐(106a) 및/또는 제2 도전성 피쳐(106b)는 제1 반도체 칩(110a) 또는 제2 반도체 칩(110b)의, 접촉층에 접점, 도전성 라인층에 도전성 라인 또는 RDL층에 RDL의 일부를 각각 포함할 수 있다. 제1 도전성 피쳐(106a)는 제1 반도체 칩(110a)의 저부 금속화층, 제1 반도체 칩(110a)의 상부 금속화층, 또는 제1 반도체 칩(110a)의 저부 금속화층과 상부 금속화층 사이의 금속화층에 도전성 라인을 포함함 수 있다. 이와 마찬가지로, 제2 도전성 피쳐(106b)는 제2 반도체 칩(110b)의 저부 금속화층, 제2 반도체 칩(110b)의 상부 금속화층 또는 제2 반도체 칩(110b)의 저부 금속화층과 상부 금속화층 사이에 배치되는 금속화층에 도전성 라인을 포함할 수 있다.
도전성 플러그(120)는 몇몇 실시예에 따르면 제1 반도체 칩(110a) 및/또는 제2 반도체 칩(110b)의 IMD(104a 또는 104b) 내에 배치된다. 예컨대 도 1f 및 도 2 내지 도 6에서, 도전성 플러그(120)는 제1 반도체 칩(110a)의 IMD(104a) 내에 배치된다. 도 7 내지 도 18에서, 도전성 플러그(120)는 제1 반도체 칩(110a)의 IMD(104a) 내에 그리고 제2 반도체 칩(110b)의 IMD(104b)의 일부 내에 배치된다. 도 19 내지 도 21에서, 도전성 플러그(120)는 제1 반도체 칩(110a)의 IMD(104a) 내에 그리고 제2 반도체 칩(110b)의 IMD(104b) 내에 배치된다.
제1 반도체 칩(110a) 또는 제2 반도체 칩(110b)은 몇몇 실시예에서 특정 용도용 집적 회로(Application Specific Integrated Circuit; ASIC) 디바이스 또는 시스템온칩(System-On-a-Chip)을 포함한다. 대안으로서, 제1 반도체 칩(110a) 또는 제2 반도체 칩(110b)은 다른 타입의 디바이스를 포함할 수 있고, 다른 기능을 수행하도록 구성될 수 있다. 몇몇 실시예에서, 반도체 디바이스(100)는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 이미지 센서 디바이스를 포함한다. 몇몇 실시예에서 다른 예로서, 반도체 디바이스(100)는 ASIC 디바이스를 포함하는 반도체 칩(110b)과 센서 디바이스 및/또는 SOC를 포함하는 반도체 칩(110a)을 포함하는 배면 조사 이미징 센서(backside illuminated imaging sensor)를 포함한다. 대안으로서, 반도체 디바이스는 다른 타입의 디바이스를 포함할 수 있다.
도 22는 본 개시의 몇몇 실시예에 따른 반도체 디바이스(100)의 제조 방법의 흐름도(170)이다. 단계 172에서, 제1 반도체 칩(110a)과, 제1 반도체 칩(110a)에 접합되는 제2 반도체 칩(110b)이 마련된다. 제1 반도체 칩(110a)은 제1 기판(102a)과, 제1 기판(102a) 위에 형성된 제1 도전성 피쳐(106a)를 포함하고, 제2 반도체 칩(110b)은 제2 기판(102b)과, 제2 기판(102b) 위에 형성되는 제2 도전성 피쳐(106b)를 포함한다. 단계 174에서, 제1 도전성 피쳐(106a)를 통해 배치되고, 제2 도전성 피쳐(106b)에 커플링되는 도전성 플러그(120)가 형성된다. 도전성 플러그(120)는 제2 도전성 피쳐(106b) 위에 배치되는 제1 부분을 포함하고, 제1 부분은 제1 폭(예컨대, 치수 W3으로 이루어짐)을 포함한다. 도전성 플러그(120)는 제1 도전성 피쳐(106a) 아래에 또는 제1 도전성 피쳐 내에 배치되는 제2 부분을 더 포함하고, 제2 부분은 제2 폭(예컨대, 치수 W1으로 이루어짐)을 포함한다. 제1 폭은 제2 폭보다 크다. 도전성 플러그(120)의 제2 부분을 형성하는 것은, 예컨대 몇몇 실시예에서 도전성 플러그(120)를 위한 패턴을 형성하는 데 사용되는 에칭 프로세스 중에 제1 도전성 피쳐(106a)를 하드 마스크로서 사용하는 것을 포함한다.
본 개시의 몇몇 실시예는, 도전성 플러그(120)를 포함하는 반도체 디바이스(100)의 제조 방법을 포함하고, 여기에서 설명하는 신규한 도전성 플러그(120)를 포함하는 반도체 디바이스(100)도 또한 포함한다.
본 개시의 몇몇 실시예의 장점은 함께 접합되는 2개 이상의 반도체 웨이퍼 도는 칩을 위한 상호 접속부를 형성하는 신규한 방법을 제공하는 것을 포함한다. 도전성 플러그(120)가 유리하게는 반도체 칩의 임의의 도전성 재료층들을 상호 접속시키는 데 사용될 수 있다. 도전성 플러그(120)는 반도체 디바이스(100)를 위한 수직 전기 접속부를 제공하는 스루 비아(through-via)를 포함한다. 도전성 플러그(120) 그리고 또한 도전성 피쳐(106a, 106b)는 다양한 도전성 재료로 이루어질 수 있다. 더욱이, 신규한 반도체 디바이스(100) 구조 및 설계는 제조 프로세스 흐름에서 용이하게 구현된다.
본 개시의 몇몇 실시예에 따르면, 반도체 디바이스는 제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐를 포함하는 제1 반도체 칩과, 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함한다. 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 도전성 플러그는 제1 도전성 피쳐를 통해 배치되고, 제2 도전성 피쳐에 커플링된다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 갖는 제1 부분과, 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되는 제2 부분을 포함한다. 제2 부분은 제2 폭을 갖는다. 제1 폭은 제2 폭보다 크다.
다른 실시예에 따르면, 반도체 디바이스는 제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐를 포함하는 제1 반도체 칩을 포함한다. 제1 도전성 피쳐는 제1 반도체 칩의 접촉층, 도전성 라인층 또는 RDL에 배치된다. 반도체 디바이스는 제1 반도체 칩에 접합되는 제2 반도체 칩을 포함하고, 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 제2 도전성 피쳐는 제2 반도체 칩의 접촉층, 도전성 라인층 또는 RDL에 배치된다. 도전성 플러그는 제1 도전성 피쳐를 통해 배치되고, 제2 도전성 피쳐에 커플링된다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분과, 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고 제2 폭을 포함하는 제2 부분을 포함한다. 제1 폭은 제2 폭보다 크다. 도전성 플러그는 제1 부분과 제1 도전성 피쳐 사이에 배치되고 제3 폭을 포함하는 제3 부분을 포함한다. 제3 폭은 제2 폭보다 크고, 제1 폭보다 작다.
다른 실시예에 따르면, 반도체 디바이스의 제조 방법은 제1 반도체 칩과, 제1 반도체 칩에 접합되는 제2 반도체 칩을 마련하는 것을 포함한다. 제1 반도체 칩은 제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐를 포함한다. 제2 반도체 칩은 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함한다. 상기 방법은, 제1 도전성 피쳐를 통해 배치되고 제2 도전성 피쳐에 접속되는 도전성 플러그를 형성하는 것을 포함한다. 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분을 포함한다. 도전성 플러그는 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고 제2 폭을 갖는 제2 부분을 더 포함한다. 제1 폭은 제2 폭보다 크다.
본 개시의 몇몇 실시예와 그 장점을 상세히 설명하였지만, 첨부된 청구범위에 의해 규정되는 것과 같은 본 개시의 사상과 범위로부터 벗어나는 일 없이 여기에서는 다양한 변경, 대체 및 수정이 이루어질 수 있다는 점을 이해해야만 한다. 예컨대, 당업자라면, 여기에서 설명한 다수의 피쳐, 기능, 프로세스 및 재료는 본 개시의 범위 내로 유지되면서 변경될 수 있다는 점을 쉽게 이해할 것이다. 더욱이, 본 출원의 범위는 본 명세서에서 설명한 프로세스, 기계류, 제조, 물질의 성분, 수단, 방법 및 단계의 특정 실시예로 제한되는 것으로 의도되지 않는다. 당업자라면, 본 개시로부터 본 명세서에 설명된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 기존의 또는 차후 개발될 프로세스, 기계류, 제조, 물질의 성분, 수단, 방법 또는 단계가 본 개시에 따라 활용될 수 있다는 것을 용이하게 이해할 것이다. 따라서, 첨부된 청구범위는 그 범위 내에 상기한 프로세스, 기계류, 제조, 물질의 성분, 수단, 방법 또는 단계를 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 디바이스로서,
    제1 기판과, 제1 기판 위에 형성되는 제1 도전성 피쳐(feature)를 포함하는 제1 반도체 칩;
    제1 반도체 칩에 접합되고, 제2 기판과, 제2 기판 위에 형성되는 제2 도전성 피쳐를 포함하는 제2 반도체 칩;
    제1 도전성 피쳐를 통해 배치되고 제2 도전성 피쳐에 커플링되는 도전성 플러그
    를 포함하고, 상기 도전성 플러그는
    제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분; 및
    제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고, 제2 폭을 포함하는 제2 부분
    을 포함하며, 상기 제1 폭은 제2 폭보다 큰 것인 반도체 디바이스.
  2. 제1항에 있어서, 도전성 플러그는 제1 부분과 제1 도전성 피쳐 사이에 배치되고 제3 폭을 포함하는 제3 부분을 더 포함하고, 제3 폭은 제2 폭보다는 크고 제1 폭보다는 작은 것인 반도체 디바이스.
  3. 제1항에 있어서, 제1 도전성 피쳐는 도전성 플러그의 제2 부분의 형성을 위한 하드 마스크를 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 제1 도전성 피쳐 또는 제2 도전성 피쳐는 접점, 도전성 라인 또는 재분배층(ReDistribution Laer; RDI)의 일부를 포함하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 제1 도전성 피쳐는 내부에 개구를 포함하고, 도전성 플러그의 제2 부분은 제1 도전성 피쳐에 있는 개구 아래에 배치되는 것인 반도체 디바이스.
  6. 제1항에 있어서, 제1 도전성 피쳐는 제1 반도체 칩의 저부 금속화층, 제1 반도체 칩의 상부 금속화층 또는 제1 반도체 칩의 저부 금속화층과 상부 금속화층 사이에 배치되는 금속화층에 도전성 라인을 포함하는 것인 반도체 디바이스.
  7. 제1항에 있어서, 제2 도전성 피쳐는 제2 반도체 칩의 저부 금속화층, 제2 반도체 칩의 상부 금속화층 또는 제2 반도체 칩의 저부 금속화층과 상부 금속화층 사이에 배치되는 금속화층에 도전성 라인을 포함하는 것인 반도체 디바이스.
  8. 반도체 디바이스로서,
    제1 기판과, 제1 기판 위에 형성되고 제1 반도체 칩의 재분배층의 접촉층, 도전성 라인층 또는 재분배층(RDL)에 배치되는 제1 도전성 피쳐를 포함하는 제1 반도체 칩;
    제1 반도체 칩에 접합되고, 제2 기판과, 제2 기판 위에 형성되고, 제2 반도체 칩의 접촉층, 도전성 라인층 또는 RDL에 배치되는 제2 도전성 피쳐를 포함하는 제2 반도체 칩; 및
    제1 도전성 피쳐를 통해 배치되고 제2 도전성 피쳐에 커플링되는 도전성 플러그
    를 포함하고, 상기 도전성 플러그는
    제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분;
    제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고, 제2 폭을 포함하는 제2 부분; 및
    제1 부분과 제1 도전성 피쳐 사이에 배치되는 제3 부분
    을 포함하고, 상기 제1 폭은 제2 폭보다 크고, 상기 제3 폭은 제2 폭보다 크고 제1 폭보다 작은 것은 반도체 디바이스.
  9. 제8항에 있어서, 제1 반도체 칩 또는 제2 반도체 칩은 특정 용도용 집적 회로(Application Specific Integrated Circuit; ASIC) 디바이스 또는 시스템온칩(System-On-a-Chip)을 포함하는 것인 반도체 디바이스.
  10. 제8항에 있어서, 상기 반도체 디바이스는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 이미지 센서 디바이스인 것인 반도체 디바이스.
  11. 제8항에 있어서, 도전성 플러그는 제1 반도체 칩 또는 제2 반도체 칩의 금속간 절연막(Inter-Metal Dielectric; IMD) 내에 배치되는 것인 반도체 디바이스.
  12. 제8항에 있어서, 제1 도전성 피쳐, 제2 도전성 피쳐 또는 도전성 플러그는 기본적으로 W, Cu, AlCu, 폴리실리콘 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 포함하는 것인 반도체 디바이스.
  13. 제8항에 있어서, 도전성 플러그의 제1 부분은 제1 반도체 칩의 제1 기판 내에 배치되는 것인 반도체 디바이스.
  14. 제8항에 있어서, 도전성 플러그의 일부가 제1 도전성 피쳐 또는 제2 도전성 피쳐 내에 배치되는 것인 반도체 디바이스.
  15. 반도체 디바이스의 제조 방법으로서,
    제1 기판과 제1 기판 위에 있는 형성된 제1 도전성 피쳐를 포함하는 제1 반도체 칩과, 제2 기판과 제2 기판 위에 형성된 제2 도전성 피쳐를 포함하고 제1 반도체 칩에 접합되는 제2 반도체 칩을 마련하는 것; 및
    제1 도전성 피쳐를 통해 배치되고 제2 도전성 피쳐에 커플링되는 도전성 플러그를 형성하는 것
    을 포함하고, 도전성 플러그는 제1 도전성 피쳐 위에 배치되고 제1 폭을 포함하는 제1 부분을 포함하며, 도전성 플러그는 제1 도전성 피쳐 아래에 또는 제1 도전성 피쳐 내에 배치되고 제2 폭을 포함하는 제2 부분을 더 포함하고, 상기 제1 폭은 제2 폭보다 큰 것인 반도체 디바이스의 제조 방법.
  16. 제15항에 있어서, 도전성 플러그의 제2 부분을 형성하는 것은 제1 도전성 피쳐를 하드 마스크로서 사용하는 것을 포함하는 것인 반도체 디바이스의 제조 방법.
  17. 제16항에 있어서, 상기 제1 도전성 피쳐는 접점, 도전성 라인 또는 재분배층(RLD)의 일부를 포함하는 것인 반도체 디바이스의 제조 방법.
  18. 제16항에 있어서, 제2 도전성 피쳐는 접점, 도전성 라인 또는 재분배층(RLD)의 일부를 포함하는 것인 반도체 디바이스의 제조 방법.
  19. 제15항에 있어서, 제1 도전성 피쳐, 제2 도전성 피쳐 또는 도전성 플러그는 기본적으로 W, Cu AlCu, 폴리실리콘 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 포함하는 것인 반도체 디바이스의 제조 방법.
  20. 제15항에 있어서, 도전성 플러그를 형성하는 것은 제1 부분과 제1 도전성 피쳐 사이에 배치되는 제3 부분을 포함하는 도전성 플러그를 형성하는 것을 더 포함하고, 제3 부분은 제3 폭을 포함하고, 제3 폭은 제2 폭보다 크고 제1 폭보다 작은 것인 반도체 디바이스의 제조 방법.
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