DE102014100564A1 - Halbleitervorrichtungen und Verfahren zu ihrer Herstellung - Google Patents

Halbleitervorrichtungen und Verfahren zu ihrer Herstellung Download PDF

Info

Publication number
DE102014100564A1
DE102014100564A1 DE102014100564.3A DE102014100564A DE102014100564A1 DE 102014100564 A1 DE102014100564 A1 DE 102014100564A1 DE 102014100564 A DE102014100564 A DE 102014100564A DE 102014100564 A1 DE102014100564 A1 DE 102014100564A1
Authority
DE
Germany
Prior art keywords
conductive
semiconductor chip
conductive feature
width
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102014100564.3A
Other languages
English (en)
Inventor
Shu-Ting Tsai
Dun-Nian Yaung
Jen-Cheng Liu
Szu-Ying Chen
U-Ting CHEN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102014100564A1 publication Critical patent/DE102014100564A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909—Post-treatment of the connector or the bonding area
    • H01L2224/8293—Reshaping
    • H01L2224/82931—Reshaping by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909—Post-treatment of the connector or the bonding area
    • H01L2224/8293—Reshaping
    • H01L2224/82947—Reshaping by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Es sind Halbleitervorrichtungen und Verfahren zu ihrer Herstellung offenbart. In manchen Ausführungsformen umfasst eine Halbleitervorrichtung einen ersten Halbleiterchip, der ein erstes Substrat und ein erstes leitendes Merkmal umfasst, das über dem ersten Substrat ausgebildet ist, und einen zweiten Halbleiterchip, der mit dem ersten Halbleiterchip gebondet ist. Der zweite Halbleiterchip umfasst ein zweites Substrat und ein zweites leitendes Merkmal, das über dem zweiten Substrat ausgebildet ist. Ein leitender Stift erstreckt sich durch das erste leitende Merkmal und ist mit dem zweiten leitenden Merkmal verbunden. Der leitende Stift umfasst einen ersten Abschnitt, der über dem ersten leitenden Merkmal angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist, und einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal angeordnet ist. Der zweite Abschnitt hat eine zweite Breite. Die erste Breite ist größer als die zweite Breite.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung bezieht sich auf die folgende anhängige Patentanmeldung derselben Anmelderin: US-Nr. 13/839 860, eingereicht am 15. 3. 2013, mit dem Titel „Interconnect Structure and Method”, die hiermit in ihrer Gesamtheit einbezogen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie etwa PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, als Beispielen. Halbleitervorrichtungen werden üblicherweise hergestellt, indem auf einander folgend isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten aus verschiedenen Materialien über einem Halbleitersubstrat abgelagert werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Die Halbleiterbranche verbessert weiterhin die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch fortlaufende Verringerung der minimalen Merkmalgröße, was es erlaubt, dass mehr Komponenten in eine vorgegebene Fläche integriert werden.
  • Während sich die Halbleitertechnologien weiter entwickeln, haben sich gestapelte Halbleitervorrichtungen als effektive Alternative gezeigt, um die physikalische Größe einer Halbleitervorrichtung weiter zu verringern. Bei einer gestapelten Halbleitervorrichtung werden aktive Schaltungen, wie etwa Logik-, Speicher-, Prozessorschaltungen und Ähnliches, auf getrennten Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können auf einander angeordnet werden, um den Formfaktor der Halbleitervorrichtung weiter zu verkleinern.
  • Zwei Halbleiterwafer können durch geeignete Bonding-Techniken verbunden werden. Manche allgemein verwendete Bonding-Techniken für Halbleiterwafer umfassen direktes Bonden, chemisch aktiviertes Bonden, plasma-aktiviertes Bonden, anodisches Bonden, eutektisches Bonden, Glas-Frit-Bonden, Klebebonden, Thermokompressions-Bonden, reaktives Bonden und/oder Ähnliches. Nachdem zwei Halbleiterwafer verbunden wurden, kann die Grenzfläche zwischen zwei Halbleiterwafern in manchen Anwendungen einen elektrisch leitenden Pfad zwischen den gestapelten Halbleiterwafern bereitstellen.
  • Ein vorteilhaftes Merkmal von gestapelten Halbleitervorrichtungen liegt darin, dass eine viel größere Dichte erreicht werden kann, wenn gestapelte Halbleitervorrichtungen verwendet werden. Darüber hinaus können gestapelte Halbleitervorrichtungen kleinere Formfaktoren, verbesserte Wirtschaftlichkeit, verbesserte Leistungsfähigkeit und niedrigeren Stromverbrauch erreichen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, in Verbindung mit den beigefügten Zeichnungen, bei denen:
  • 1A bis 1F Schnittansichten von Halbleitervorrichtungen in verschiedenen Herstellungsstadien zeigen, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung;
  • 2 bis 6 Schnittansichten von Halbleitervorrichtungen zeigen, in Übereinstimmung mit manchen Ausführungsformen;
  • 7 bis 9 Schnittansichten von Halbleitervorrichtungen zeigen, in Übereinstimmung mit anderen Ausführungsformen;
  • 10 bis 12 Schnittansichten von Halbleitervorrichtungen zeigen, in Übereinstimmung mit anderen Ausführungsformen;
  • 13 bis 15 Schnittansichten von Halbleitervorrichtungen zeigen, in Übereinstimmung mit anderen Ausführungsformen;
  • 16 bis 18 Schnittansichten von Halbleitervorrichtungen zeigen, in Übereinstimmung mit anderen Ausführungsformen;
  • 19 bis 21 Schnittansichten von Halbleitervorrichtungen zeigen, in Übereinstimmung mit anderen Ausführungsformen; und
  • 22 ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung ist, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Elemente, außer es ist anderweitig angezeigt. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der Ausführungsformen zeigen, und sind nicht notwendigerweise im Maßstab gezeichnet.
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung von manchen der Ausführungsformen der vorliegenden Offenbarung sind unten detailliert beschrieben. Man sollte jedoch anerkennen, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte vorsieht, die in einer breiten Vielfalt von speziellen Kontexten ausgeführt werden können. Die speziellen beschriebenen Ausführungsformen sind nur Beispiele von speziellen Arten, die Offenbarung herzustellen und zu verwenden, und schränken den Schutzumfang der Offenbarung nicht ein.
  • Manche Ausführungsformen der vorliegenden Offenbarung beziehen sich auf neue Verfahren zum Ausbilden von leitenden Stiften (engl. „conductive plugs”) zwischen leitenden Merkmalen von Halbleiterwafern, die miteinander verbunden (gebondet) sind, und ihren Strukturen.
  • Die 1A bis 1F zeigen Schnittansichten einer Halbleitervorrichtung 100 in verschiedenen Herstellungsstadien, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. Leitende Stift 120 (siehe 1F) werden ausgebildet, indem darunter liegende Materialschichten der Halbleitervorrichtung 100 mittels leitender Merkmale 106a als Harte-Maske-Material mittels eines Verfahrens strukturiert werden, das in der verwandten US-Patentanmeldung mit der Serien-Nr. 13/839 860 beschrieben ist, eingereicht am 15. 3. 2013, mit dem Titel „Interconnect Structure and Method”, die hier durch Bezugnahme einbezogen ist.
  • Bezieht man sich zuerst auf 1A, so ist eine Schnittansicht einer gestapelten Halbleitervorrichtung vor dem Verbindungsvorgang gezeigt. Ein erster Halbleiterchip 110a wird in manchen Ausführungsformen umgedreht und dann mit einem zweiten Halbleiterchip 110b verbunden (gebondet). Der erste Halbleiterchip 110a umfasst ein erstes Substrat 102a und ein erstes leitendes Merkmal 106a, das über dem ersten Substrat 102a ausgebildet ist. Das erste leitende Merkmal 106a ist in einem ersten Zwischen-Metall-Dielektrikum (IMD) 104a ausgebildet, das über dem ersten Substrat 102a angeordnet ist. Das erste leitende Merkmal 106a ist in manchen Ausführungsformen in einer Kontaktschicht 122a des ersten IMDs 104a ausgebildet. Das erste leitende Merkmal 106a umfasst eine Öffnung 107. Der erste Halbleiterchip 110a kann in manchen Ausführungsformen eine Mehrzahl von ersten leitenden Merkmalen 106a umfassen.
  • Der zweite Halbleiterchip 110b umfasst ein zweites Substrat 102b und ein zweites leitendes Merkmal 106b, das über dem zweiten Substrat 102b ausgebildet ist. Das zweite leitende Merkmal 106b ist in einem zweiten IMD 104b ausgebildet, das über dem zweiten Substrat 102b angeordnet ist. Das erste leitende Merkmal 106a ist in manchen Ausführungsformen in einer Umverteilungsschicht (RDL) 132b des zweiten IMDs 104b ausgebildet. Der zweite Halbleiterchip 110b kann in manchen Ausführungsformen eine Mehrzahl von zweiten leitenden Merkmalen 106b umfassen.
  • Das erste und das zweite IMD 104a und 104b des ersten Halbleiterchips 110a bzw. des zweiten Halbleiterchips 110b können eine Mehrzahl von leitenden Merkmalen umfassen, wie etwa Leiterbahnen 108a und 108b und Vias (Kontaktlöcher, nicht gezeigt), die in einer Mehrzahl von Schichten aus Isoliermaterial des ersten und des zweiten IMDs 104a und 104b beispielsweise mittels Damaszier- oder subtraktiven Ätztechniken ausgebildet werden.
  • Das erste und das zweite Substrat 102a bzw. 102b des ersten Halbleiterchips 110a bzw. des zweiten Halbleiterchips 110b umfassen jeweils ein Werkstück, das beispielsweise ein Halbleitersubstrat umfassen kann, das Silizium oder andere Halbleitermaterialien umfasst, und kann durch eine Isolierschicht bedeckt sein. Die Werkstücke können auch andere aktive Komponenten oder Schaltungen umfassen, die nicht gezeigt sind. Die Werkstücke können beispielsweise Siliziumoxid über Einkristall-Silizium umfassen. Die Werkstücke können andere leitende Schichten oder andere Halbleiterelemente umfassen, z. B. Transistoren, Dioden etc. Verbundhalbleiter, beispielsweise GaAs, InP, Si/Ge oder SiC können anstatt des Siliziums verwendet werden. Die Werkstücke können beispielsweise ein Silizium-auf-Isolator-(SOI)- oder Germanium-auf-Isolator-(GOI)-Substrat umfassen.
  • In 1B ist eine Schnittansicht der Halbleitervorrichtung 100 nach dem Verbinden des ersten und des zweiten Halbleiterchips 110a und 110b gezeigt, in Übereinstimmung mit manchen Ausführungsformen. Die Halbleitervorrichtung 100 umfasst den ersten Halbleiterchip 110a, der mit dem zweiten Halbleiterchip 110b verbunden (gebondet) ist. In manchen Ausführungsformen sind Bondinseln auf oder innerhalb des ersten Halbleiterchips 110a und des zweiten Halbleiterchips 110b ausgebildet. Die Bondinseln des zweiten Halbleiterchips 110b können auf einander liegend zu ihren entsprechenden Bondinseln des ersten Halbleiterchips 110a ausgerichtet sein. Der erste Halbleiterwafer 110 und der zweite Halbleiterwafer 210 sind zusammen durch eine geeignete Verbindungstechnik gebondet, wie etwa direktes Bonden, was mittels Metall-Metall-Bonden (z. B. Kupfer-Kupfer-Bonden), Dielektrikum-Dielektrikum-Bonden (z. B. Oxid-Oxid-Bonden), Metall-Dielektrikum-Bonden (z. B. Oxid-Kupfer-Bonden), eine Kombination daraus und/oder Ähnlichem implementiert werden kann.
  • Eine untere Antireflexbeschichtungs-(BARC)-Schicht 112, die auch in 1B gezeigt ist, ist über dem ersten Halbleiterchip 110a ausgebildet, und ein Strukturierverfahren wird auf das erste Substrat 102a des ersten Halbleiterchips 110a angewendet, in Übereinstimmung mit manchen Ausführungsformen. Die BARC-Schicht 112 ist auf der Rückseite des ersten Substrats 102a ausgebildet. Die BARC-Schicht 112 kann aus einem Nitridmaterial, einem organischen Material, einem Oxidmaterial und Ähnlichem ausgebildet sein. Die BARC-Schicht 112 kann mittels geeigneter Techniken ausgebildet werden, wie etwa chemischer Gasphasenabscheidung (CVD) und/oder Ähnlichem. Die BARC-Schicht 112 kann beispielsweise eine Dicke von etwa 200 Ångström bis etwa 6000 Ångström aufweisen. Alternativ kann die BARC-Schicht 112 andere Materialien, Abmessungen und Ausbildungsverfahren umfassen.
  • Eine strukturierte Maske (nicht gezeigt), wie etwa eine Photoresistmaske und/oder Ähnliches, kann über der BARC-Schicht 112 mittels geeigneter Ablagerungs- und Photolithographietechniken ausgebildet werden. Ein geeignetes Ätzverfahren, wie etwa reaktives Ionenätzen (RIE) oder anderes Trockenätzen, anisotropes Nassätzen oder jedes andere geeignete anisotrope Ätz- oder Strukturierverfahren, kann auf das erste Substrat 102a des ersten Halbleiterchips 110a angewendet werden. Im Ergebnis wird eine Mehrzahl von Öffnungen in der BARC-Schicht 112 und dem ersten Substrat 102 ausgebildet, wie in 1B gezeigt ist. Die Öffnungen in der BARC-Schicht 112 und dem ersten Substrat 102a sind über ersten leitenden Merkmalen 106a ausgebildet. Zumindest ein Teil der ersten leitenden Merkmale 106a wird durch die Öffnungen in Ausführungsformen freigelegt, in denen die ersten leitenden Merkmale 106a in einer Kontaktschicht 122a angeordnet sind. In anderen Ausführungsformen, wie etwa den Ausführungsformen, die in den 2 bis 6 gezeigt sind, kann ein Abschnitt des ersten IMDs 104a zwischen den Öffnungen in dem ersten Substrat 102a und den ersten leitenden Merkmalen 106a angeordnet sein.
  • 1C zeigt eine Schnittansicht der Halbleitervorrichtung 100, die in 1B gezeigt ist, nachdem eine dielektrische Schicht 114 über der Halbleitervorrichtung 100 abgelagert wurde, in Übereinstimmung mit manchen Ausführungsformen. Die dielektrische Schicht 114 ist über den Unterseiten und Seitenwänden der Öffnungen in dem ersten Substrat 102a und über der BARC-Schicht 112 ausgebildet. Die dielektrische Schicht 114 kann aus verschiedenen Dielektrika ausgebildet sein, die üblicherweise bei der Herstellung von integrierten Schaltungen verwendet werden. Die dielektrische Schicht 114 kann beispielsweise aus Siliziumdioxid, Siliziumnitrid oder einer dotierten Glasschicht, wie etwa Bor-Silikat-Glas und Ähnlichem, ausgebildet sein. Alternativ kann die dielektrische Schicht 114 eine Schicht aus Siliziumnitrid, eine Siliziumoxinitrid-Schicht, eine Polyamidschicht, ein Isolator mit niedriger dielektrischer Konstante oder Ähnliches sein. Zusätzlich kann auch eine Kombination aus oder mehrere der vorgenannten Dielektrika verwendet werden, um die dielektrische Schicht 114 auszubilden. In Übereinstimmung mit manchen Ausführungsformen kann die dielektrische Schicht 114 mittels geeigneter Techniken ausgebildet werden, wie etwa Sputtern, Oxidierung, CVD und/oder Ähnlichem. Die dielektrische Schicht 114 kann beispielsweise eine Dicke von etwa 200 Ångström bis etwa 8000 Ångström aufweisen. Alternativ kann die dielektrische Schicht 114 andere Materialien, Abmessungen und Ausbildungsverfahren umfassen.
  • Die 1D zeigt eine Schnittansicht der Halbleitervorrichtung 100, die in 1C gezeigt ist, nachdem eine Maske 116 über der Halbleitervorrichtung 100 ausgebildet wurde, in Übereinstimmung mit manchen Ausführungsformen. Die strukturierte Maske 116 ist über den Seitenwänden der Öffnungen in dem ersten Substrat 102a über der dielektrischen Schicht 114 ausgebildet. Es werden beispielsweise zwei neue Öffnungen entlang der Seitenwände der Öffnungen, die in 1C gezeigt sind, ausgebildet, nachdem die strukturierte Maske 116 ausgebildet wurde. Die strukturierte Maske 116 kann beispielsweise eine Photoresistschicht oder ein anderes lichtempfindliches Material sein, das mittels eines Lithographieverfahrens strukturiert wird. Die strukturierte Maske 116 wird auf der oberen Fläche der Halbleitervorrichtung 100 mittels geeigneter Ablagerungs- und Photolithographietechniken ausgebildet.
  • Die 1E zeigt eine Schnittansicht der Halbleitervorrichtung 100, die in 1D gezeigt ist, nachdem ein Ätzverfahren auf die Halbleitervorrichtung 100 angewendet wurde, in Übereinstimmung mit manchen Ausführungsformen. Ein geeignetes Ätzverfahren, wie etwa Trockenätzung, anisotrope Nassätzung oder jedes andere geeignete anisotrope Ätz- oder Strukturierverfahren, kann ausgeführt werden, um Öffnungen in der dielektrischen Schicht 114 und dem ersten IMD 104a auszubilden. Die Öffnungen in dem ersten IMD 104a werden beispielsweise durch die ersten leitenden Merkmale 106a in dem ersten IMD 104a mittels der ersten leitenden Merkmale 106a als harter Maske ausgebildet. Die Öffnungen sind beispielsweise jeweils Erweiterungen der Öffnungen über den ersten leitenden Merkmalen 106a, die in den 1B, 1C und 1D gezeigt sind. Insbesondere erstrecken sich die Öffnungen durch das erste IMD 104a sowie die Bonding-Grenzfläche der zwei gestapelten Halbleiterchips 110a und 110b. In Ausführungsformen, in denen zweite leitende Merkmale 106b in unteren Schichten in dem zweiten IMD 104b ausgebildet sind (wie in den 7 bis 21 gezeigt ist), erstrecken sich die Öffnungen durch Abschnitte des zweiten IMDs 104b. Wie in 1E gezeigt ist, werden Abschnitte der ersten leitenden Merkmale 106a und der zweiten leitenden Merkmale 106b freigelegt, nachdem die Öffnungen ausgebildet wurden.
  • Man beachte, dass die ersten leitenden Merkmale 106a und die zweiten leitenden Merkmale 106b aus geeigneten Metallmaterialien bestehen können, wie etwa in manchen Ausführungsformen Kupfer, das eine andere Ätzrate (-selektivität) als das erste Substrat 102a und die Schichten aus Isoliermaterial des ersten IMDs 104a und des zweiten IMDs 104b hat. Insofern können die ersten leitenden Merkmale 106a als Harte-Maske-Schicht für das Ätzverfahren des ersten IMDs 104a und des zweiten IMDs 104b dienen. Ein selektives Ätzverfahren kann angewendet werden, um das erste IMD 104a und das zweite IMD 104b schnell zu ätzen, während nur ein Abschnitt oder ein vernachlässigbarer Anteil der ersten leitenden Merkmale 106a geätzt wird. Wie in 1E gezeigt ist, wird in manchen Ausführungsformen der freigelegte Abschnitt der Harte-Maske-Schicht (z. B. der ersten leitenden Merkmale 106a) teilweise weggeätzt, wodurch eine Vertiefung in den oberen Flächen der ersten leitenden Merkmale 106a ausgebildet wird. Die Tiefe der Vertiefung kann variieren, abhängig von unterschiedlichen Anwendungen und Designanforderungen. In anderen Ausführungsformen muss keine Vertiefung in den ersten leitenden Merkmalen 106a ausgebildet werden, was nicht gezeigt ist.
  • Die verbleibende Maske 116 (siehe 1D) wird entfernt, was auch in 1E gezeigt ist, indem geeignete Photoresist-Entfernungstechniken verwendet werden, wie etwa Reinigung mit chemischen Lösungsmitteln, Plasmaätzen, Trockenablösen (engl. „dry stripping”) und/oder Ähnliches.
  • Bezieht man sich jetzt auf die 1F, so wird ein leitendes Material in die Öffnungen gefüllt, in Übereinstimmung mit verschiedenen Ausführungsformen der vorliegenden Offenbarung. In manchen Ausführungsformen kann eine Sperrschicht und/oder eine Keimschicht (nicht gezeigt) vor einem Plattierverfahren abgelagert werden, durch das das leitende Material, z. B. durch ein Elektroplattierverfahren, in die Öffnungen gefüllt wird. Das leitende Material kann alternativ mittels eines Ablagerungsverfahrens oder anderer Methoden ausgebildet werden. Ein chemisch-mechanisches Polierverfahren (CMP) und/oder ein Ätzverfahren wird auf die obere Fläche der Halbleitervorrichtung 100 angewendet, um überschüssige Abschnitte des leitenden Materials von der oberen Fläche der Halbleitervorrichtung 100 (z. B. über der dielektrischen Schicht 114) zu entfernen, was leitende Stifte 120 zurücklässt, die aus dem leitenden Material bestehen, das in den Öffnungen ausgebildet wurde, wie in 1E gezeigt ist.
  • Jeder der leitenden Stifte 120 kann in manchen Ausführungsformen drei Abschnitte umfassen. Ein erster Abschnitt erstreckt sich von den zweiten leitenden Merkmalen 106b zu der Harte-Maske-Schicht, die von den ersten leitenden Merkmalen 106a gebildet wird. Der erste Abschnitt hat eine Breite W1, wie in 1F gezeigt ist. Ein zweiter Abschnitt erstreckt sich von der Harte-Maske-Schicht zu der Vorderseite des ersten Substrats 102a, z. B. dort, wo das erste Substrat 102a auf das erste IMD 104a trifft. Der zweite Abschnitt hat eine Breite W2. Ein dritter Abschnitt erstreckt sich von der Vorderseite des ersten Substrats 102 zu der Rückseite des ersten Substrats 102a, z. B. nahe der BARC-Schicht 112 und der dielektrischen Schicht 114. Der dritte Abschnitt hat eine Breite W3. In manchen Ausführungsformen ist W2 größer oder im Wesentlichen gleich groß wie W1 und W3 ist größer als W2. Die verschiedenen Abschnitte der leitenden Stifte 120 werden hier beispielsweise als erster, zweiter und/oder dritter Abschnitt bezeichnet, abhängig von der Reihenfolge ihrer Einführung in verschiedenen Abschnitten der Beschreibung und auch in den Ansprüchen. Wenn der dritte Abschnitt der leitenden Stifte 120, der eine Breite W3 hat, beispielsweise als erster erwähnt wird, wird er als erster Abschnitt bezeichnet, und wenn der erste Abschnitt der leitenden Stifte 120, der eine Breite W1 hat, als zweiter erwähnt wird, wird er in anderen Absätzen der Beschreibung und in den Ansprüchen als zweiter Abschnitt bezeichnet.
  • In Ausführungsformen, in denen ein oberer Abschnitt der ersten leitenden Merkmale 106a während des Ätzverfahrens, das für 1E beschrieben wurde, entfernt wird, wird der zweite Abschnitt des leitenden Stifts 120 mit der Breite W2 teilweise in den ersten leitenden Merkmalen 106a ausgebildet, wie in 1F gezeigt ist. Der zweite Abschnitt der leitenden Stifte 120 mit der Breite W2 ist auch in der Öffnung der dielektrischen Schicht 114 über den ersten leitenden Merkmalen 106a ausgebildet. Alternativ wird in Ausführungsformen, in denen ein oberer Abschnitt der ersten leitenden Merkmale 106a nicht entfernt wird (nicht gezeigt), als ein anderes Beispiel der zweite Abschnitt der leitenden Stifte 120 mit der Breite W2 nur in der Öffnung in der dielektrischen Schicht 114 über den ersten leitenden Merkmalen 106a ausgebildet.
  • Nach dem Ausbilden der leitenden Stifte 120 wird eine dielektrische Schicht 118 auf der Halbleitervorrichtung 100 ausgebildet, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung, was auch in 1F gezeigt ist. Die dielektrische Schicht 118 kann üblicherweise verwendete Dielektrika umfassen, wie etwa Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikarbid, Kombinationen daraus und/oder mehrere Schichten daraus. Die dielektrische Schicht 118 kann über der Halbleitervorrichtung mittels geeigneter Ablagerungstechniken abgelagert werden, wie etwa Sputtern, CVD und Ähnlichem. Die dielektrische Schicht 118 kann beispielsweise eine Dicke im Bereich von wenigen hundert oder tausend Ångström aufweisen. Alternativ kann die dielektrische Schicht 118 andere Materialien, Abmessungen und Ausbildungsverfahren umfassen. In manchen Ausführungsformen ist die dielektrische Schicht 118 nicht vorgesehen.
  • Ein vorteilhaftes Merkmal der Halbleitervorrichtung 100, die die gestapelten Wafer mit den leitenden Stiften 120 umfasst, die in 1F gezeigt sind, liegt darin, dass aktive Schaltungen der beiden Halbleiterchips 110a und 110b durch die leitenden Stifte 120 mit einander verbunden werden können, was den Formfaktor verringert, den Stromverbrauch verringert und in manchen Anwendungen parasitäre Interferenz der Halbleitervorrichtung 100 verhindert.
  • In manchen Ausführungsformen umfasst die Halbleitervorrichtung 100 einen leitenden Stift 120, der zwischen dem ersten leitenden Merkmal 106a und dem zweiten leitenden Merkmal 106b verbunden ist. Der leitende Stift 120 erstreckt sich durch das erste leitende Merkmal 106a und ist in manchen Ausführungsformen mit dem zweiten leitenden Merkmal 106b verbunden. Der leitende Stift 120 geht beispielsweise durch das erste leitende Merkmal 106a und endet in manchen Ausführungsformen bei dem zweiten leitenden Merkmal 106b.
  • In manchen Ausführungsformen umfasst der leitende Stift 120 einen ersten Abschnitt, der über dem ersten leitenden Merkmal 106a angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist, die die Abmessung W3 hat. Der leitende Stift 120 umfasst einen zweiten Abschnitt, der unter oder innerhalb des ersten leitenden Merkmals 106a angeordnet ist, wobei der zweite Abschnitt eine zweite Breite aufweist, die eine Abmessung W1 hat. Die erste Breite mit der Abmessung W3 ist größer als die zweite Breite mit der Abmessung W1. In manchen Ausführungsformen ist der erste Abschnitt des leitenden Stifts 120, der die erste Breite mit der Abmessung W3 aufweist, in dem ersten Substrat 102a des ersten Halbleiterchips 110a angeordnet. In manchen Ausführungsformen umfasst der leitende Stift 120 weiter einen dritten Abschnitt, der zwischen dem ersten Abschnitt, der die erste Breite mit der Abmessung W3 aufweist, und dem ersten leitenden Merkmal 106a angeordnet ist. Der dritte Abschnitt des leitenden Stifts 120 weist eine dritte Breite mit einer Abmessung W2 auf, wobei die dritte Breite mit der Abmessung W2 größer als die zweite Breite des leitenden Stifts 120 mit der Abmessung W1 ist und wobei die dritte Breite mit der Abmessung W2 kleiner als die erste Breite des leitenden Stifts 120 mit der Abmessung W3 ist.
  • In den Figuren sind zwei leitende Stifte 120 gezeigt; es kann jedoch nur ein leitender Stift 120 ausgebildet werden oder es kann eine Mehrzahl von leitenden Stiften 120 (z. B. drei oder mehr) in der Halbleitervorrichtung 100 ausgebildet werden. Die leitenden Stifte 120 bilden vertikale Verbindungen für die Halbleitervorrichtung 100 zwischen den ersten leitenden Merkmalen 106a und den zweiten leitenden Merkmalen 106b. Sie können auch als Durchkontaktierungen bezeichnet werden. Genauso sind nur zwei Halbleiterchips 110a und 110b gezeigt; alternativ können in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung drei oder mehr Halbleiterchips zusammen gebondet und mittels leitender Stifte 120 verbunden sein.
  • Das erste leitende Merkmal 106a umfasst in manchen Ausführungsformen eine harte Maske für das Ausbilden des zweiten Abschnitts des leitenden Stifts 120, der die zweite Breite mit der Abmessung W1 aufweist. Das erste leitende Merkmal 106a umfasst in manchen Ausführungsformen eine Öffnnung und der zweite Abschnitt des leitenden Stifts 120, der die zweite Breite mit der Abmessung W1 aufweist, ist unter der Öffnung in dem ersten leitenden Merkmal 106a angeordnet. Das erste leitende Merkmal 106a hat in manchen Ausführungsformen in der Draufsicht eine kreisförmige, ovale, quadratische, rechteckige oder andere Form, wie in der verwandten Patentanmeldung beschrieben ist.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung umfassen das erste leitende Merkmal 106a, das zweite leitende Merkmal 106b und die leitenden Stifte 120 ein leitendes Material, wie beispielsweise W, Cu, AlCu, Polysilizium oder andere leitende Materialien oder Kombinationen oder mehrere Schichten daraus. Alternativ können das erste leitende Merkmal 106a, das zweite leitende Merkmal 106b und die leitenden Stifte 120 andere Materialien umfassen.
  • In manchen Ausführungsformen ist ein Abschnitt der leitenden Stifte 120 in dem ersten leitenden Merkmal 106a oder dem zweiten leitenden Merkmal 106b angeordnet. In 1F ist beispielsweise ein Abschnitt der leitenden Stifte 120 innerhalb des ersten leitenden Merkmals 106a angeordnet und durchquert dieses in einer Öffnung (siehe Öffnung 107 in 1A) in jedem der ersten leitenden Merkmale 106a. In manchen Ausführungsformen wird während des Ätzverfahrens für die leitenden Stifte 120 ein oberer Abschnitt des zweiten leitenden Merkmals 106b entfernt, und das leitende Material des leitenden Stifts 120 füllt den oberen Abschnitt des zweiten leitenden Merkmals 106b, so dass ein Abschnitt des leitenden Stifts 120 in dem zweiten leitenden Merkmal 106b angeordnet ist und mit diesem verbunden ist (in den Figuren nicht gezeigt).
  • In der Ausführungsform, die in den 1A bis 1F gezeigt ist, ist das erste leitende Merkmal 106a in einer Kontaktschicht 122a des ersten Halbleiterchips 110a ausgebildet, und das zweite leitende Merkmal 106b ist in einer Umverteilungsschicht (RDL) 132b des zweiten Halbleiterchips 110b ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von der Kontaktschicht 122a des ersten Halbleiterchips 110a zu der RDL 132b des zweiten Halbleiterchips 110b bereit. In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung können das erste leitende Merkmal 106a und das zweite leitende Merkmal 106b jedoch in jeder der anderen Schichten aus leitendem Material des ersten und des zweiten IMDs 104a bzw. 104b des ersten Halbleiterchips 110a bzw. des zweiten Halbleiterchips 110b ausgebildet sein, was hier weiter beschrieben wird.
  • Die 2 bis 6 zeigen Schnittansichten von Halbleitervorrichtungen 100, in Übereinstimmung mit manchen Ausführungsformen. 2 zeigt eine Ausführungsform, in der die ersten leitenden Merkmale 106a in einer unteren Leiterbahn-Schicht 124a oder M1-Schicht des ersten Halbleiterchips 110a ausgebildet sind und die zweiten leitenden Merkmale 106b in einer RDL 132b des zweiten Halbleiterchips 110b ausgebildet sind. Man beachte, dass weil der erste Halbleiterchip 110a vor dem Bonding-Verfahren umgedreht wurde, die untere Leiterbahn-Schicht 124a in der gezeigten Ansicht neben dem oberen Abschnitt des ersten IMDs 104a erscheint. Die untere Leiterbahn-Schicht 124a umfasst in manchen Ausführungsformen beispielsweise eine untere Metallisierungsschicht des ersten Halbleiterchips 110b. Die leitenden Stifte 120 umfassen drei Abschnitte, die Breiten mit Abmessungen W1, W2 und W3 aufweisen. Da die ersten leitenden Merkmale 106a in einer Schicht unter der Oberfläche des IMDs 104a neben dem ersten Substrat 102a ausgebildet sind, ist ein Abschnitt des leitenden Stifts 120, der eine Abmessung W2 aufweist, auch in dem ersten IMD 102a ausgebildet, z. B. über den ersten leitenden Merkmalen 106a.
  • 3 zeigt eine Ausführungsform, in der die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 126a oder M2-Schicht des ersten Halbleiterchips 110a ausgebildet sind und die zweiten leitenden Merkmale 106b in einer RDL 132b des zweiten Halbleiterchips 110b ausgebildet sind. Die Leiterbahn-Schicht 126a umfasst eine Metallisierungsschicht, die in manchen Ausführungsformen beispielsweise zwischen einer unteren Metallisierungsschicht und einer oberen Metallisierungsschicht des ersten Halbleiterchips 110a angeordnet ist. Die leitenden Stifte 120 umfassen drei Abschnitte, die Breiten mit Abmessungen W1, W2 und W3 aufweisen.
  • 4 zeigt eine Ausführungsform, in der die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 128a oder Mx-Schicht des ersten Halbleiterchips 110a ausgebildet sind und die zweiten leitenden Merkmale 106b in einer RDL 132b des zweiten Halbleiterchips 110b ausgebildet sind. Die Leiterbahn-Schicht 128a umfasst eine obere Metallisierungsschicht, die in manchen Ausführungsformen beispielsweise zwischen einer unteren Metallisierungsschicht und einer oberen Metallisierungsschicht des ersten Halbleiterchips 110a angeordnet ist. Die leitenden Stifte 120 umfassen drei Abschnitte, die Breiten mit Abmessungen W1, W2 und W3 aufweisen.
  • 5 zeigt eine Ausführungsform, in der die ersten leitenden Merkmale 106a in einer oberen Leiterbahn-Schicht 130a des ersten Halbleiterchips 110a ausgebildet sind und die zweiten leitenden Merkmale 106b in einer RDL 132b des zweiten Halbleiterchips 110b ausgebildet sind. Die obere Leiterbahn-Schicht 130a umfasst in manchen Ausführungsformen beispielsweise eine obere Metallisierungsschicht des ersten Halbleiterchips 110a. Merkmale in der oberen Leiterbahn-Schicht 130a können in manchen Ausführungsformen beispielsweise breiter und dicker als Merkmale in einer Mx-Schicht sein, die in 4 beschrieben ist. In anderen Ausführungsformen müssen Merkmale in der oberen Leiterbahn-Schicht 130a nicht breiter oder dicker als Merkmale in einer Mx-Schicht sein. Die leitenden Stifte 120 umfassen drei Abschnitte, die Breiten mit Abmessungen W1, W2 und W3 aufweisen.
  • 6 zeigt eine Ausführungsform, in der die ersten leitenden Merkmale 106a in einer RDL 132a des ersten Halbleiterchips 110a ausgebildet sind und die zweiten leitenden Merkmale 106b in einer RDL 132b des zweiten Halbleiterchips 110b ausgebildet sind. Die RDL 132a ist in manchen Ausführungsformen beispielsweise neben einer Oberfläche des IMDs 104a des ersten Halbleiterchips 110a angeordnet. Die leitenden Stifte 120 umfassen drei Abschnitte, die Breiten mit Abmessungen W1, W2 und W3 aufweisen. Ein Abschnitt der leitenden Stifte 120, der in dem ersten leitenden Merkmal 106a angeordnet ist, weist eine Breite mit einer Abmessung W1 auf. Ein Abschnitt der leitenden Stifte 120, der in dem IMD 104a des ersten Halbleiterchips 110a und in der Öffnung in der dielektrischen Schicht 114 angeordnet ist, weist eine Breite mit einer Abmessung W2 auf. Ein Abschnitt der leitenden Stifte 120, der in dem ersten Substrat 102a des ersten Halbleiterchips 110a angeordnet ist, weist eine Breite mit einer Abmessung W3 auf.
  • In den Ausführungsformen, die in den 1 bis 6 gezeigt sind, sind die zweiten leitenden Merkmale 106b in einer RDL 132b des zweiten Halbleiterchips 110b ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von den verschiedenen Schichten aus leitendem Material, z. B. den Schichten 122a, 124a, 126a, 128a und 132a des ersten Halbleiterchips 110a, zu der RDL 132b des zweiten Halbleiterchips 110b bereit. In anderen Ausführungsformen sind die zweiten leitenden Merkmale 106b in anderen Schichten aus leitendem Material des IMDs 104b des zweiten Halbleiterchips 110b ausgebildet.
  • Die 7 bis 9 zeigen beispielsweise Schnittansichten von Halbleitervorrichtungen 100, in Übereinstimmung mit anderen Ausführungsformen. In 7 sind die ersten leitenden Merkmale 106a in einer Kontaktschicht 122a des ersten Halbleiterchips 110a ausgebildet und die zweiten leitenden Merkmale 106b in einer oberen Leiterbahn-Schicht 130b des zweiten Halbleiterchips 110b ausgebildet. In 8 sind die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 124a, 126a, 128a oder 130a des ersten Halbleiterchips 110a ausgebildet und die zweiten leitenden Merkmale 106b in einer oberen Leiterbahn-Schicht 130b des zweiten Halbleiterchips 110b ausgebildet. In 9 sind die ersten leitenden Merkmale 106a in einer RDL 132a des ersten Halbleiterchips 110a ausgebildet und die zweiten leitenden Merkmale 106b in einer oberen Leiterbahn-Schicht 130b des zweiten Halbleiterchips 110b ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von den verschiedenen Schichten aus leitendem Material 122a, 124a, 126a, 128a, 130a und 132a des ersten Halbleiterchips 110a zu der oberen Leiterbahn-Schicht 130b des zweiten Halbleiterchips 110b bereit. Ein Abschnitt der leitenden Stifte 120, der eine Breite mit einer Abmessung W1 aufweist, erstreckt sich so durch die ersten leitenden Merkmale 106a in das IMD 104b des zweiten Halbleiterchips 110b, dass er mit den zweiten leitenden Merkmalen 106b verbunden ist.
  • Die 10 bis 12 zeigen Schnittansichten von Halbleitervorrichtungen 100, in Übereinstimmung mit anderen Ausführungsformen, wobei die zweiten leitenden Merkmale 106b in einer Leiterbahn-Schicht 128b oder Mx-Schicht des zweiten Halbleiterchips 110b ausgebildet sind. In 10 sind die ersten leitenden Merkmale 106a in einer Kontaktschicht 122a des ersten Halbleiterchips 110a ausgebildet. In 11 sind die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 124a, 126a, 128a oder 130a des ersten Halbleiterchips 110a ausgebildet. In 12 sind die ersten leitenden Merkmale 106a in einer RDL 132a des ersten Halbleiterchips 110a ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von den verschiedenen Schichten aus leitendem Material 122a, 124a, 126a, 128a, 130a und 132a des ersten Halbleiterchips 110a zu der Leiterbahn-Schicht 128b oder Mx-Schicht des zweiten Halbleiterchips 110b bereit. Ein Abschnitt der leitenden Stifte 120, der eine Breite mit einer Abmessung W1 aufweist, erstreckt sich so durch die ersten leitenden Merkmale 106a in das IMD 104b des zweiten Halbleiterchips 110b, dass er mit den zweiten leitenden Merkmalen verbunden ist.
  • Die 13 bis 15 zeigen Schnittansichten von Halbleitervorrichtungen 100, in Übereinstimmung mit anderen Ausführungsformen, wobei die zweiten leitenden Merkmale 106b in einer Leiterbahn-Schicht 126b oder M2-Schicht des zweiten Halbleiterchips 110b ausgebildet sind. In 13 sind die ersten leitenden Merkmale 106a in einer Kontaktschicht 122a des ersten Halbleiterchips 110a ausgebildet. In 14 sind die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 124a, 126a, 128a oder 130a des ersten Halbleiterchips 110a ausgebildet. In 15 sind die ersten leitenden Merkmale 106a in einer RDL 132a des ersten Halbleiterchips 110a ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von den verschiedenen Schichten aus leitendem Material 122a, 124a, 126a, 128a, 130a und 132a des ersten Halbleiterchips 110a zu der Leiterbahn-Schicht 126b oder M2-Schicht des zweiten Halbleiterchips 110b bereit. Ein Abschnitt der leitenden Stifte 120, der eine Breite mit einer Abmessung W1 aufweist, erstreckt sich so durch die ersten leitenden Merkmale 106a in das IMD 104b des zweiten Halbleiterchips 110b, dass er mit den zweiten leitenden Merkmalen 106b verbunden ist.
  • Die 16 bis 18 zeigen Schnittansichten von Halbleitervorrichtungen 100, in Übereinstimmung mit anderen Ausführungsformen, wobei die zweiten leitenden Merkmale 106b in einer unteren Leiterbahn-Schicht 124b oder M1-Schicht des zweiten Halbleiterchips 110b ausgebildet sind. In 16 sind die ersten leitenden Merkmale 106a in einer Kontaktschicht 122a des ersten Halbleiterchips 110a ausgebildet. In 17 sind die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 124a, 126a, 128a oder 130a des ersten Halbleiterchips 110a ausgebildet. In 18 sind die ersten leitenden Merkmale 106a in einer RDL 132a des ersten Halbleiterchips 110a ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von den verschiedenen Schichten aus leitendem Material 122a, 124a, 126a, 128a, 130a und 132a des ersten Halbleiterchips 110a zu der unteren Leiterbahn-Schicht 124b des zweiten Halbleiterchips 110b bereit. Ein Abschnitt der leitenden Stifte 120, der eine Breite mit einer Abmessung W1 aufweist, erstreckt sich so durch die ersten leitenden Merkmale 106a in das IMD 104b des zweiten Halbleiterchips 110b, dass er mit den zweiten leitenden Merkmalen 106b verbunden ist.
  • Die 19 bis 21 zeigen Schnittansichten von Halbleitervorrichtungen 100, in Übereinstimmung mit anderen Ausführungsformen, wobei die zweiten leitenden Merkmale 106b in einer Kontaktschicht 122b des zweiten Halbleiterchips 110b ausgebildet sind. In 19 sind die ersten leitenden Merkmale 106a in einer Kontaktschicht 122a des ersten Halbleiterchips 110a ausgebildet. In 20 sind die ersten leitenden Merkmale 106a in einer Leiterbahn-Schicht 124a, 126a, 128a oder 130a des ersten Halbleiterchips 110a ausgebildet. In 21 sind die ersten leitenden Merkmale 106a in einer RDL 132a des ersten Halbleiterchips 110a ausgebildet. Die leitenden Stifte 120 stellen eine elektrische Verbindung von den verschiedenen Schichten aus leitendem Material 122a, 124a, 126a, 128a, 130a und 132a des ersten Halbleiterchips 110a zu der Kontaktschicht 122b des zweiten Halbleiterchips 110b bereit. Ein Abschnitt der leitenden Stifte 120, der eine Breite mit einer Abmessung W1 aufweist, erstreckt sich so durch die ersten leitenden Merkmale 106a in und durch das IMD 104b des zweiten Halbleiterchips 110b, dass er mit den zweiten leitenden Merkmalen 106b verbunden ist.
  • Somit können in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung das erste leitende Merkmal 106a und/oder das zweite leitende Merkmal 106b einen Kontakt in einer Kontaktschicht, eine Leitung in einer Leiterbahn-Schicht oder einen Abschnitt einer RDL in einer RDL-Schicht des ersten Halbleiterchips 110a bzw. des zweiten Halbleiterchips 110b umfassen. Das erste leitende Merkmal 106a kann eine Leitung in einer unteren Metallisierungsschicht des ersten Halbleiterchips 110a, in einer oberen Metallisierungsschicht des ersten Halbleiterchips 110a oder in einer Metallisierungsschicht, die zwischen einer unteren Metallisierungsschicht und einer oberen Metallisierungsschicht des ersten Halbleiterchips 110a angeordnet ist, umfassen. Ähnlich kann das zweite leitende Merkmal 106b eine Leitung in einer unteren Metallisierungsschicht des zweiten Halbleiterchips 110b, in einer oberen Metallisierungsschicht des zweiten Halbleiterchips 110b oder in einer Metallisierungsschicht, die zwischen einer unteren Metallisierungsschicht und einer oberen Metallisierungsschicht des zweiten Halbleiterchips 110b angeordnet ist, umfassen.
  • Die leitenden Stifte 120 sind in Übereinstimmung mit manchen Ausführungsformen in dem IMD 104a oder 104b des ersten Halbleiterchips 110a und/oder des zweiten Halbleiterchips 110b angeordnet. In 1F und den 2 bis 6 sind die leitenden Stifte 120 beispielsweise in dem IMD 104a des ersten Halbleiterchips 110a angeordnet. In den 7 bis 18 sind die leitenden Stifte 120 in dem IMD 104a des ersten Halbleiterchips 110a und in einem Abschnitt des IMD 104b des zweiten Halbleiterchips 110b angeordnet. In den 19 bis 21 sind die leitenden Stifte 120 in dem IMD 104a des ersten Halbleiterchips 110a und in dem IMD 104b des zweiten Halbleiterchips 110b angeordnet.
  • Der erste Halbleiterchip 110a oder der zweite Halbleiterchip 110b umfasst in manchen Ausführungsformen eine anwendungsspezifische integrierte Schaltungsvorrichtung (ASIC) oder ein System-on-a-Chip (SOC). Alternativ kann der erste Halbleiterchip 110a oder der zweite Halbleiterchip 110b andere Arten von Vorrichtungen umfassen und kann so angepasst sein, dass er andere Funktionen ausführt. In manchen Ausführungsformen umfasst die Halbleitervorrichtung 100 eine CMOS-Bildsensor-Vorrichtung. In manchen Ausführungsformen umfasst die Halbleitervorrichtung 100 als weiteres Beispiel einen rückseitig beleuchteten Bildsensor, der einen Halbleiterchip 110b aufweist, der eine ASIC-Vorrichtung umfasst, und einen Halbleiterchip 110a, der eine Sensorvorrichtung und oder ein SOC umfasst. Alternativ kann die Halbleitervorrichtung 100 andere Arten von Vorrichtungen umfassen.
  • 22 ist ein Flussdiagramm 170 eines Verfahrens zur Herstellung einer Halbleitervorrichtung 100, in Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung. In Schritt 172 ist ein erster Halbleiterchip 110a und ein zweiter Halbleiterchip 110b, der mit dem ersten Halbleiterchip 110a verbunden (gebondet) ist, vorgesehen. Der erste Halbleiterchip 110a umfasst ein erstes Substrat 102a und ein erstes leitendes Merkmal 106a, das über dem ersten Substrat 102a ausgebildet ist, und der zweite Halbleiterchip 110b umfasst ein zweites Substrat 102b und ein zweites leitendes Merkmal 106b, das über dem zweiten Substrat 102b ausgebildet ist. In Schritt 174 wird ein leitender Stift 120 ausgebildet, der sich durch das erste leitende Merkmal 106a erstreckt und mit dem zweiten leitenden Merkmal 106b verbunden ist. Der leitende Stift 120 umfasst einen ersten Abschnitt, der über dem ersten leitenden Merkmal 106a angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist (z. B. mit einer Abmessung W3). Der leitende Stift 120 umfasst weiter einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal 106a angeordnet ist, wobei der zweite Abschnitt eine zweite Breite aufweist (z. B. mit einer Abmessung W1). Die erste Breite ist größer als die zweite Breite. Das Ausbilden des zweiten Abschnitts des leitenden Stifts 120 umfasst in manchen Ausführungsformen beispielsweise das Verwenden des ersten leitenden Merkmals 106a als harte Maske während eines Ätzverfahrens, das eingesetzt wird, um eine Struktur für den leitenden Stift 120 auszubilden.
  • Manche Ausführungsformen der vorliegenden Offenbarung umfassen Verfahren zur Herstellung von Halbleitervorrichtungen 100, die die leitenden Stifte 120 umfassen, und auch Halbleitervorrichtungen 100, die die neuen leitenden Stifte 120 umfassen, die hier beschrieben sind.
  • Vorteile von manchen Ausführungsformen der Offenbarung umfassen das Bereitstellen von neuen Verfahren zum Ausbilden von Verbindungen für zwei oder mehr Halbleiterwafer oder -chips, die zusammen gebondet wurden. Die leitenden Stifte 120 können vorteilhaft verwendet werden, um zwischen irgendwelchen Schichten aus leitendem Material der Halbleiterchips Verbindungen herzustellen. Die leitenden Stifte 120 umfassen Durchkontaktierungen, die vertikale elektrische Verbindungen für Halbleitervorrichtungen 100 bereitstellen. Die leitenden Stifte 120 und auch die leitenden Merkmale 106a und 106b können aus einer Vielzahl von leitenden Materialien bestehen. Des Weiteren sind die neuen Halbleitervorrichtungsstrukturen und -designs 100 leicht im Herstellungs-Verfahrensfluss implementierbar.
  • In Übereinstimmung mit manchen Ausführungsformen der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen ersten Halbleiterchip, der ein erstes Substrat und ein erstes leitendes Merkmal aufweist, das über dem ersten Substrat ausgebildet ist, und einen zweiten Halbleiterchip, der mit dem ersten Halbleiterchip verbunden (gebondet) ist. Der zweite Halbleiterchip umfasst ein zweites Substrat und ein zweites leitendes Merkmal, das über dem zweiten Substrat ausgebildet ist. Ein leitender Stift erstreckt sich durch das erste leitende Merkmal und ist mit dem zweiten leitenden Merkmal verbunden. Der leitende Stift umfasst einen ersten Abschnitt, der über dem ersten leitenden Merkmal angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist, und einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal angeordnet ist. Der zweite Abschnitt hat eine zweite Breite. Die erste Breite ist größer als die zweite Breite.
  • In Übereinstimmung mit anderen Ausführungsformen umfasst eine Halbleitervorrichtung einen ersten Halbleiterchip, der ein erstes Substrat und ein erstes leitendes Merkmal umfasst, das über dem ersten Substrat ausgebildet ist. Das erste leitende Merkmal ist in einer Kontaktschicht, einer Leiterbahn-Schicht oder einer RDL des ersten Halbleiterchips angeordnet. Die Halbleitervorrichtung umfasst einen zweiten Halbleiterchip, der mit dem ersten Halbleiterchip verbunden (gebondet) ist, wobei der zweite Halbleiterchip ein zweites Substrat und ein zweites leitendes Merkmal umfasst, das über dem zweiten Substrat ausgebildet ist. Das zweite leitende Merkmal ist in einer Kontaktschicht, einer Leiterbahn-Schicht oder einer RDL des zweiten Halbleiterchips angeordnet. Ein leitender Stift erstreckt sich durch das erste leitende Merkmal und ist mit dem zweiten leitenden Merkmal verbunden. Der leitende Stift umfasst einen ersten Abschnitt, der über dem ersten leitenden Merkmal angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist, und einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal angeordnet ist, wobei der zweite Abschnitt eine zweite Breite aufweist. Die erste Breite ist größer als die zweite Breite. Der leitende Stift umfasst einen dritten Abschnitt, der zwischen dem ersten Abschnitt und dem ersten leitenden Merkmal angeordnet ist, wobei der dritte Abschnitt eine dritte Breite aufweist. Die dritte Breite ist größer als die zweite Breite und kleiner als die erste Breite.
  • In Übereinstimmung mit anderen Ausführungsformen umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bereitstellen eines ersten Halbleiterchips und eines zweiten Halbleiterchips, der mit dem ersten Halbleiterchip verbunden (gebondet) ist. Der erste Halbleiterchip umfasst ein erstes Substrat und ein erstes leitendes Merkmal, das über dem ersten Substrat ausgebildet ist. Der zweite Halbleiterchip umfasst ein zweites Substrat und ein zweites leitendes Merkmal, das über dem zweiten Substrat ausgebildet ist. Das Verfahren umfasst das Ausbilden eines leitenden Stifts, der sich durch das erste leitende Merkmal erstreckt und mit dem zweiten leitenden Merkmal verbunden ist. Der leitende Stift umfasst einen ersten Abschnitt, der über dem ersten leitenden Merkmal angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist. Der leitende Stift umfasst weiter einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal angeordnet ist, wobei der zweite Abschnitt eine zweite Breite aufweist. Die erste Breite ist größer als die zweite Breite.
  • Obwohl manche Ausführungsformen der vorliegenden Offenbarung und ihre Vorteile detailliert beschrieben wurden, versteht es sich, dass verschiedene Änderungen, Ersetzungen und Modifikationen vorgenommen werden können, ohne von dem Geist und Schutzumfang der Offenbarung abzuweichen, wie sie in den beigefügten Ansprüchen definiert sind. Ein Fachmann wird beispielsweise leicht erkennen, dass viele der Merkmale, Funktionen, Verfahren und Materialien, die hier beschrieben sind, geändert werden können, während er in dem Schutzumfang der vorliegenden Offenbarung bleibt. Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die besonderen Ausführungsformen des Verfahrens, der Vorrichtung, der Herstellung, der Zusammenstellung von Gegenständen, Mitteln, Verfahren und Schritten, die in der Beschreibung beschrieben sind, eingeschränkt sein. Wie eine Fachmann leicht aus der Beschreibung der vorliegenden Offenbarung erkennen wird, können Verfahren, Vorrichtungen, Herstellung, Zusammenstellung von Gegenständen, Mitteln, Verfahren oder Schritten, die gegenwärtig vorliegen oder später entwickelt werden sollen, die im Wesentlichen die gleiche Funktion ausführen oder im Wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden hier beschriebenen Ausführungsformen, gemäß der vorliegenden Offenbarung verwendet werden. Demnach sollen die beigefügten Ansprüche in ihrem Schutzumfang solche Verfahren, Vorrichtungen, Herstellung, Zusammenstellungen von Gegenständen, Mittel, Verfahren oder Schritte umfassen.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: einen ersten Halbleiterchip, der ein erstes Substrat und ein erstes leitendes Merkmal umfasst, das über dem ersten Substrat ausgebildet ist; einen zweiten Halbleiterchip, der mit dem ersten Halbleiterchip verbunden ist, wobei der zweite Halbleiterchip ein zweites Substrat und ein zweites leitendes Merkmal umfasst, das über dem zweiten Substrat ausgebildet ist; und einen leitenden Stift, der sich durch das erste leitende Merkmal erstreckt und mit dem zweiten leitenden Merkmal verbunden ist, wobei der leitende Stift Folgendes umfasst: einen ersten Abschnitt, der über dem ersten leitenden Merkmal erstreckt, wobei der erste Abschnitt eine erste Breite aufweist; und einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal erstreckt, wobei der zweite Abschnitt eine zweite Breite aufweist, wobei die erste Breite größer als die zweite Breite ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der leitende Stift weiter einen dritten Abschnitt umfasst, der zwischen dem ersten Abschnitt und dem ersten leitenden Merkmal angeordnet ist, wobei der dritte Abschnitt eine dritte Breite aufweist und wobei die dritte Breite größer als die zweite Breite und kleiner als die erste Breite ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei das erste leitende Merkmal eine harte Maske für das Ausbilden des zweiten Abschnitts des leitenden Stifts umfasst.
  4. Halbleitervorrichtung nach Anspruch 1, wobei das erste leitende Merkmal oder das zweite leitende Merkmal einen Kontakt, eine Leitung oder einen Abschnitt einer Umverteilungsschicht (RDL) umfasst.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das erste leitende Merkmal eine Öffnung darin aufweist und wobei der zweite Abschnitt des leitenden Stifts unter der Öffnung in dem ersten leitenden Merkmal angeordnet ist.
  6. Halbleitervorrichtung nach Anspruch 1, wobei das erste leitende Merkmal eine Leitung in einer unteren Metallisierungsschicht des ersten Halbleiterchips, einer oberen Metallisierungsschicht des ersten Halbleiterchips oder einer Metallisierungsschicht, die zwischen einer unteren Metallisierungsschicht und einer oberen Metallisierungsschicht des ersten Halbleiterchips angeordnet ist, umfasst.
  7. Halbleitervorrichtung nach Anspruch 1, wobei das zweite leitende Merkmal eine Leitung in einer unteren Metallisierungsschicht des zweiten Halbleiterchips, einer oberen Metallisierungsschicht des zweiten Halbleiterchips oder einer Metallisierungsschicht, die zwischen einer unteren Metallisierungsschicht und einer oberen Metallisierungsschicht des zweiten Halbleiterchips angeordnet ist, umfasst.
  8. Halbleitervorrichtung, die Folgendes umfasst: einen ersten Halbleiterchip, der ein erstes Substrat und ein erstes leitendes Merkmal umfasst, das über dem ersten Substrat ausgebildet ist, wobei das erste leitende Merkmal in einer Kontaktschicht, einer Leiterbahn-Schicht oder einer Umverteilungsschicht (RDL) des ersten Halbleiterchips angeordnet ist; einen zweiten Halbleiterchip, der mit dem ersten Halbleiterchip verbunden ist, wobei der zweite Halbleiterchip ein zweites Substrat und ein zweites leitendes Merkmal umfasst, das über dem zweiten Substrat angeordnet ist, wobei das zweite leitende Merkmal in einer Kontaktschicht, einer Leiterbahn-Schicht oder einer RDL des zweiten Halbleiterchips angeordnet ist; und einen leitenden Stift, der sich durch das erste leitende Merkmal erstreckt und mit dem zweiten leitenden Merkmal verbunden ist, wobei der leitende Stift Folgendes umfasst: einen ersten Abschnitt, der über dem ersten leitenden Merkmal angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist; einen zweiten Abschnitt, der unter oder in dem ersten leitenden Merkmal angeordnet ist, wobei der zweite Abschnitt eine zweite Breite aufweist, wobei die erste Breite größer als die zweite Breite ist; und einen dritten Abschnitt, der zwischen dem ersten Abschnitt und dem ersten leitenden Merkmal angeordnet ist, wobei der dritte Abschnitt eine dritte Breite aufweist, wobei die dritte Breite größer als die zweite Breite und kleiner als die erste Breite ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei der erste Halbleiterchip oder der zweite Halbleiterchip eine anwendungsspezifische integrierte Schaltungsvorrichtung (ASIC) oder ein System-on-a-Chip (SOC) umfasst.
  10. Halbleitervorrichtung nach Anspruch 8, wobei die Halbleitervorrichtung eine CMOS-Bildsensor-Vorrichtung umfasst.
  11. Halbleitervorrichtung nach Anspruch 8, wobei der leitende Stift in einem Zwischen-Metall-Dielektrikum (IMD) des ersten Halbleiterchips oder des zweiten Halbleiterchips angeordnet ist.
  12. Halbleitervorrichtung nach Anspruch 8, wobei das erste leitende Merkmal, das zweite leitende Merkmal oder der leitende Stift ein Material umfasst, das aus der Gruppe ausgewählt ist, die im Wesentlichen aus W, Cu, AlCu, Polysilizium und Kombinationen daraus besteht.
  13. Halbleitervorrichtung nach Anspruch 8, wobei der erste Abschnitt des leitenden Stifts in dem ersten Substrat des ersten Halbleiterchips angeordnet ist.
  14. Halbleitervorrichtung nach Anspruch 8, wobei ein Abschnitt des leitenden Stifts in dem ersten leitenden Merkmal oder dem zweiten leitenden Merkmal angeordnet ist.
  15. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen eines ersten Halbleiterchips und eines zweiten Halbleiterchips, der mit dem ersten Halbleiterchip verbunden ist, wobei der erste Halbleiterchip ein erstes Substrat und ein erstes leitendes Merkmal umfasst, das über dem ersten Substrat ausgebildet ist, wobei der zweite Halbleiterchip ein zweites Substrat und ein zweites leitendes Merkmal umfasst, das über dem zweiten Substrat ausgebildet ist; und Ausbilden eines leitenden Stifts, der sich durch das erste leitende Merkmal erstreckt und mit dem zweiten leitenden Merkmal verbunden ist, wobei der leitende Stift einen ersten Abschnitt umfasst, der über dem ersten leitenden Merkmal angeordnet ist, wobei der erste Abschnitt eine erste Breite aufweist, und wobei der leitenden Stift weiter einen zweiten Abschnitt umfasst, der unter oder in dem ersten leitenden Merkmal angeordnet ist, wobei der zweite Abschnitte eine zweite Breite aufweist, wobei die erste Breite größer als die zweite Breite ist.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden des zweiten Abschnitts des leitenden Stifts das Verwenden des ersten leitenden Merkmals als harte Maske umfasst.
  17. Verfahren nach Anspruch 16, wobei das erste leitende Merkmal einen Kontakt, eine Leitung oder einen Abschnitt einer Umverteilungsschicht (RDL) umfasst.
  18. Verfahren nach Anspruch 16, wobei das zweite leitende Merkmal einen Kontakt, eine Leitung oder einen Abschnitt einer Umverteilungsschicht (RDL) umfasst.
  19. Verfahren nach Anspruch 15, wobei das erste leitende Merkmal, das zweite leitende Merkmal oder der leitende Stift ein Material umfasst, das aus der Gruppe ausgewählt ist, die im Wesentlichen aus W, Cu, AlCu, Polysilizium oder Kombinationen daraus besteht.
  20. Verfahren nach Anspruch 15, wobei das Ausbilden des leitenden Stifts weiter das Ausbilden eines leitenden Stifts umfasst, der einen dritten Abschnitt aufweist, der zwischen dem ersten Abschnitt und dem ersten leitenden Merkmal angeordnet ist, wobei der dritte Abschnitt eine dritte Breite aufweist und wobei die dritte Breite größer als die zweite Breite und kleiner als die erste Breite ist.
DE102014100564.3A 2013-12-26 2014-01-20 Halbleitervorrichtungen und Verfahren zu ihrer Herstellung Pending DE102014100564A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/141,000 US20150187701A1 (en) 2013-03-12 2013-12-26 Semiconductor Devices and Methods of Manufacture Thereof
US14/141,000 2013-12-26

Publications (1)

Publication Number Publication Date
DE102014100564A1 true DE102014100564A1 (de) 2015-07-02

Family

ID=53372137

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014100564.3A Pending DE102014100564A1 (de) 2013-12-26 2014-01-20 Halbleitervorrichtungen und Verfahren zu ihrer Herstellung

Country Status (4)

Country Link
US (4) US20150187701A1 (de)
KR (1) KR101645825B1 (de)
CN (1) CN104752378B (de)
DE (1) DE102014100564A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US11107808B1 (en) * 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
KR102177702B1 (ko) * 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US10541204B2 (en) 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US10163859B2 (en) * 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
CN107492533B (zh) 2016-06-12 2020-03-10 中芯国际集成电路制造(上海)有限公司 封装结构及其封装方法
US11004733B2 (en) 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
KR20200128315A (ko) * 2019-05-03 2020-11-12 삼성전자주식회사 반도체 소자
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114165A (ja) * 2008-11-04 2010-05-20 Nikon Corp 半導体装置、積層半導体装置および積層半導体装置の製造方法
US20130093098A1 (en) * 2011-10-13 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2219434A (en) 1988-06-06 1989-12-06 Philips Nv A method of forming a contact in a semiconductor device
US6207494B1 (en) 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US6111319A (en) 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
TW587306B (en) 2001-03-02 2004-05-11 Macronix Int Co Ltd Manufacturing method of low-resistance dual damascene via
AU2003248866A1 (en) 2002-07-08 2004-01-23 Globespanvirata Incorporated Method and system for optimizing utopia clav polling arbitration
US7453150B1 (en) 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7560375B2 (en) 2004-09-30 2009-07-14 International Business Machines Corporation Gas dielectric structure forming methods
US7253083B2 (en) 2005-06-17 2007-08-07 Northrop Grumman Corporation Method of thinning a semiconductor structure
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP5357543B2 (ja) 2005-08-26 2013-12-04 コーニンクレッカ フィリップス エヌ ヴェ 電気的に遮蔽されたウェハ貫通インターコネクト
US7410884B2 (en) * 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US8125052B2 (en) 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7867895B2 (en) * 2007-09-20 2011-01-11 International Business Machines Corporation Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
JP5175526B2 (ja) * 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7928577B2 (en) 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
US8097955B2 (en) 2008-10-15 2012-01-17 Qimonda Ag Interconnect structures and methods
US7875948B2 (en) * 2008-10-21 2011-01-25 Jaroslav Hynecek Backside illuminated image sensor
US8158515B2 (en) * 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
KR101022580B1 (ko) 2009-02-19 2011-03-16 이상윤 대용량 반도체 메모리 장치 및 그 제조 방법
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5395542B2 (ja) 2009-07-13 2014-01-22 株式会社東芝 半導体装置
US8048790B2 (en) 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
JP5518879B2 (ja) 2009-09-21 2014-06-11 株式会社東芝 ３次元集積回路製造方法、及び装置
TWI402941B (zh) * 2009-12-03 2013-07-21 Advanced Semiconductor Eng 半導體結構及其製造方法
US8399180B2 (en) * 2010-01-14 2013-03-19 International Business Machines Corporation Three dimensional integration with through silicon vias having multiple diameters
US8415238B2 (en) 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
US8859390B2 (en) 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
JP5412316B2 (ja) 2010-02-23 2014-02-12 パナソニック株式会社 半導体装置、積層型半導体装置及び半導体装置の製造方法
TWI532139B (zh) 2010-03-11 2016-05-01 精材科技股份有限公司 晶片封裝體及其形成方法
US8692382B2 (en) 2010-03-11 2014-04-08 Yu-Lin Yen Chip package
CN102299133B (zh) 2010-06-22 2014-02-19 中国科学院微电子研究所 半导体结构及其制造方法
CN102339813A (zh) 2010-07-14 2012-02-01 中国科学院微电子研究所 半导体结构及其制造方法
US8283754B2 (en) 2010-08-13 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with metal pad
US8338917B2 (en) 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
KR101677507B1 (ko) 2010-09-07 2016-11-21 삼성전자주식회사 반도체 장치의 제조 방법
US8421193B2 (en) 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
JP5799235B2 (ja) 2010-11-19 2015-10-21 パナソニックＩｐマネジメント株式会社 半導体装置
KR101697573B1 (ko) 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
US8754507B2 (en) 2011-01-18 2014-06-17 Hong Kong Applied Science and Technology Research Institute Company Limited Forming through-silicon-vias for multi-wafer integrated circuits
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
JP2012227328A (ja) 2011-04-19 2012-11-15 Sony Corp 半導体装置、半導体装置の製造方法、固体撮像装置及び電子機器
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8872345B2 (en) 2011-07-07 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Forming grounded through-silicon vias in a semiconductor substrate
TWI529939B (zh) 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method
US20130264688A1 (en) 2012-04-06 2013-10-10 Omnivision Technologies, Inc. Method and apparatus providing integrated circuit system with interconnected stacked device wafers
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8643074B2 (en) 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
JP6175701B2 (ja) 2012-06-04 2017-08-09 マクロニックス インターナショナル カンパニー リミテッド ３ｄ積層マルチチップモジュールの製造方法
US8933544B2 (en) * 2012-07-12 2015-01-13 Omnivision Technologies, Inc. Integrated circuit stack with integrated electromagnetic interference shielding
KR101932660B1 (ko) 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9159753B2 (en) 2013-03-01 2015-10-13 Semiconductor Components Industries, Llc Image sensor pixels with self-aligned lateral anti-blooming structures
US9076715B2 (en) 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
CN104051414B (zh) * 2013-03-12 2018-03-23 台湾积体电路制造股份有限公司 互连结构和方法
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US9041206B2 (en) 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9536777B2 (en) 2013-03-13 2017-01-03 Taiwan Semiconductor Manufacutring Company, Ltd. Interconnect apparatus and method
US9287197B2 (en) 2013-03-15 2016-03-15 Globalfoundries Singapore Pte. Ltd. Through silicon vias
US9006804B2 (en) 2013-06-06 2015-04-14 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8921901B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Stacked CMOS image sensor and signal processor wafer structure
US9059696B1 (en) 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US9054106B2 (en) 2013-11-13 2015-06-09 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
KR102177702B1 (ko) 2014-02-03 2020-11-11 삼성전자주식회사 비아 플러그를 갖는 비아 구조체 및 반도체 소자
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9659840B2 (en) 2014-02-21 2017-05-23 Globalfoundries Inc. Process flow for a combined CA and TSV oxide deposition
US20150348874A1 (en) 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Interconnect Devices and Methods of Forming Same
US9543257B2 (en) 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010114165A (ja) * 2008-11-04 2010-05-20 Nikon Corp 半導体装置、積層半導体装置および積層半導体装置の製造方法
US20130093098A1 (en) * 2011-10-13 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same

Also Published As

Publication number Publication date
US20180102351A1 (en) 2018-04-12
US20150187701A1 (en) 2015-07-02
CN104752378A (zh) 2015-07-01
KR20150076098A (ko) 2015-07-06
US20220208749A1 (en) 2022-06-30
US10304818B2 (en) 2019-05-28
CN104752378B (zh) 2018-09-25
US20190279974A1 (en) 2019-09-12
KR101645825B1 (ko) 2016-08-04

Similar Documents

Publication Publication Date Title
DE102014100564A1 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
DE102014111783B4 (de) Gestapelte integrierte Schaltungen mit Umverteilungsleitungen und Verfahren zu ihrer Herstellung
DE102015105950B4 (de) Pufferschicht(en) auf einer gestapelten Struktur mit einer Durchkontaktierung und Verfahren
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE102015112914B4 (de) Struktur eines Finnen-Feldeffekttransistorbauelements (FinFET- Bauelement) mit Zwischenverbindungsstruktur
DE112010004204B4 (de) Koaxiale Silizium-Durchkontaktierung und Herstellungsverfahren
DE102016115000B4 (de) Dreidimensionale integrierte Schaltungs-(3DIC)-Vorrichtung und Verfahren zu deren Herstellung und ein Verfahren zum Bonden von Wafern mittels Hybrid-Bonden
DE112013007166B4 (de) Bewahrung von Umverteilungsleitungen feiner Teilung
DE102019200054B4 (de) Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite
DE102014119230A1 (de) Vorstehende Kontakthöckerpads für Bond-auf-Leitungs-Prozessierung
DE112007000267T5 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102018215812A1 (de) Hochdichte Metall-Isolator-Metall-Kondensatoren
DE102019203596B4 (de) Mehrfachstrukturierung mit Dornschnitten, die unter Verwendung einer Blockmaske gebildet werden
DE102010037426A1 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102015107693A1 (de) Halbleiterbauelement und Verfahren
DE102015119536A1 (de) Kondensatoren mit dielektrischen Barriereschichten und Verfahren zu deren Ausbildung
DE102018205693B4 (de) Verfahren zum bilden von selbstausgerichteten schnitten
DE102020117547A1 (de) Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls
DE112020003222T5 (de) Zwischenverbindungsanordnung mit vollständig ausgerichteten durchkontakten
DE112019003036B4 (de) Aluminiumkompatibler dünnfilmwiderstand (tfr) und herstellungsverfahren
DE102019130124A1 (de) Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
DE102020124728B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Bildung
DE102018206438B4 (de) Verfahren zur Herstellung von Kontaktstrukturen
DE102018200438B4 (de) Voll ausgerichtete Via-Strukturen
DE102014112407B4 (de) 3D-Gehäuse mit gestapelten Chips und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication