DE102015105950B4 - Pufferschicht(en) auf einer gestapelten Struktur mit einer Durchkontaktierung und Verfahren - Google Patents

Pufferschicht(en) auf einer gestapelten Struktur mit einer Durchkontaktierung und Verfahren Download PDF

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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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Abstract

Struktur, umfassend:
ein erstes Substrat (100), das ein erstes Halbleitersubstrat (102) und eine erste Verbindungsstruktur auf dem ersten Halbleitersubstrat (102) umfasst;
ein zweites Substrat (200), das ein zweites Halbleitersubstrat (202) und eine zweite Verbindungsstruktur auf einer ersten Seite des zweiten Halbleitersubstrats (202) umfasst, wobei das erste Substrat (100) an einer Bond-Grenzfläche an das zweite Substrat (200) gebondet ist; wobei die erste Verbindungsstruktur und die zweite Verbindungsstruktur zwischen dem ersten Halbleitersubstrat (102) und dem zweiten Halbleitersubstrat (202) angeordnet sind;
eine Durchkontaktierung (30), die sich durch das zweite Halbleitersubstrat (202) und in die zweite Verbindungsstruktur erstreckt;
eine erste Spannungspufferschicht (48) auf einer zweiten Seite des zweiten Halbleitersubstrats (202), wobei die zweite Seite des zweiten Halbleitersubstrats (202) gegenüber der ersten Seite des zweiten Halbleitersubstrats (202) liegt;
eine PPI-Struktur (50) auf der ersten Spannungspufferschicht (48) und elektrisch mit der Durchkontaktierung gekoppelt (30); und
eine zweite Spannungspufferschicht (52) auf der PPI-Struktur (50) und der ersten Spannungspufferschicht (48),
wobei Öffnungen (60) durch die PPI-Struktur (50) verlaufen, wobei die zweite Spannungspufferschicht (52) zumindest teilweise in den Öffnungen (60) angeordnet ist.

Description

  • STAND DER TECHNIK
  • Die Halbleiterindustrie wächst aufgrund fortlaufender Verbesserungen der Integrationsdichte von verschiedenen elektronischen Komponenten (beispielsweise Transistoren, Dioden, Widerständen, Kondensatoren usw.) rasch. Zum größten Teil entstand diese Verbesserung der Integrationsdichte aus wiederholten Verringerungen der minimalen Merkmalsgröße (beispielsweise Verkleinern des Halbleiterprozessknotens zum Knoten unter 20 nm hin), wodurch es möglich wurde, mehr Komponenten in einem jeweiligen Bereich zu integrieren. Da in letzter Zeit die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie niedrigerem Energieverbrauch und niedrigerer Latenz gestiegen ist, ist der Bedarf an kleineren und kreativeren Verpackungstechniken von Halbleiterdies oder -chips ebenfalls gestiegen.
  • Im Verlaufe des weiteren Fortschritts der Halbleitertechnologien sind gestapelte Halbleiterbauelemente, beispielsweise integrierte 3D-Schaltungen (3DIC) als wirksame Alternative zum weiteren Verringern der physischen Größe eines Halbleiterbauelements aufgekommen. Bei einem gestapelten Halbleiterbauelement werden aktive Schaltungen, wie etwa Logik-, Speicher-, Prozessorschaltungen und dergleichen, auf verschiedenen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer können zum weiteren Verringern des Formfaktors des Halbleiterbauelements aufeinander eingerichtet werden.
  • Zwei Halbleiterwafer können durch geeignete Bond-Techniken aneinander gebondet werden. Eine elektrische Verbindung kann zwischen den gestapelten Halbleiterwafern vorgesehen sein. Die gestapelten Halbleiterbauelemente können eine höhere Dichte mit kleineren Formfaktoren vorsehen und erhöhte Leistungsfähigkeit und niedrigeren Stromverbrauch ermöglichen.
  • US 2007 / 0 117 348 A1 beschreibt eine Vorrichtung mit zwei Wafern, die aufeinander gestapelt sind, wobei das Substrat des oberen Wafers oben auf dem Stapel angeordnet ist. Auf dem Substrat des oberen Wafers ist eine dielektrische Schicht gebildet. Mehrere Vias verlaufen durch die dielektrische Schicht, das Substrat und die Vorrichtungsschicht des oberen Wafers. Elektrische Leitungen sind auf den Vias und auf der dielektrischen Schicht gebildet. Eine weitere dielektrische Schicht ist zwischen den elektrischen Leitungen gebildet.
  • US 2011 / 0 171827 A1 beschreibt ein Herstellungsverfahren einer 3D-Halbleiterstruktur. In einer Photoresist-Schicht wird eine Öffnung gebildet, die einen ersten Bereich des darunter angeordneten Substrats freilegt. Durch Ätzen an dem freigelegten Bereich wird dort ein Hohlraum in die Tiefe ausgebildet. Dann wird die Photoresist-Schicht in einem weiteren Bereich entfernt, sodass ein zweiter Bereich des Substrats freigelegt wird. Dort wird ein dotierter Bereich ausgebildet. Durch Ätzen an dem Hohlraum und an dem dotierten Bereich werden eine erste Leitung und eine zweite Leitung freigelegt.
  • US 2011 / 0 147 922 A1 beschreibt eine Halbleiterstruktur mit einem Kontaktpad in einer Verdrahtungsschicht und mehreren Drähten, die sich von den Seitenkanten des Kontaktpads zu einem jeweiligen Via erstrecken. Die Drähte besitzen den gleichen elektrischen Widerstand. Die Drähte unterscheiden sich in Dicke und Länge.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung gehen am besten aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Figuren hervor. Es wird betont, dass gemäß Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung der Besprechung willkürlich vergrößert oder verkleinert sein; es zeigen:
    • 1A, 1B und 2 bis 8 verschiedene Querschnittansichten von Strukturen in Zwischenschritten des Ausbildens einer gebondeten Struktur gemäß einigen Ausführungsformen;
    • 9 eine Modifikation von 6 gemäß einigen Ausführungsformen;
    • 10A, 10B, 10C, 10D und 10E beispielhafte Aufbauansichten eines Abschnitts einer Post Passivation Interconnect (PPI) mit Öffnungen dort hindurch gemäß einigen Ausführungsformen;
    • 11 eine Querschnittansicht einer gebondeten Struktur mit der Modifikation von 9 gemäß einigen Ausführungsformen;
    • 12A, 12B und 13 bis 19 verschiedene Querschnittansichten von Strukturen in Zwischenschritten des Ausbildens einer gebondeten Struktur gemäß anderen Ausführungsformen;
    • 20 eine Modifikation von 17 gemäß einigen Ausführungsformen;
    • 21 eine Querschnittansicht einer gebondeten Struktur mit der Modifikation von
    • 20 gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht zahlreiche unterschiedliche Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezifische Beispiele von Komponenten und Anordnungen sind zum Vereinfachen der vorliegenden Offenbarung unten beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen erste und zweite Merkmale in direktem Kontakt ausgebildet sind, und kann außerdem Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sind, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein könnten. Zudem können sich in der vorliegenden Offenbarung Bezugszeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den besprochenen verschiedenen Ausführungsformen und/oder Konfigurationen vor. Ferner werden einige hierin besprochene Verfahrensausführungen derart besprochen, dass sie in einer bestimmten Reihenfolge durchgeführt werden; bei anderen Verfahrensausführungsformen ist die Durchführung in jeglicher logischen Reihenfolge in Betracht gezogen.
  • Ferner können räumlich relative Begriffe, wie etwa „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hierin zur Erläuterungsvereinfachung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren dargestellt, benutzt sein. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Geräts in Gebrauch oder des Vorgangs neben der Ausrichtung, die in den Figuren dargestellt ist, erfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin benutzten, räumlich relativen Beschreiber können gleichermaßen demgemäß ausgelegt werden.
  • Hierin besprochene Ausführungsformen stehen im Kontext gestapelter und/oder gebondeter Strukturen und insbesondere gestapelter und/oder gebondeter Strukturen mit einer Durchkontaktierung, die sich zumindest durch ein Halbleitersubstrat erstreckt. Der Fachmann wird ohne weiteres verschiedene Modifikationen verstehen, die an den hierin besprochenen Ausführungsformen vorgenommen werden können, wobei diese Modifikation außerdem bei anderen Ausführungsformen in Betracht gezogen sind.
  • 1A, 1B und 2 bis 8 stellen verschiedene Querschnittansichten von Strukturen in Zwischenschritten des Ausbildens einer gebondeten Struktur gemäß einer Ausführungsform dar. Unter Bezugnahme zunächst auf 1A und 1B sind ein erstes Substrat 100 und ein zweites Substrat 200 vor einem Bond-Prozess gemäß verschiedenen Ausführungsformen gezeigt. In einer Ausführungsform weist das zweite Substrat 200 ähnliche Merkmale wie das erste Substrat 100 auf, und Vereinfachung der folgenden Besprechung halber sind die Merkmale des zweiten Substrats 200 mit Bezugszeichen in der Form von „2xx“ den Merkmalen des ersten Substrats 100 mit Bezugszeichen in der Form von „1xx“ ähnlich, wobei „xx“ dieselben Bezugszeichen für das erste Substrat 100 und das zweite Substrat 200 sind. Die verschiedenen Elemente des ersten Substrats 100 und des zweiten Substrats 200 werden als das „erste <Element> 1xx“ bzw. das „zweite <Element> 2xx“ bezeichnet.
  • In einer Ausführungsform umfasst das erste Substrat 100 ein erstes Halbleitersubstrat 102 mit einem ersten elektrischen Schaltkreis (durch erste elektrische Schaltungen mit ersten Transistoren 104 dargestellt), der darauf ausgebildet ist. Das erste Halbleitersubstrat 102 kann beispielsweise einen Bulk-Halbleiter, ein SOI-Substrat oder dergleichen umfassen, das dotiert oder undotiert sein kann. Das erste Halbleitersubstrat 102 kann ein Wafer sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat vorgesehen, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradientsubstrate können ebenfalls benutzt werden. In einigen Ausführungsformen kann das Halbleitermaterial des ersten Halbleitersubstrats 102 Silizium, Germanium, einen Verbundhalbleiter mit Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter mit SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon umfassen.
  • Die ersten elektrischen Schaltungen, die auf dem ersten Halbleitersubstrat 102 ausgebildet sind, können jegliche Art Schaltungen sein, die für eine bestimmte Anwendung geeignet sind. In einer Ausführungsform umfassen die elektrischen Schaltungen elektrische Bauelemente, die auf dem ersten Halbleitersubstrat 102 mit einer oder mehr dielektrischen Schichten mit Metallisierungsstrukturen ausgebildet sind, welche die elektrischen Bauelemente überlagern. Die Metallisierungsstrukturen in den dielektrischen Schichten können elektrische Signale zwischen den elektrischen Bauelementen und/oder Knoten außerhalb des ersten Substrats 100 leiten. Elektrische Bauelemente können außerdem in einer oder mehr dielektrischen Schichten ausgebildet sein.
  • Beispielsweise können die ersten elektrischen Schaltungen verschiedene Bauelemente umfassen, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen, die zum Ausführen von einer oder mehr Funktionen zusammengeschaltet sind. Die ersten elektrischen Schaltungen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Stromverteilung, Eingangs-/Ausgangsschaltungen und dergleichen umfassen. Ein in den Figuren dargestelltes Beispiel zeigt erste Transistoren 104 im ersten Substrat 100. Jeder erste Transistor 104 umfasst Source-/Drain-Regionen in einer aktiven Region des ersten Halbleitersubstrats 102, wobei die aktiven Regionen durch Isolationsregionen, wie etwa flache Grabenisolationen (STI), definiert sind, im ersten Halbleitersubstrat 102. Jeder erste Transistor 104 umfasst ferner eine Gate-Struktur auf dem ersten Halbleitersubstrat 102, die zwischen jeweiligen Source-/Drain-Regionen angeordnet ist. Die Gate-Struktur umfasst ein Gate-Dielektrikum auf dem ersten Halbleitersubstrat 102, eine Gate-Elektrode auf dem Gate-Dielektrikum und Gate-Distanzstücke auf gegenüberliegenden lateralen Seiten des Gate-Dielektrikums und der Gate-Elektrode. Der Durchschnittsfachmann wird erkennen, dass die obigen Beispiele zu Veranschaulichungszwecken vorgesehen sind. Andere Schaltungen können wie angemessen für eine jeweilige Anwendung benutzt werden.
  • Außerdem sind in 1 eine erste dielektrische Zwischenschicht (ILD) 106 und erste dielektrische Zwischenmetallisierungs- (IMD-) Schichten 108 und 110 gezeigt. Die erste ILD-Schicht 106 und ersten IMD-Schichten 108 und 110 können beispielsweise aus einem Low-K-Dielektrikummaterial, wie etwa Phosphorglas (PSG), Borphosphorglas (BPSG), FSG, SiOxCy, Spin-On-Glass, Spin-On-Polymer, Siliziumkohlenstoffmaterial, Zusammensetzungen davon, Verbunden davon, Kombinationen davon oder dergleichen, durch jegliches geeignete, im Fach bekannte Verfahren, wie etwa Spinning, chemische Gasphasenabscheidung (CVD) und plasmaunterstützte CVD (PECVD), ausgebildet werden. Es ist zu beachten, dass die erste ILD-Schicht 106 und die ersten IMD-Schichten 108 und 110 außerdem jegliche Anzahl von dielektrischen Schichten umfassen können.
  • Erste Kontakte 130 sind durch die erste ILD-Schicht 106 zum Vorsehen eines elektrischen Kontakts zu den ersten Transistoren 104 vorgesehen, wie etwa die Source-/Drain-Regionen der ersten Transistoren 104. Die ersten Kontakte 130 können beispielsweise unter Nutzung von Fotolithografietechniken zum Ablagern und Strukturieren eines Photoresistmaterials auf der ersten ILD-Schicht 106 zum Freilegen von Abschnitten der ersten ILD-Schicht 106, welche die ersten Kontakte 130 werden sollen, ausgebildet werden. Ein Ätzprozess, wie etwa ein anisotropischer Trockenätzprozess, kann zum Schaffen von Öffnungen in der ersten ILD-Schicht 106 benutzt werden. Die Öffnung kann mit einer Diffusionssperrschicht und/oder einer Adhäsionsschicht (nicht gezeigt) ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehr Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen umfassen, und das leitfähige Material kann Kupfer, Wolfram, Aluminium, Silber und Kombinationen davon oder dergleichen umfassen, wodurch die ersten Kontakte 130 ausgebildet sind, wie in 1A und 1B dargestellt.
  • Gleicherweise sind erste Metallisierungsstrukturen 132, 134 und 136 ausgebildet, die Durchkontaktierungen zu darunter liegenden Metallisierungsstrukturen umfassen können, in der ersten ILD-Schicht 106 bzw. den ersten IMD-Schichten 108 und 110 ausgebildet. Die ersten Metallisierungsstrukturen 132, 134 und 136 können beispielsweise unter Nutzung von Fotolithografietechniken zum Ablagern und Strukturieren eines Photoresistmaterials auf der jeweiligen ersten ILD-Schicht 106 und den ersten IMD-Schichten 108 und 110 zum Freilegen von Abschnitten der ersten ILD-Schicht 106 oder ersten IMD-Schicht 108 oder 110, die die jeweilige erste Metallisierungsstruktur 132, 134 oder 136 werden sollen, ausgebildet werden. Ein Ätzprozess, wie etwa ein anisotropischer Trockenätzprozess, kann zum Schaffen von Aussparungen/Öffnungen in der ersten ILD-Schicht 106 oder ersten IMD-Schicht 108 oder 110 benutzt werden. Die Aussparungen/Öffnungen können mit einer Diffusionssperrschicht und/oder einer Adhäsionsschicht (nicht gezeigt) ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehr Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen umfassen, und das leitfähige Material kann Kupfer, Wolfram, Aluminium, Silber und Kombinationen davon oder dergleichen umfassen, wodurch die ersten Metallisierungsstrukturen 132, 134 und 136 ausgebildet sind, wie in 1A und 1B dargestellt. Im Allgemeinen werden die erste ILD-Schicht 106 und die ersten IMD-Schichten 108 und 110 und die zugehörigen Metallisierungsstrukturen 132, 134 und 136 zum Zusammenschalten der elektrischen Schaltungen und Vorsehen einer externen elektrischen Verbindung benutzt.
  • Zur Vereinfachung der Besprechung hierin sind erste Verbindungsleitungen/- kontaktflächen 136a, 136b, 1360 und 136d der ersten Metallisierungsstruktur 136 in der ersten IMD-Schicht 110 im ersten Substrat 100 und zweite Verbindungsleitungen/-kontaktflächen 236a, 236b, 236c, 236d, 236e, 236f und 236g in der zweiten Metallisierungsstruktur 236 in der zweiten IMD-Schicht 210 im zweiten Substrat 200 kenntlich gemacht.
  • Es ist außerdem zu beachten, dass eine oder mehr Ätzstoppschichten (nicht gezeigt) zwischen benachbarten der ILD- und IMD-Schichten, beispielsweise der ersten ILD-Schicht 106 und den ersten IMD-Schichten 108 und 110, angeordnet sein können. Im Allgemeinen sehen die Ätzstoppschichten einen Mechanismus zum Stoppen eines Ätzprozesses vor, wenn Durchkontaktierungen und/oder Kontakte ausgebildet werden. Die Ätzstoppschichten sind aus einem dielektrischen Material mit einer von benachbarten Schichten abweichenden Ätzselektivität, beispielsweise einer Ätzstoppschicht zwischen dem darunter gelagerten ersten Halbleitersubstrat 102 und der darüber gelagerten ersten ILD-Schicht 106. In einer Ausführungsform können Ätzstoppschichten aus SiN, SiCN, SiCO, CN, Kombinationen davon oder dergleichen ausgebildet und durch CVD- oder PECVD-Techniken abgeschieden werden.
  • In der dargestellten Ausführungsform ist eine erste zusätzliche dielektrische Schicht 138 über der ersten IMD-Schicht 110 ausgebildet. Die erste zusätzliche dielektrische Schicht 138 kann beispielsweise aus einem Low-K-Dielektrikummaterial, wie etwa PSG, BPSG, FSG, SiOxCy, Spin-On-Glass, Spin-On-Polymer, Siliziumkohlenstoffmaterial, Zusammensetzungen davon, Verbunden davon, Kombinationen davon oder dergleichen, durch jegliches geeignete, im Fach bekannte Verfahren, wie etwa Spinning, CVD und PECVD, ausgebildet werden. Eine erste dielektrische Bond-Schicht 140 ist über der ersten zusätzlichen dielektrischen Schicht 138 ausgebildet. Die erste dielektrische Bond-Schicht 140 kann jegliche dielektrische Schicht sein, die Bonden zwischen zwei Substraten ermöglicht; beispielsweise kann die erste dielektrische Bond-Schicht 140 ein Oxid, Siliziumoxinitrid (SiON) oder dergleichen sein, das durch thermische Oxidation, CVD oder dergleichen ausgebildet wird.
  • Unter Bezugnahme auf 2 sind das erste Substrat 100 und das zweite Substrat 200 derart angeordnet, dass die Bauelementseiten des ersten Halbleitersubstrats 102 und des zweiten Halbleitersubstrats 202 einander zugekehrt sind, und gebondet, beispielsweise durch Bonden der zusätzlichen dielektrischen Schichten 138 aneinander gebondet. In der dargestellten Ausführungsform sind das erste Substrat 100 und das zweite Substrat 200 unter Nutzung eines direkten Bond-Prozesses aneinander gebondet, wie etwa Dielektrikum/Dielektrikum-Bonden (beispielsweise Oxid/Oxid-Bonden). Für andere Ausführungsformen sind andere Bond-Prozesse in Erwägung gezogen, wie etwa Metall/Metall-Bonden (beispielsweise Kupfer/Kupfer-Bonden), Metall/Dielektrikum-Bonden (beispielsweise Oxid/Kupfer-Bonden), jegliche Kombinationen davon und/oder dergleichen.
  • Es ist zu beachten, dass das Bonden auf Waferebene stattfinden kann, wobei das erste Substrat 100 und das zweite Substrat 200 aneinander gebondet und dann zu getrennten Dies vereinzelt werden. In anderen Ausführungsformen kann das Bonden auf Dies/Die-Ebene oder Die/Wafer-Ebene durchgeführt werden.
  • Unter Bezugnahme auf 3 kann, nachdem das erste Substrat 100 und das zweite Substrat 200 gebondet sind, ein Abdünnungsprozess auf die Rückseite des zweiten Substrats 200, beispielsweise auf die Rückseite des zweiten Halbleitersubstrats 202, ausgeführt werden. In einer Ausführungsform kann die Rückseite des zweiten Substrats 200 durch Nutzung geeigneter Techniken abgedünnt werden, wie etwa Schleifen, Polieren, einer SMARTCUT®-Prozedur, einer ELTRAN®-Prozedur und/oder chemisches Ätzen. Beispielsweise können jeder des ersten Halbleitersubstrats 102 und des zweiten Halbleitersubstrats 202 vor dem Abdünnen eine Stärke zwischen ungefähr 100 µm und 775 µm aufweisen, und nach dem Abdünnen kann das zweite Halbleitersubstrat 202 eine Stärke zwischen ungefähr 2 µm und 3 µm aufweisen.
  • Unter Bezugnahme auf 4 sind Durchkontaktierungen 30, 32 und 34 ausgebildet. Wie untenstehend detaillierter besprochen, ist eine elektrische Verbindung ausgebildet, die von einer Rückseite des zweiten Substrats 200 zum Auswählen von jeweiligen der ersten Verbindungsleitungen/-kontaktflächen 136a und 1360 des ersten Substrats 100 und/oder zum Auswählen von jeweiligen der zweiten Verbindungsleitungen/-kontaktflächen 236g verläuft.
  • Zunächst werden Öffnungen für die Durchkontaktierungen 30, 32 und 34 durch das zweite Halbleitersubstrat 202 ausgebildet. Die Öffnungen können beispielsweise unter Nutzung von Fotolithografietechniken zum Ablagern und Strukturieren eines Photoresistmaterials auf dem zweiten Halbleitersubstrat 202 zum Freilegen des zweiten Halbleitersubstrats 202 an den Stellen, wo die Öffnungen ausgebildet werden, ausgebildet werden. Ein Ätzprozess, wie etwa ein anisotropischer Trockenätzprozess, kann zum Schaffen der Öffnungen im zweiten Halbleitersubstrat 202 benutzt sein. Verschiedene Schichten können während dieser Prozesse auf dem Halbleitersubstrat 202 vorhanden sein, wie etwa Hartmaskenschicht(en), Antireflexbeschichtung(en) (ARC), dergleichen oder eine Kombination davon.
  • Ein oder mehr dielektrische Film(e) können über der Rückseite des zweiten Halbleitersubstrats 202 und entlang Seitenwänden der Öffnungen im zweiten Halbleitersubstrat 202 ausgebildet sein. Ein dielektrischer Film(e) kann (können) Passivierung und Isolierung zwischen Durchkontaktierungen und Bauelementschaltungen vorsehen und dem zweiten Halbleitersubstrat 202 beispielsweise während eines anschließenden Ätzprozesses Schutz bieten. Ferner kann (können) ein dielektrischer Film(e) Schutz gegen Metallionen bieten, die in das zweite Halbleitersubstrat 202 eindiffundieren.
  • In einer Ausführungsform ist ein mehrschichtiger dielektrischer Film entlang der Rückseite des zweiten Halbleitersubstrats 202 und in den Öffnungen ausgebildet. Der mehrschichtige dielektrische Film umfasst einen ersten dielektrischen Film und einen zweiten dielektrischen Film über dem ersten dielektrischen Film. Die Materialien des ersten dielektrischen Films und des zweiten dielektrischen Films sind derart ausgewählt, dass eine verhältnismäßig hohe Ätzselektivität zwischen den zwei Schichten besteht. Ein Beispiel für verwendbare dielektrische Materialien ist ein Nitridmaterial für den ersten dielektrischen Film und ein Oxid für den zweiten dielektrischen Film. Die Nitridschicht, wie etwa eine Siliziumnitrid-(Si3N4-) Schicht, kann unter Nutzung von CVD-Techniken ausgebildet werden. Die Oxidschicht, wie etwa eine Siliziumdioxidschicht, kann durch thermische Oxidation oder durch CVD-Techniken ausgebildet werden. Es können andere Materialien, darunter andere Oxide, andere Nitride, SiON, SiC, Low-K-Dielektrikummaterialien (beispielsweise Black Diamond) und/oder High-K-Oxide (beispielsweise HfO2, Ta2O5), benutzt werden. Strukturen in Form von Distanzstücken werden beispielsweise unter Benutzung eines Trockenätzprozesses aus dem zweiten dielektrischen Film ausgebildet, sodass der zweite dielektrische Film geätzt wird, während wenig oder kein Schaden an dem ersten dielektrischen Film bewirkt wird.
  • Eine strukturierte Maske wird über der Rückseite des zweiten Halbleitersubstrats 202 ausgebildet, die beispielsweise ein Photoresistmaterial sein kann, das als Teil des Fotolithografieprozesses abgelagert, maskiert, freigelegt und entwickelt wurde. Die strukturierte Maske ist zum Definieren von Durchkontaktierungen strukturiert, die durch die jeweiligen Öffnungen durch das zweite Halbleitersubstrat 202 und durch die zweiten dielektrischen Schichten 206, 208, 210, 238 und 240 des zweiten Substrats 200 und zumindest einige der ersten dielektrischen Schichten 140 und 138 des ersten Substrats 100 verlaufen, wodurch Abschnitte von ausgewählten der jeweiligen ersten Verbindungsleitungen/-kontaktflächen 136a und 1360 und der zweiten Verbindungsleitungen/-kontaktflächen 236g freigelegt werden, wie unten detaillierter erläutert. Zum Ausbilden dieser Durchkontaktierungsöffnungen werden ein oder mehr Ätzprozesse durchgeführt. Es kann ein geeigneter Ätzprozess, wie etwa ein Trockenätz-, anisotropischer Nassätz-, oder jeglicher anderer geeigneter anisotropischer Ätz- oder Strukturierprozess, zum Ausbilden der Durchkontaktierungsöffnungen durchgeführt werden.
  • Wie aus 4 ersichtlich, erstreckt sich die Durchkontaktierungsöffnung für die Durchkontaktierung 30 zu den zweiten Verbindungsleitungen/-kontaktflächen 236a und 236b und zur ersten Verbindungsleitung/-kontaktfläche 136a. Die Durchkontaktierungsöffnung für die Durchkontaktierung 32 erstreckt sich zu den zweiten Verbindungsleitungen/-kontaktflächen 236e und 236f und zur ersten Verbindungsleitung/-kontaktfläche 136e. Die Durchkontaktierungsöffnung für die Durchkontaktierung 34 erstreckt sich zur zweiten Verbindungsleitung/-kontaktfläche 236g. In einer Ausführungsform sind die ersten und zweiten Verbindungsleitungen/-kontaktflächen aus einem geeigneten Metallmaterial ausgebildet, wie etwa Kupfer, das eine andere Ätzrate (Selektivität) als die dielektrischen Schichten 206, 208, 210, 238, 240, 140 und 138 aufweist. Von daher können die zweiten Verbindungsleitungen/- kontaktflächen 236a, 236b, 236e und 236f als eine Hartmaskenschicht für den Ätzprozess der dielektrischen Schichten 238, 240, 140 und 138 wirken. Ein selektiver Ätzprozess kann zum schnellen Ätzen der dielektrischen Schichten 238, 240, 140 und 138 eingesetzt werden, während nur ein Abschnitt der zweiten Verbindungsleitungen/-kontaktflächen 236a, 236b, 236e und 236f geätzt wird. Ferner kann die zweite Verbindungsleitung/-kontaktfläche 236 als ein Ätzstopp für den Ätzprozess wirken. Der Ätzprozess dauert an, bis die ersten Verbindungsleitungen/- kontaktflächen 136a und 1360 freigelegt sind, wodurch Durchkontaktierungsöffnungen ausgebildet werden, die von einer Rückseite des zweiten Substrats 200 zu den Verbindungsleitungen/-kontaktflächen 136a, 1360 und 236g verlaufen.
  • Es ist zu beachten, dass der Ätzprozess durch vielerlei verschiedene Schichten verlaufen kann, die zum Ausbilden der dielektrischen Schichten benutzt sind und verschiedene Arten von Materialien und Ätzstoppschichten umfassen können. Dementsprechend kann der Ätzprozess mehrere Ätzmittel zum Ätzen durch die verschiedenen Schichten nutzen, wobei die Ätzmittel auf Grundlage der Materialien ausgewählt werden, die geätzt werden.
  • Ein leitfähiges Material wird innerhalb der Durchkontaktierungsöffnungen ausgebildet. In einer Ausführungsform kann das leitfähige Material durch Ablagern von einer oder mehr Diffusions- und/oder Sperrschichten und Ablagern einer Keimschicht ausgebildet werden. Beispielsweise kann eine Diffusionssperrschicht, die eine oder mehr Schichten aus Ta, TaN, TiN, Ti, CoW oder dergleichen umfasst, entlang der Seitenwände der Durchkontaktierungsöffnungen ausgebildet werden. Die Keimschicht (nicht gezeigt) kann aus Kupfer, Nickel, Gold, jeglicher Kombination davon und/oder dergleichen ausgebildet werden. Die Diffusionssperrschicht und die Keimschicht können durch geeignete Abscheidungstechniken ausgebildet werden, wie etwa PVD, CVD und/oder dergleichen. Sobald die Keimschicht in den Öffnungen abgeschieden wurde, wird ein leitfähiges Material, wie etwa Wolfram, Titan, Aluminium, Kupfer, jegliche Kombinationen davon und/oder dergleichen, unter Nutzung von beispielsweise einem elektrochemischen Galvanisierungsprozess oder anderem geeigneten Prozess in die Durchkontaktierungsöffnungen gefüllt. Die gefüllten Durchkontaktierungsöffnungen bilden die Durchkontaktierungen 30, 32 und 34 aus.
  • Überschüssiges Material, beispielsweise überschüssige leitfähige Materialien und/oder dielektrische Filme, können von der Rückseite des Halbleitersubstrats 202 abgetragen werden. In Ausführungsformen können eine oder mehr der Schichten des mehrschichtigen dielektrischen Films entlang einer Rückseite des zweiten Halbleitersubstrats 202 zum Vorsehen von zusätzlichem Schutz gegen die Umgebung belassen werden. Jegliche überschüssige Materialien können unter Nutzung eines Ätzprozesses, eines Planarisierungsprozesses (beispielsweise eines CMP-Prozesses) oder dergleichen abgetragen werden.
  • Unter Bezugnahme auf 5 ist eine dielektrische Abdeckschicht 40 entlang einer Rückseite des zweiten Halbleitersubstrats 202 ausgebildet. Die dielektrische Abdeckschicht 40 kann eine oder mehr Schichten aus dielektrischen Materialien umfassen, wie etwa Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikarbid, Kombinationen davon und Multischichten davon, die beispielsweise unter Nutzung von geeigneten Abscheidungstechniken ausgebildet werden, wie etwa Sputtern, CVD und dergleichen.
  • Eine Durchkontaktierung 42 ist durch die dielektrische Abdeckschicht 40 ausgebildet. Die Durchkontaktierung 42 kann beispielsweise unter Nutzung von Fotolithografietechniken zum Ablagern und Strukturieren eines Photoresistmaterials auf der dielektrischen Abdeckschicht 40 zum Freilegen des Abschnitts der dielektrischen Abdeckschicht 40, die die dielektrische Abdeckschicht 40 werden soll, ausgebildet werden. Ein Ätzprozess, wie etwa ein anisotropischer Trockenätzprozess, kann zum Schaffen einer Öffnung in der dielektrischen Abdeckschicht 40 benutzt werden. Die Öffnung kann mit einer Diffusionssperrschicht und/oder einer Adhäsionsschicht (nicht gezeigt) ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehr Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen umfassen, und das leitfähige Material kann Kupfer, Wolfram, Aluminium, Silber und Kombinationen davon oder dergleichen umfassen, wodurch die Durchkontaktierung 42 ausgebildet wird, wie in 5 dargestellt.
  • Eine leitfähige Kontaktfläche 44 ist über und in elektrischem Kontakt mit der Durchkontaktierung 42 und über der dielektrischen Schicht 40 ausgebildet. Die leitfähige Kontaktfläche 44 kann Aluminium umfassen, jedoch können andere Materialien, wie etwa Kupfer, benutzt werden. Die leitfähige Kontaktfläche 44 kann unter Nutzung eines Abscheidungsprozesses, wie etwa Sputtern oder einem anderen geeigneten Prozess, zum Ausbilden einer Materialschicht ausgebildet werden, und danach können Abschnitte der Materialschicht durch einen geeigneten Prozess (wie etwa lithografisches Maskieren und Ätzen) zum Ausbilden der leitfähigen Kontaktfläche 44 abgetragen werden. Es kann jedoch jeglicher geeignete Prozess zum Ausbilden der leitfähigen Kontaktfläche 44 genutzt werden.
  • Eine Passivierungsschicht 46 ist auf der dielektrischen Schicht 40 und der leitfähigen Kontaktfläche 44 ausgebildet. Die Passivierungsschicht 46 kann ein oder mehr geeignete dielektrische Materialien umfassen, wie etwa Siliziumoxid, Siliziumnitrid, Kombinationen davon oder dergleichen. Die Passivierungsschicht 46 kann unter Nutzung von beispielsweise CVD, PECVD oder jeglichem geeigneten Prozess ausgebildet werden. Nachdem die Passivierungsschicht 46 ausgebildet wurde, kann eine Öffnung durch die Passivierungsschicht 46 zur leitfähigen Kontaktfläche 44 durch Abtragen eines Abschnitts der Passivierungsschicht 46 zum Freilegen von zumindest einem Abschnitt der darunter liegenden leitfähigen Kontaktfläche 44 hergestellt werden. Die Öffnung kann unter Nutzung eines geeigneten fotolithografischen und Ätzprozesses ausgebildet werden.
  • Unter Bezugnahme auf 6 ist eine erste Spannungspufferschicht 48 über der Passivierungsschicht 46 ausgebildet. Die erste Spannungspufferschicht 48 kann Spannungen aufnehmen, um beispielsweise zu verhindern, dass Spannung in das zweite Substrat 200 eindringt. Ein Material der ersten Spannungspufferschicht 48 kann einen E-Modul zwischen ungefähr 2 GPa und ungefähr 4 GPa und genauer zwischen ungefähr 2 GPa und ungefähr 3 GPa, wie etwa ungefähr 2,1 GPa, aufweisen. Zudem kann das Material der ersten Spannungspufferschicht 48 eine Zugfestigkeit zwischen 90 MPa und ungefähr 200 MPa und genauer zwischen ungefähr 120 MPa und ungefähr 170 MPa, wie etwa ungefähr 145 MPa, aufweisen. Ferner kann das Material der ersten Spannungspufferschicht 48 eine Bruchdehnung zwischen ungefähr 5% und ungefähr 50% und genauer zwischen ungefähr 30% und ungefähr 50%, wie etwa ungefähr 40%, vor dem Bruch aufweisen. Die erste Spannungspufferschicht 48 kann aus einem Polymer ausgebildet sein, wie etwa einem Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB) und dergleichen. Die erste Spannungspufferschicht 48 kann durch Schleuderbeschichten, Laminieren oder dergleichen ausgebildet werden. Die erste Spannungspufferschicht 48 wird zum Ausbilden einer Öffnung durch die Öffnung in der Passivierungsschicht 46, und durch die die leitfähige Kontaktfläche 44 freigelegt ist, strukturiert. Das Strukturieren der ersten Spannungspufferschicht 48 kann Fotolithografietechniken umfassen. Ein Härtungsschritt kann zum Härten der ersten Spannungspufferschicht 48 durchgeführt werden. Die erste Spannungspufferschicht 48 kann eine Stärke zwischen ungefähr 3 µm und ungefähr 10 µm und genauer zwischen ungefähr 5 µm und ungefähr 7 µm, wie etwa 6 µm, aufweisen. Obgleich eine erste Spannungspufferschicht 48 in 6 dargestellt ist, können mehrere Spannungspufferschichten ausgebildet sein.
  • Eine Post Passivation Interconnect (PPI) 50 ist über der ersten Spannungspufferschicht 48 ausgebildet und füllt die Öffnung in der ersten Spannungspufferschicht 48 und der Passivierungsschicht 46, wodurch eine elektrische Verbindung mit der leitfähigen Kontaktfläche 44 ausgebildet ist. Die PPI 50 kann als Umverteilungsschicht genutzt sein, um zu ermöglichen, dass ein anschließend ausgebildetes Under Bump Metal (UBM), das elektrisch mit der leitfähigen Kontaktfläche 44 verbunden ist, an jeglicher gewünschten Stelle auf dem Substrat 200 angeordnet wird. In einer Ausführungsform kann die PPI 50 durch Ausbilden einer Keimschicht, die eine Titan-Kupfer-Legierung umfassen kann, unter Nutzung eines geeigneten Ausbildungsprozesses, wie etwa physikalische Gasphasenabscheidung (PVD), Sputtern oder dergleichen, ausgebildet werden. Ein Photoresist kann dann zum Abdecken der Keimschicht ausgebildet und zum Freilegen von Abschnitten der Keimschicht strukturiert werden, die sich dort befinden, wo sich die PPI 50 befinden soll.
  • Sobald das Photoresist ausgebildet und strukturiert wurde, kann ein leitfähiges Material, wie etwa Kupfer, über einen Abscheidungsprozess, wie etwa Galvanisieren, auf der Keimschicht ausgebildet werden. Während die besprochenen Materialien und Verfahren zum Ausbilden des leitfähigen Materials geeignet sind, sind diese Materialien und Verfahren lediglich Beispiele. Jegliche andere geeignete Materialien, wie etwa AlCu oder Au, und jeglicher andere Ausbildungsprozess, wie etwa CVD oder PVD, können zum Ausbilden der PPI 50 genutzt werden.
  • Sobald das leitfähige Material ausgebildet wurde, kann das Photoresist über einen geeigneten Abtragungsprozess, wie etwa Veraschen, wie etwa unter Nutzung eines Sauerstoffplasmas, abgetragen werden. Zudem können nach dem Abtragen des Photoresists die Abschnitte der Keimschicht, die durch das Photoresist abgedeckt waren, beispielsweise über einen geeigneten Ätzprozess abgetragen werden.
  • Unter Bezugnahme auf 7 ist eine zweite Spannungspufferschicht 52 über der PPI 50 und der ersten Spannungspufferschicht 48 ausgebildet. Die zweite Spannungspufferschicht 52 kann ebenfalls Spannungen aufnehmen, um beispielsweise zu verhindern, dass Spannung in das zweite Substrat 200 eindringt. Ein Material der zweiten Spannungspufferschicht 52 kann einen E-Modul zwischen ungefähr 2 GPa und ungefähr 4 GPa und genauer zwischen ungefähr 2 GPa und ungefähr 3 GPa, wie etwa ungefähr 2,1 GPa, aufweisen. Zudem kann das Material der zweiten Spannungspufferschicht 52 eine Zugfestigkeit zwischen 90 MPa und ungefähr 200 MPa und genauer zwischen ungefähr 120 MPa und ungefähr 170 MPa, wie etwa ungefähr 145 MPa, aufweisen. Ferner kann das Material der zweiten Spannungspufferschicht 52 eine Bruchdehnung zwischen ungefähr 5% und ungefähr 50% und genauer zwischen ungefähr 30% und ungefähr 50%, wie etwa ungefähr 40%, vor dem Bruch aufweisen. Die zweite Spannungspufferschicht 52 kann aus einem Polymer ausgebildet sein, wie etwa einem Polyimid, PBO, BCB und dergleichen. Die zweite Spannungspufferschicht 52 kann durch Schleuderbeschichten, Laminieren oder dergleichen ausgebildet werden. Die zweite Spannungspufferschicht 52 wird zum Ausbilden einer Öffnung, durch die die PPI 50 freigelegt ist, strukturiert. Das Strukturieren der zweiten Spannungspufferschicht 52 kann Fotolithografietechniken umfassen. Ein Härtungsschritt kann zum Härten der zweiten Spannungspufferschicht 52 durchgeführt werden. Die zweite Spannungspufferschicht 52 kann eine Stärke zwischen ungefähr 3 µm und ungefähr 10 µm und genauer zwischen ungefähr 5 µm und ungefähr 7 µm, wie etwa 6 µm, aufweisen. Obgleich eine zweite Spannungspufferschicht 52 in 7 dargestellt ist, können mehrere Spannungspufferschichten ausgebildet sein.
  • Ein UBM 54 kann in der Öffnung der zweiten Spannungspufferschicht 52 und in elektrischem Kontakt mit der PPI 50 ausgebildet sein. Das UBM 54 kann drei Schichten aus leitfähigen Materialien umfassen, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Der Durchschnittsfachmann wird erkennen, dass es zahlreiche geeignete Anordnungen von Materialien und Schichten gibt, wie etwa eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die zur Ausbildung des UBM 54 geeignet sein können.
  • Das UBM 54 kann durch Ausbilden jeder Schicht über der zweiten Spannungspufferschicht 52 und entlang der Innenseite der Öffnung durch die zweite Spannungspufferschicht 52 zur PPI 50 ausgebildet werden. Jede Schicht kann unter Nutzung eines Galvanisierungsprozesses, wie etwa elektrochemisches Galvanisieren, ausgebildet werden, obgleich andere Ausbildungsprozesse, wie etwa Sputtern, Bedampfung oder PECVD-Prozess, genutzt werden können. Sobald die gewünschten Schichten ausgebildet wurden, können Abschnitte der Schichten dann durch einen geeigneten lithografischen Maskierungs- und Ätzprozess abgetragen werden, um das unerwünschte Material abzutragen und das UBM 54 in einer gewünschten Form zurückzulassen, wie etwa eine kreisförmige, achteckige, quadratische oder rechteckige Form, obgleich alternativ jegliche gewünschte Form ausgebildet werden kann.
  • Unter Bezugnahme auf 8 ist ein Kontakthöcker 56 auf dem UBM 54 ausgebildet. Der Kontakthöcker 56 kann eine Controlled Collapse Chip Connection (C4) sein und/oder kann ein Material wie etwa Lot, Zinn oder andere geeignete Materialien umfassen, wie etwa Silber, bleifreies Zinn oder Kupfer. In einer Ausführungsform, in der der Kontakthöcker 56 ein Zinnlothöcker ist, kann der Kontakthöcker 56 durch anfängliches Ausbilden einer Schicht aus Zinn durch Bedampfung, Galvanisieren, Drucken, Lotübertragung, Kugelanordnung usw. ausgebildet werden. Sobald eine Schicht aus Zinn auf der Struktur ausgebildet wurde, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu bringen. Es können andere Höckerstrukturen benutzt werden. Beispielsweise kann außerdem eine Metallsäule mit einem Lotverbinder benutzt werden.
  • 9 bis 11 stellen eine Modifikation der Ausführungsform dar, die in 1A, 1B und 2 bis 8 dargestellt ist. 9 gleicht der oben besprochenen 6. Die PPI 50 ist mit Öffnungen 60 in einem Bereich der PPI 50 strukturiert, in dem das UBM 54 ausgebildet wird. 10A bis 10E sind beispielhafte Aufbauansichten eines Abschnitts der PPI 50 mit den Öffnungen 60. Dieser Abschnitt der PPI 50 in 10A bis 10E liegt unter dem UBM 54 in 11. In 10A sind Öffnungen 60a, die in einer einzelnen Linie angeordnet sind, durch die PPI 50 ausgebildet. In 10B sind Öffnungen 60b, die in zwei quer verlaufenden, sich schneidenden Linien angeordnet sind, durch die PPI 50 ausgebildet. In 10C sind Öffnungen 60c, die in vier quer verlaufenden, sich schneidenden Linien angeordnet sind, durch die PPI 50 ausgebildet. In 10D sind Öffnungen 60d, die in einer Gruppierung von 5x5 angeordnet sind, durch die PPI 50 ausgebildet. In 10E sind Öffnungen 60e, die in einer Gruppierung von 3x3 angeordnet sind, durch die PPI 50 ausgebildet. Diese Aufbauansichten sind Beispiele, und andere Anordnungen der Öffnungen 60 können ebenfalls benutzt werden.
  • 11 gleicht der oben besprochenen 8. Wie dargestellt, füllt die zweite Spannungspufferschicht 52 die Öffnungen 60 in der PPI 50. Mit den Öffnungen 60 und der zweiten Spannungspufferschicht 52 in den Öffnungen 60 in der PPI 50 kann Spannung weiter aufgenommen und verhindert werden, dass sie in das zweite Substrat 200 eindringt.
  • 12A, 12B und 13 bis 19 stellen verschiedene Querschnittansichten von Strukturen in Zwischenschritten des Ausbildens einer gebondeten Struktur gemäß einer anderen Ausführungsform dar. 12A und 12B stellen ein erstes Substrat 100 und ein zweites Substrat 200 dar, die der vorhergehenden Besprechung bezüglich 1A und 1B ähneln. Das erste Substrat 100 und das zweite Substrat 200 in 12A und 12B stellen dar, dass Metallisierungsstrukturen 132, 134, 136, 232, 234 und 236 verschiedene Konfigurationen aufweisen können. Zur Vereinfachung der Besprechung hierin sind zweite Verbindungsleitungen/-kontaktflächen 232a und 236b in der zweiten ILD-Schicht 206 im zweiten Substrat 200 kenntlich gemacht. Ferner kann in dieser Ausführungsform das Bonden zwischen dem ersten Substrat 100 und dem zweiten Substrat 200 einen anderen Mechanismus nutzen, wie unten weiter besprochen, und von daher sind die zusätzlichen dielektrischen Schichten 138 und 238 und die dielektrischen Bond-Schichten 140 und 240 ausgelassen.
  • Unter Bezugnahme auf 13 sind das erste Substrat 100 und das zweite Substrat 200 derart angeordnet, dass die Bauelementseiten des ersten Halbleitersubstrats 102 und des zweiten Halbleitersubstrats 202 einander zugekehrt sind, und gebondet. In der dargestellten Ausführungsform sind das erste Substrat 100 und das zweite Substrat 200 unter Nutzung eines direkten Bond-Prozesses aneinander gebondet, wie etwa Metall/Metall-Bonden (beispielsweise Kupfer/Kupfer-Bonden), Metall/Dielektrikum-Bonden (beispielsweise Oxid/Kupfer-Bonden) oder eine Kombination davon. Beispielsweise sind die IMD-Schichten 110 und 210 aneinander gebondet, die Verbindungsleitungen/-kontaktflächen 136a und 236a aneinander gebondet, die Verbindungsleitungen/-kontaktflächen 136b und 236b aneinander gebondet, die Verbindungsleitungen/-kontaktflächen 1360 und 236c aneinander gebondet und die Verbindungsleitungen/-kontaktflächen 136d und 236d aneinander gebondet. Zudem kann eine oder mehr der ersten Verbindungsleitungen/-kontaktflächen 136a, 136b, 1360 und 136d an die zweite IMD-Schicht 210 gebondet sein und eine oder mehr der zweiten Verbindungsleitungen/- kontaktflächen 236a, 236b, 236c und 236d an die erste IMD-Schicht 110 gebondet sein.
  • Unter Bezugnahme auf 14 kann, wie bezüglich 3 besprochen, nachdem das erste Substrat 100 und das zweite Substrat 200 gebondet wurden, ein Abdünnungsprozess auf die Rückseite des zweiten Substrats 200 ausgeführt werden. In einer Ausführungsform kann die Rückseite des zweiten Substrats 200 durch Nutzung geeigneter Techniken wie etwa Schleifen, Polieren, einer SMARTCUT®-Prozedur, einer ELTRAN®-Prozedur und/oder chemisches Ätzen abgedünnt werden.
  • Unter Bezugnahme auf 15 sind Durchkontaktierungen 70 und 72 ausgebildet. Wie unten detaillierter besprochen, wird eine elektrische Verbindung ausgebildet, die von einer Rückseite des zweiten Substrats 200 zu ausgewählten der zweiten Zwischenschaltungsleitungen/-kontaktflächen 232a und 232b verläuft.
  • Zunächst werden Öffnungen für die Durchkontaktierungen 70 und 72 durch das zweite Halbleitersubstrat 202 ausgebildet. Die Öffnungen können beispielsweise unter Nutzung von Fotolithografietechniken zum Ablagern und Strukturieren eines Photoresistmaterials auf dem zweiten Halbleitersubstrat 202 zum Freilegen des zweiten Halbleitersubstrats 202 an den Stellen, wo die Öffnungen ausgebildet werden, ausgebildet werden. Ein Ätzprozess, wie etwa ein anisotropischer Trockenätzprozess, kann zum Schaffen der Öffnungen im zweiten Halbleitersubstrat 202 benutzt sein. Verschiedene Schichten können während dieser Prozesse auf dem Halbleitersubstrat 202 vorhanden sein, wie etwa Hartmaskenschicht(en), Antireflexbeschichtung(en) (ARC), dergleichen oder eine Kombination davon.
  • Ein oder mehr dielektrische Film(e) können über der Rückseite des zweiten Halbleitersubstrats 202 und entlang Seitenwänden der Öffnungen im zweiten Halbleitersubstrat 202 ausgebildet sein. Ein dielektrischer Film(e) kann (können) Passivierung und Isolierung zwischen Durchkontaktierungen und Bauelementschaltungen vorsehen und dem zweiten Halbleitersubstrat 202 beispielsweise während eines anschließenden Ätzprozesses Schutz bieten. Ferner kann (können) ein dielektrischer Film(e) Schutz gegen Metallionen bieten, die in das zweite Halbleitersubstrat 202 eindiffundieren.
  • In einer Ausführungsform ist ein mehrschichtiger dielektrischer Film entlang der Rückseite des zweiten Halbleitersubstrats 202 und in den Öffnungen ausgebildet. Der mehrschichtige dielektrische Film umfasst einen ersten dielektrischen Film und einen zweiten dielektrischen Film über dem ersten dielektrischen Film. Die Materialien des ersten dielektrischen Films und des zweiten dielektrischen Films sind derart ausgewählt, dass eine verhältnismäßig hohe Ätzselektivität zwischen den zwei Schichten besteht. Ein Beispiel für verwendbare dielektrische Materialien ist ein Nitridmaterial für den ersten dielektrischen Film und ein Oxid für den zweiten dielektrischen Film. Die Nitridschicht, wie etwa eine Siliziumnitrid-(Si3N4-) Schicht, kann unter Nutzung von CVD-Techniken ausgebildet werden. Die Oxidschicht, wie etwa eine Siliziumdioxidschicht, kann durch thermische Oxidation oder durch CVD-Techniken ausgebildet werden. Es können andere Materialien, darunter andere Oxide, andere Nitride, SiON, SiC, Low-K-Dielektrikummaterialien (beispielsweise Black Diamond) und/oder High-K-Oxide (beispielsweise HfO2, Ta2O5), benutzt werden. Strukturen in Form von Distanzstücken werden beispielsweise unter Benutzung eines Trockenätzprozesses aus dem zweiten dielektrischen Film ausgebildet, sodass der zweite dielektrische Film geätzt wird, während wenig oder kein Schaden an dem ersten dielektrischen Film bewirkt wird.
  • Eine strukturierte Maske wird über der Rückseite des zweiten Halbleitersubstrats 202 ausgebildet, die beispielsweise ein Photoresistmaterial sein kann, das als Teil des Fotolithografieprozesses abgelagert, maskiert, freigelegt und entwickelt wurde. Die strukturierte Maske ist zum Definieren von Durchkontaktierungen strukturiert, die durch die jeweiligen Öffnungen durch das zweite Halbleitersubstrat 202 und durch die zweite ILD-Schicht 206 verlaufen, wodurch Abschnitte von ausgewählten der jeweiligen zweiten Verbindungsleitungen/ -kontaktflächen 232a und 232b freigelegt werden, wie unten detaillierter erläutert. Zum Ausbilden dieser Durchkontaktierungsöffnungen werden ein oder mehr Ätzprozesse durchgeführt. Es kann ein geeigneter Ätzprozess, wie etwa ein Trockenätz-, anisotropischer Nassätz-, oder jeglicher anderer geeigneter anisotropischer Ätz- oder Strukturierprozess, zum Ausbilden der Durchkontaktierungsöffnungen durchgeführt werden.
  • Wie aus 15 ersichtlich, erstreckt sich die Durchkontaktierungsöffnung für die Durchkontaktierung 70 zur zweiten Verbindungsleitung/-kontaktfläche 232a. Die Durchkontaktierungsöffnung für die Durchkontaktierung 72 erstreckt sich zur zweiten Verbindungsleitung/-kontaktfläche 232b. In einer Ausführungsform sind die zweiten Verbindungsleitungen/-kontaktflächen 232a und 232b aus einem geeigneten Metallmaterial ausgebildet, wie etwa Kupfer, das als Ätzstopp wirken kann. Ein selektiver Ätzprozess kann zum Ätzen der dielektrischen zweiten ILD-Schichten 206 eingesetzt werden. Der Ätzprozess dauert an, bis die zweiten Verbindungsleitungen/-kontaktflächen 232a und 232b freigelegt sind, wodurch eine Durchkontaktierungsöffnung ausgebildet wird, die sich von einer Rückseite des zweiten Substrats 200 zu den Verbindungsleitungen/-kontaktflächen 232a und 232b erstreckt.
  • Es ist zu beachten, dass der Ätzprozess durch vielerlei verschiedene Schichten verlaufen kann, die zum Ausbilden der dielektrischen Schichten benutzt sind und verschiedene Arten von Materialien und Ätzstoppschichten umfassen können. Dementsprechend kann der Ätzprozess mehrere Ätzmittel zum Ätzen durch die verschiedenen Schichten nutzen, wobei die Ätzmittel auf Grundlage der Materialien ausgewählt werden, die geätzt werden.
  • Ein leitfähiges Material wird innerhalb der Durchkontaktierungsöffnungen ausgebildet. In einer Ausführungsform kann das leitfähige Material durch Ablagern von einer oder mehr Diffusions- und/oder Sperrschichten und Ablagern einer Keimschicht ausgebildet werden. Beispielsweise kann eine Diffusionssperrschicht, die eine oder mehr Schichten aus Ta, TaN, TiN, Ti, CoW oder dergleichen umfasst, entlang der Seitenwände der Durchkontaktierungsöffnungen ausgebildet werden. Die Keimschicht (nicht gezeigt) kann aus Kupfer, Nickel, Gold, jeglicher Kombination davon und/oder dergleichen ausgebildet werden. Die Diffusionssperrschicht und die Keimschicht können durch geeignete Abscheidungstechniken ausgebildet werden, wie etwa PVD, CVD und/oder dergleichen. Sobald die Keimschicht in den Öffnungen abgeschieden wurde, wird ein leitfähiges Material, wie etwa Wolfram, Titan, Aluminium, Kupfer, jegliche Kombinationen davon und/oder dergleichen, unter Nutzung von beispielsweise einem elektrochemischen Galvanisierungsprozess oder anderem geeigneten Prozess in die Durchkontaktierungsöffnungen gefüllt. Die gefüllten Durchkontaktierungsöffnungen bilden die Durchkontaktierungen 70 und 72 aus. Wie vorher besprochen können überschüssige Materialien, beispielsweise überschüssige leitfähige Materialien und/oder dielektrische Filme, von der Rückseite des Halbleitersubstrats 202 abgetragen werden.
  • Unter Bezugnahme auf 16 bis 19 wird die Verarbeitung wie oben unter Bezugnahme auf 5 bis 8 zum Ausbilden einer dielektrischen Abdeckungsschicht 40, einer Durchkontaktierung 42 durch die dielektrische Abdeckungsschicht 40, einer leitfähigen Kontaktfläche 44 über und in elektrischem Kontakt mit der Durchkontaktierung 42 und über der dielektrischen Abdeckungsschicht 40, einer Passivierungsschicht 46 auf der dielektrischen Abdeckungsschicht 40 und der leitfähigen Kontaktfläche 44, einer ersten Spannungspufferschicht 48 über der Passivierungsschicht 46, einer PPI 50 über der ersten Spannungspufferschicht 48, einer zweiten Spannungspufferschicht 52 über der PPI 50 und der ersten Spannungspufferschicht 48, einem UBM 54 in einer Öffnung in der zweiten Spannungspufferschicht 52 und in elektrischem Kontakt mit der PPI 50 und eines Kontakthöckers 56 auf dem UBM 54 fortgesetzt.
  • 20 und 21 stellen eine Modifikation der Ausführungsform dar, die in 12A, 12B und 13 bis 19 dargestellt ist. 20 gleicht der oben besprochenen 17. Die PPI 50 ist mit Öffnungen 60 in einem Bereich der PPI 50 strukturiert, auf dem das UBM 54 ausgebildet wird. Wie bei einer vorherigen Ausführungsform sind 10A bis 10E Aufbauansichten der PPI 50 mit den Öffnungen 60. Diese Aufbauansichten sind Beispiele, und es können außerdem andere Anordnungen von Öffnungen 60 benutzt werden. 21 gleicht der oben besprochenen 19. Wie dargestellt füllt die zweite Spannungspufferschicht 52 die Öffnungen 60 in der PPI 50. Mit den Öffnungen 60 und der zweiten Spannungspufferschicht 52 in den Öffnungen 60 in der PPI 50 kann Spannung weiter aufgenommen und verhindert werden, dass sie in das zweite Substrat 200 eindringt.
  • Wie durchgehend besprochen können Ausführungsformen Spannungspufferschichten, wie etwa die erste Spannungspufferschicht 48 und die zweite Spannungspufferschicht 52, in einer gestapelten und/oder gebondeten Struktur umfassen. Die Spannungspufferschichten können Spannung aufnehmen, die beispielsweise durch Temperaturwechselbeanspruchung und Wärmeausdehnungsfehlanpassung nach dem Anbringen der gebondeten Struktur an einem weiteren, anderen Substrat, wie etwa durch Höcker 56, bewirkt ist. Die Spannungsaufnahme durch die Spannungspufferschichten kann verhindern, dass Spannung Durchkontaktierungen und dielektrische Schichten, wie etwa Low-K-Dielektrikumschichten, in einem oder mehr der Substrate in der gebondeten und/oder gestapelten Struktur erreicht und beeinträchtigt. Beispielsweise kann Reißen und Delaminieren von Durchkontaktierungen und Low-K-Dielektrikumschichten vermindert sein. Daher können die Spannungspufferschichten die Zuverlässigkeit einer gebondeten und/oder gestapelten Struktur erhöhen.
  • Eine Ausführungsform ist eine Struktur. Die Struktur umfasst ein erstes Substrat, ein zweites Substrat, eine erste Spannungspufferschicht, eine Post Passivation Interconnect- (PPI-) Struktur und eine zweite Spannungspufferschicht. Das erste Substrat umfasst ein erstes Halbleitersubstrat und eine erste Verbindungsstruktur auf dem ersten Halbleitersubstrat. Das zweite Substrat umfasst ein zweites Halbleitersubstrat und eine zweite Verbindungsstruktur auf einer ersten Seite des zweiten Halbleitersubstrats. Das erste Substrat ist an einer Bond-Grenzfläche an das zweite Substrat gebondet. Die erste e und die zweite Verbindungsstruktur sind zwischen dem ersten Halbleitersubstrat und dem zweiten Halbleitersubstrat angeordnet. Eine Durchkontaktierung erstreckt sich zumindest durch das zweite Halbleitersubstrat in die zweite Verbindungsstruktur. Die erste Spannungspufferschicht liegt auf einer zweiten Seite des zweiten Halbleitersubstrats. Die zweite Seite des zweiten Halbleitersubstrats liegt gegenüber der ersten Seite des zweiten Halbleitersubstrats. Die PPI-Struktur liegt auf der ersten Spannungspufferschicht und ist elektrisch mit der Durchkontaktierung gekoppelt. Die zweite Spannungspufferschicht liegt auf der PPI-Struktur und der ersten Spannungspufferschicht.
  • Eine andere Ausführungsform ist eine Struktur. Die Struktur umfasst eine gebondete Struktur, eine Spannungspufferstruktur und einen externen Verbinder. Die gebondete Struktur umfasst ein erstes Substrat und ein zweites Substrat, die an einer Bond-Grenzfläche aneinander gebondet sind. Das erste Substrat umfasst eine erste Metallisierungsstruktur in einer ersten dielektrischen Schicht, und das zweite Substrat umfasst ein Halbleitersubstrat und eine zweite Metallisierungsstruktur in einer zweiten dielektrischen Schicht auf dem Halbleitersubstrat. Die gebondete Struktur umfasst ferner eine Durchkontaktierung, die sich durch das Halbleitersubstrat erstreckt. Die Spannungspufferstruktur liegt auf dem Halbleitersubstrat. Die Spannungspufferstruktur umfasst eine erste Spannungspufferschicht und ein Umverteilungselement, und die erste Spannungspufferschicht ist zwischen dem Halbleitersubstrat und dem Umverteilungselement angeordnet. Das Umverteilungselement ist elektrisch mit der Durchkontaktierung gekoppelt. Der externe Verbinder ist elektrisch an das Umverteilungselement gekoppelt.
  • Eine weitere Ausführungsform ist ein Verfahren. Das Verfahren umfasst das Bonden eines ersten Substrats an ein zweites Substrat. Das zweite Substrat umfasst ein Halbleitersubstrat. Das Verfahren umfasst ferner das Ausbilden einer Durchkontaktierung von einer Seite des Halbleitersubstratsund zumindest durch das Halbleitersubstrat verlaufend; das Ausbilden einer ersten Spannungspufferschicht auf der Seite des Halbleitersubstrats; das Ausbilden einer Post Passivation Interconnect- (PPI-) Struktur auf der ersten Spannungspufferschicht, die elektrisch mit der Durchkontaktierung gekoppelt ist; und das Ausbilden einer zweiten Spannungspufferschicht auf der PPI-Struktur und der ersten Spannungspufferschicht.

Claims (17)

  1. Struktur, umfassend: ein erstes Substrat (100), das ein erstes Halbleitersubstrat (102) und eine erste Verbindungsstruktur auf dem ersten Halbleitersubstrat (102) umfasst; ein zweites Substrat (200), das ein zweites Halbleitersubstrat (202) und eine zweite Verbindungsstruktur auf einer ersten Seite des zweiten Halbleitersubstrats (202) umfasst, wobei das erste Substrat (100) an einer Bond-Grenzfläche an das zweite Substrat (200) gebondet ist; wobei die erste Verbindungsstruktur und die zweite Verbindungsstruktur zwischen dem ersten Halbleitersubstrat (102) und dem zweiten Halbleitersubstrat (202) angeordnet sind; eine Durchkontaktierung (30), die sich durch das zweite Halbleitersubstrat (202) und in die zweite Verbindungsstruktur erstreckt; eine erste Spannungspufferschicht (48) auf einer zweiten Seite des zweiten Halbleitersubstrats (202), wobei die zweite Seite des zweiten Halbleitersubstrats (202) gegenüber der ersten Seite des zweiten Halbleitersubstrats (202) liegt; eine PPI-Struktur (50) auf der ersten Spannungspufferschicht (48) und elektrisch mit der Durchkontaktierung gekoppelt (30); und eine zweite Spannungspufferschicht (52) auf der PPI-Struktur (50) und der ersten Spannungspufferschicht (48), wobei Öffnungen (60) durch die PPI-Struktur (50) verlaufen, wobei die zweite Spannungspufferschicht (52) zumindest teilweise in den Öffnungen (60) angeordnet ist.
  2. Struktur nach Anspruch 1, wobei die Durchkontaktierung (30) sich über die Bond-Grenzfläche hinaus und in die erste Verbindungsstruktur erstreckt.
  3. Struktur nach Anspruch 1, wobei sich die Durchkontaktierung (30) nicht über die Bond-Grenzfläche hinaus erstreckt.
  4. Struktur nach einem der vorhergehenden Ansprüche, wobei die Bond-Grenzfläche im Wesentlichen aus Dielektrikum/Dielektrikum-Bonden besteht.
  5. Struktur nach einem der Ansprüche 1 bis 3, wobei die Bond-Grenzfläche Metall/Metall-Bonden umfasst.
  6. Struktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Under-Bump-Struktur (54) auf der PPI-Struktur (50); und einen Bump-Kontakt (56) auf der Under-Bump-Struktur (54).
  7. Struktur, umfassend: eine gebondete Struktur, die ein erstes Substrat (100) und ein zweites Substrat (200) umfasst, welche an einer Bond-Grenzfläche aneinander gebondet sind, wobei das erste Substrat (100) eine erste Metallisierungsstruktur (132, 134, 136) in einer ersten dielektrischen Schicht (106, 108, 110) umfasst, wobei das zweite Substrat (200) ein Halbleitersubstrat (202) und eine zweite Metallisierungsstruktur (232, 234, 236) in einer zweiten dielektrischen Schicht (206, 208, 210) auf dem Halbleitersubstrat (202) umfasst, wobei die gebondete Struktur ferner eine Durchkontaktierung (30) umfasst, die sich durch das Halbleitersubstrat (202) erstreckt; eine Spannungspufferstruktur auf dem Halbleitersubstrat (202), wobei die Spannungspufferstruktur eine erste Spannungspufferschicht (48) und ein Umverteilungselement (50) umfasst, wobei die erste Spannungspufferschicht (48) zwischen dem Halbleitersubstrat (202) und dem Umverteilungselement (50) angeordnet ist, wobei das Umverteilungselement (50) mit der Durchkontaktierung (30) elektrisch gekoppelt ist; und einen externen Verbinder (56), der mit dem Umverteilungselement (50) elektrisch gekoppelt ist, wobei die Durchkontaktierung (30) sich zu einem Abschnitt der ersten Metallisierungsstruktur (132, 134, 136) des ersten Substrats (100) erstreckt.
  8. Struktur nach Anspruch 7, wobei die Spannungspufferstruktur ferner eine zweite Spannungspufferschicht (52) umfasst, wobei das Umverteilungselement (50) zwischen der ersten Spannungspufferschicht (48) und der zweiten Spannungspufferschicht (52) angeordnet ist.
  9. Struktur nach einem der Ansprüche 7 oder 8, wobei die Durchkontaktierung (30) sich zu einem Abschnitt der zweiten Metallisierungsstruktur (232, 234, 236) des zweiten Substrats (200) erstreckt und sich nicht über die Bond-Grenzfläche hinaus erstreckt.
  10. Struktur nach einem der Ansprüche 7 bis 9, wobei das Umverteilungselement (50) Öffnungen (60) in einem Bereich aufweist, in dem der externe Verbinder (56) mit dem Umverteilungselement (50) elektrisch gekoppelt ist.
  11. Struktur nach einem der Ansprüche 7 bis 10, wobei eine erste Oberfläche des ersten Substrats (100) an der Bond-Grenzfläche im Wesentlichen aus einem dielektrischen Material besteht und eine zweite Oberfläche des zweiten Substrats (200) an der Bond-Grenzfläche im Wesentlichen aus einem dielektrischen Material besteht, wobei die erste Oberfläche direkt an die zweite Oberfläche gebondet ist.
  12. Struktur nach einem der Ansprüche 7 bis 11, wobei ein erster Abschnitt der ersten Metallisierungsstruktur (132, 134, 136) an der Bond-Grenzfläche liegt und ein zweiter Abschnitt der zweiten Metallisierungsstruktur (232, 234, 236) an der Bond-Grenzfläche liegt, wobei der erste Abschnitt der ersten Metallisierungsstruktur direkt an den zweiten Abschnitt der Metallisierungsstruktur gebondet ist.
  13. Verfahren, umfassend: Bonden eines ersten Substrats (100) an ein zweites Substrat (200), wobei das zweite Substrat (200) ein Halbleitersubstrat (202) umfasst; Ausbilden einer Durchkontaktierung (30) von einer Seite des Halbleitersubstrats (202) und zumindest durch das Halbleitersubstrat (202) verlaufend; Ausbilden einer ersten Spannungspufferschicht (48) auf der Seite des Halbleitersubstrats (202); Ausbilden einer PPI-Struktur (50) auf der ersten Spannungspufferschicht (48), die mit der Durchkontaktierung (30) elektrisch gekoppelt ist; und Ausbilden einer zweiten Spannungspufferschicht (52) auf der PPI-Struktur (50) und der ersten Spannungspufferschicht (48), wobei das Bonden im Wesentlichen aus Dielektrikum/Dielektrikum-Bonden besteht.
  14. Verfahren nach Anspruch 13, wobei das Bonden das Bonden einer ersten Metallisierungsstruktur (132, 134, 136) des ersten Substrats (100) an eine Metallisierungsstruktur (232, 234, 236) des zweiten Substrats (200) umfasst.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Ausbilden der Durchkontaktierung (30) das Ausbilden der Durchkontaktierung (30), die sich in das erste Substrat (100) erstreckt, umfasst.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das Ausbilden der PPI-Struktur (50) das Ausbilden der PPI-Struktur (50) mit Öffnungen (60) durch die PPI-Struktur (50) umfasst.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner umfassend einen Bump-Kontakt (56), der elektrisch an die PPI-Struktur (50) gekoppelt ist.
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