DE102019125790B4 - Integriertes schaltkreis-package und verfahren - Google Patents

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Chao-Wen Shih
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13339—Silver [Ag] as principal constituent
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
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    • H01L2224/821—Forming a build-up interconnect
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/8313—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2924/1515—Shape
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Abstract

Vorrichtung, die Folgendes umfasst:einen unteren integrierten Schaltkreis-Die (50B), der eine erste Vorderseite und eine erste Rückseite aufweist;einen oberen integrierten Schaltkreis-Die (50A), der eine zweite Vorderseite und eine zweite Rückseite aufweist, wobei die zweite Rückseite an die erste Vorderseite gebondet ist, wobei der obere integrierte Schaltkreis-Die frei von Substratdurchkontaktierungen ist;eine dielektrische Schicht (82), die den oberen integrierten Schaltkreis-Die umgibt, wobei die dielektrische Schicht auf der ersten Vorderseite angeordnet ist, wobei die dielektrische Schicht und der untere integrierte Schaltkreis-Die seitlich zusammen abschließen; undeine Durchkontaktierung (86), die sich durch die dielektrische Schicht erstreckt, wobei die Durchkontaktierung elektrisch mit dem unteren integrierten Schaltkreis-Die gekoppelt ist, wobei Oberflächen der Durchkontaktierung, der dielektrischen Schicht und des oberen integrierten Schaltkreis-Dies planar sind.

Description

  • HINTERGRUND
  • Seit der Entwicklung des integrierten Schaltkreises (IC) ist die Halbleiterindustrie aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (d. h. Transistoren, Dioden, Widerstände, Kondensatoren usw.) unablässig stark gewachsen. Diese Verbesserungen der Integrationsdichte resultieren größtenteils aus wiederholten Reduzierungen der kleinstmöglichen Strukturelementgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Diese Integrationsverbesserungen sind im Wesentlichen zweidimensionaler Art (2D), insofern, als die von den integrierten Komponenten belegte Fläche im Wesentlichen auf der Oberfläche des Halbleiterwafers befindet.
  • Die erhöhte Dichte und die damit einhergehende Verkleinerung der Fläche des integrierten Schaltkreises haben es allgemein unmöglich gemacht, einen integrierten Schaltkreis-Die noch direkt auf ein Substrat zu bonden. Da die Nachfrage nach immer kleineren elektronischen Bauelementen gestiegen ist, ist ein Bedarf an kleineren und kreativeren Verkapselungstechniken für Halbleiter-Dies entstanden. Packages, die dreidimensionale (3D-) Aspekte enthalten, haben die Produktion von Halbleitervorrichtungen mit verbesserten Funktionen und kleiner Grundfläche ermöglicht. Eine Halbleitervorrichtung und ein Herstellungsverfahren sind beispielsweise aus der US 2019/0027465 A1 bekannt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • Die 1 bis 7 sind Querschnittsansichten von Zwischenschritten während der Verarbeitung eines Wafers zur Bildung von integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen.
    • Die 8 bis 13 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels gemäß einigen Ausführungsformen.
    • Die 14 und 15 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen.
    • 16 ist eine Querschnittsansicht eines integrierten Schaltkreis-Package gemäß einigen anderen Ausführungsformen.
    • Die 17 bis 22 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines integrierten Schaltkreis-Packages gemäß einigen anderen Ausführungsformen.
    • Die 23 und 24 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels gemäß anderen Ausführungsformen.
    • Die 25 und 26 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels gemäß anderen Ausführungsformen.
    • Die 27 und 28 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels gemäß anderen Ausführungsformen.
    • Die 29 bis 31 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels gemäß anderen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird ein Die-Stapel durch Stapeln integrierter Schaltkreis-Dies in Back-to-Face-Manier ohne Verwendung von Lot gebildet. Der Die-Stapel kann einen oberen integrierten Schaltkreis-Die und einen unteren integrierten Schaltkreis-Die enthalten, die miteinander verbondet sind. Die integrierten Schaltkreis-Dies können direkt - beispielsweise durch Schmelzbonden - gebondet werden. Der Die-Stapel wird anschließend in einem integrierten Schaltkreis-Package verkapselt, das eine Umverteilungsstruktur umfasst. Die Metallisierungsstrukturen der Umverteilungsstruktur können feine Mittenabstände aufweisen, wie beispielsweise Mittenabstände im Bereich von etwa 0,8 µm bis etwa 5 µm. Die Umverteilungsstruktur kann somit verwendet werden, um sowohl die integrierten Schaltkreis-Dies des Die-Stapels als auch elektrische Fanout-Verbindungen des Die-Stapels miteinander zu verbinden. Somit können die integrierten Schaltkreis-Dies elektrisch miteinander verbunden werden, ohne Substratdurchkontaktierungen (Through Substrate Vias, TSVs) in den integrierten Schaltkreis-Dies zu bilden, und ohne Interposer in dem integrierten Schaltkreis-Package zu verkapseln. Die Herstellungskosten der integrierten Schaltkreis-Dies und des integrierten Schaltkreis-Package können so reduziert werden.
  • Die 1 bis 7 sind Querschnittsansichten von Zwischenschritten während der Verarbeitung eines Wafers 40 zur Bildung von integrierten Schaltkreis-Dies 50 gemäß einigen Ausführungsformen. Die integrierten Schaltkreis-Dies 50 werden von dem Wafer 40 vereinzelt und in der anschließenden Verarbeitung zu Die-Stapeln gestapelt. Ein einzelner integrierter Schaltkreis-Die 50 ist zur Veranschaulichung gezeigt, aber es versteht sich, dass der Wafer 40 mehrere integrierte Schaltkreis-Dies 50 aufweisen kann. Jeder integrierte Schaltkreis-Die 50 kann ein Logik-Die (zum Beispiel eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-on-Chip (SoC), ein Anwendungsprozessor (AP), ein Mikrocontroller, usw.), ein Speicher-Die (zum Beispiel ein Dynamic Random Access Memory (DRAM)-Die, ein Static Random Access Memory (SRAM)-Die, usw.), ein Energieverwaltungs-Die (zum Beispiel ein Power Management Integrated Circuit (PMIC)-Die), ein Hochfrequenz (HF)-Die, ein Sensor-Die, eine Micro-Electro-Mechanical-System (MEMS)-Die, ein Signalverarbeitungs-Die (zum Beispiel ein Digital Signal Processing (DSP)-Die), ein Front-End-Die (zum Beispiel ein Analog-Front-End (AFE)-Die), oder Kombinationen davon sein.
  • In 1 wird ein Halbleitersubstrat 52 bereitgestellt. Das Halbleitersubstrat 52 kann Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Semiconductor-on-Insulator (SOI)-Substrats sein. Das Halbleitersubstrat kann andere Halbleitermaterialien enthalten, wie zum Beispiel Germanium; einen Verbundhalbleiter, der Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indium-Antimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 hat eine aktive Fläche (zum Beispiel die in 1 nach oben gerichtete Fläche), mitunter als eine Vorderseite bezeichnet, und eine inaktive Fläche (zum Beispiel die in 1 nach unten gerichtete Fläche), die mitunter als eine Rückseite bezeichnet wird. Vorrichtungen werden an der aktiven Fläche des Halbleitersubstrats gebildet. Die Vorrichtungen können aktive Vorrichtungen (zum Beispiel Transistoren, Dioden, usw.) oder passive Vorrichtungen (zum Beispiel Kondensatoren, Widerstände, Induktivitäten, usw.) sein.
  • Der Wafer 40 weist mehrere Vorrichtungsregionen auf, und in und/oder auf jeder der Vorrichtungsregionen wird ein integrierter Schaltkreis-Die 50 ausgebildet. Es ist eine erste Vorrichtungsregion 40A veranschaulicht, aber es versteht sich, dass der Wafer 40 eine beliebige Anzahl von Vorrichtungsregionen aufweisen kann. Die Vorrichtungsregionen werden nach der Verarbeitung vereinzelt, um die integrierten Schaltkreis-Dies 50 zu bilden.
  • Über dem Halbleitersubstrat 52 wird eine Interconnect-Struktur 54 ausgebildet. Die Interconnect-Struktur 54 verbindet die Vorrichtungen des Halbleitersubstrats 52 miteinander, um integrierte Schaltkreise in jeder der Vorrichtungsregionen zu bilden. Die Interconnect-Struktur 54 kann beispielsweise aus Metallisierungsstrukturen in dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen enthalten Metallleitungen und Durchkontaktierungen, die in einer oder mehreren dielektrischen Schichten mit niedrigem k-Wert gebildet sind. Die Interconnect-Struktur 54 kann durch einen Damaszenprozess, wie beispielsweise einen Einzeldamaszenprozess, einen Dualdamaszenprozess oder dergleichen, gebildet werden. Die Metallisierungsstrukturen der Interconnect-Struktur 54 sind elektrisch mit den Vorrichtungen des Halbleitersubstrats 52 gekoppelt.
  • An der Vorderseite des integrierten Schaltkreis-Dies 50, wie beispielsweise in der Interconnect-Struktur 54, werden Kontaktpads 56 ausgebildet. Die Kontaktpads 56 können Aluminiumpads, Kupferpads oder dergleichen sein, mit denen externe Verbindungen hergestellt werden. In einigen Ausführungsformen sind die Kontaktpads 56 Teil der obersten Metallisierungsstruktur der Interconnect-Struktur 54.
  • Auf den Kontaktpads 56 und der Interconnect-Struktur 54 werden eine oder mehrere Passivierungsschichten 58 gebildet. Die eine oder die mehreren Passivierungsschichten 58 können aus einem oder mehreren geeigneten dielektrischen Materialien gebildet werden, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Dielektrika mit niedrigem k-Wert, wie zum Beispiel kohlenstoffdotierte Oxide, Dielektrika mit extrem niedrigem k-Wert, wie zum Beispiel porenhaltiges kohlenstoffdotiertes Siliziumdioxid, einem Polymer, wie zum Beispiel Polyimid, Lötresist, Polybenzoxazol (PBO), Benzocyclobuten (BCB), Vergussmasse, dergleichen, oder einer Kombination davon. Die eine oder die mehreren Passivierungsschichten 58 können durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (Chemical Vapor Deposition, CVD), dergleichen, oder eine Kombination davon gebildet werden. Die eine oder die mehreren Passivierungsschichten 58 werden auf eine kombinierte Dicke T1 gebildet, wie beispielsweise eine Dicke T1 im Bereich von etwa 100 nm bis etwa 1000 nm. In einigen Ausführungsformen enthalten die eine oder die mehreren Passivierungsschichten 58 eine Siliziumnitridschicht und eine Siliziumoxidschicht auf der Siliziumnitridschicht, wobei die Siliziumnitridschicht auf eine Dicke im Bereich von etwa 10 nm bis etwa 75 nm ausgebildet werden kann und die Siliziumoxidschicht auf eine Dicke im Bereich von etwa 100 nm bis etwa 1000 nm ausgebildet werden kann.
  • Es werden Testpads 60 gebildet, die sich durch die eine oder die mehreren Passivierungsschichten 58 erstrecken, um körperlich und elektrisch mit den Kontaktpads 56 gekoppelt zu werden. Die Testpads 60 werden zum testen der Vorrichtungen verwendet und sind während des normalen Betriebes der integrierten Schaltkreis-Dies 50 weder elektrisch gekoppelt noch aktiv. In einigen Ausführungsformen werden die Testpads 60 aus einem kostengünstigeren leitfähigen Material (zum Beispiel Aluminium) als die Kontaktpads 56 oder die eine oder die mehreren Metallisierungsstrukturen der Interconnect-Struktur 54 gebildet. Die Testpads 60 können durch einen Damaszenprozess, wie beispielsweise einen Einzeldamaszenprozess, gebildet werden. Die Testpads 60 werden auf eine Dicke T2, wie beispielsweise einer Dicke T2 im Bereich von etwa 200 nm bis etwa 4000 nm, gebildet.
  • Dann wird an den integrierten Schaltkreis-Dies 50 ein Schaltkreissonden (Circuit Probe, CP)-Test durchgeführt, um festzustellen, ob die integrierten Schaltkreis-Dies 50 bekannte gute Dies (Known Good Dies, KGDs) sind. Die integrierten Schaltkreis-Dies 50 werden mit Hilfe einer Sonde getestet. Die Sonde ist zum Beispiel durch Testverbinder körperlich und elektrisch mit den Testpads 60 gekoppelt. Nur integrierte Schaltkreis-Dies 50, die KGDs sind, werden anschließend verarbeitet und verkapselt, und integrierte Schaltkreis-Dies 50, die den CP-Test nicht bestehen, werden nicht verkapselt. Der Test kann einen Test der Funktionalität der verschiedenen integrierten Schaltkreis-Dies 50 enthalten, oder er kann einen Test auf bekannte offene Stromkreise oder Kurzschlüsse enthalten, die aufgrund des Designs der integrierten Schaltkreis-Dies 50 zu erwarten sein könnten. Nach Abschluss des Tests wird die Sonde entfernt, und eventuelles überschüssiges wiederaufschmelzbares Material auf den Testpads 60 kann entfernt werden, zum Beispiel durch einen Ätzprozess, eine chemisch-mechanisches Polieren (CMP), einen Schleifprozess, oder dergleichen.
  • In 2 werden die Die-Verbinder 62 optional an jeweiligen der Kontaktpads 56 ausgebildet. Die Die-Verbinder 62 können Durchkontaktierungen oder leitfähige Säulen sein und können aus einem Metall wie zum Beispiel Kupfer gebildet werden. Die Die-Verbinder 62 sind körperlich und elektrisch mit jeweiligen der Kontaktpads 56 gekoppelt und sind elektrisch mit jeweiligen integrierten Schaltkreisen der integrierten Schaltkreis-Dies 50 gekoppelt. Als ein Beispiel für die Bildung der Die-Verbinder 62 können Öffnungen in der einen oder den mehreren Passivierungsschichten 58 gebildet werden, und eine Keimschicht kann entlang der einen oder der mehreren Passivierungsschichten 58 und in den Öffnungen durch die eine oder die mehreren Passivierungsschichten 58 hindurch gebildet werden. Die Öffnungen können durch geeignete Fotolithografie- und Ätztechniken gebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Ein Photoresist wird auf der Keimschicht gebildet und strukturiert. Der Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Das Struktur des Photoresists entspricht den Die-Verbindern 62. Das Strukturieren bildet Öffnungen durch den Photoresist, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder chemisches Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall umfassen, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Der Photoresist kann durch ein akzeptables Ashing- oder Abziehverfahren entfernt werden, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nach dem Entfernen des Photoresists werden freiliegende Teile der Keimschicht entfernt, wie zum Beispiel durch ein akzeptables Ätzverfahren, wie zum Beispiel durch Nass- oder Trockenätzen. Die restlichen Abschnitte der Keimschicht und des leitenden Materials bilden die Die-Verbinder 62. Die Die-Verbinder 62 werden auf eine Breite W1 und eine Dicke T3 ausgebildet, wie zum Beispiel eine Breite W1 im Bereich von etwa 1 µm bis etwa 5 µm und eine Dicke T3 im Bereich von etwa 0,5 µm bis etwa 5 µm. Des Weiteren können die Die-Verbinder 62 auf einen kleinen Mittenabstand, wie zum Beispiel einen Mittenabstand im Bereich von etwa 2 µm bis etwa 20 µm, ausgebildet werden.
  • Auf der Vorderseite des integrierten Schaltkreis-Dies 50, wie zum Beispiel auf der einen oder der mehreren Passivierungsschichten 58 und den Testpads 60, wird eine dielektrische Schicht 64 ausgebildet. Die dielektrische Schicht 64 umgibt seitlich die Die-Verbinder 62 (wenn sie gebildet werden) und die Testpads 60 und vergraben die Testpads 60 so, dass die Testpads 60 in den resultierenden integrierten Schaltkreis-Dies 50 elektrisch isoliert bleiben. Die dielektrische Schicht 64 kann ein Polymer wie zum Beispiel PBO, Polyimid, BCB oder dergleichen; ein Nitrid wie zum Beispiel Siliziumnitrid oder dergleichen; ein Oxid wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen; Tetraethylorthosilikat (TEOS); dergleichen, oder eine Kombination davon sein. Die dielektrische Schicht 64 kann beispielsweise durch Schleuderbeschichtung, Laminieren, CVD oder dergleichen gebildet werden. In einigen Ausführungsformen ist die dielektrische Schicht 64 eine Schicht aus TEOS. Nach der anfänglichen Bildung wird die dielektrische Schicht 64 planarisiert, wodurch die Die-Verbinder 62 (wenn sie gebildet werden) freigelegt werden, aber die Testpads 60 nicht freigelegt werden. Die Planarisierung kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen durchgeführt werden. Es kann eine Rückätzung durchgeführt werden, um Seitenwände der Die-Verbinder 62 freizulegen. Die resultierende dielektrische Schicht 64 hat eine Dicke T4, wie zum Beispiel eine Dicke T4 im Bereich von etwa 0,5 µm bis etwa 2,5 µm.
  • Wie unten noch näher besprochen wird, werden mehrere integrierte Schaltkreis-Dies 50 in der weiteren Verarbeitung zu Die-Stapeln gestapelt. Die integrierten Schaltkreis-Dies 50 werden in Back-to-Face-Manier miteinander verbondet, wobei beispielsweise die Rückseite der oberen integrierten Schaltkreis-Dies an die Vorderseite des unteren integrierten Schaltkreis-Dies gebondet wird. Das Bonden erfolgt ohne Verwendung von Lot und kann auf verschiedene Weise erfolgen. In einigen Ausführungsformen kann eine Direktbondung verwendet werden, um Dielektrikum-an-Dielektrikum-Bondungen oder Dielektrikum-an-Halbleiter-Bondungen zu bilden. In einigen Ausführungsformen werden die Dies mit einem Klebstoff, wie zum Beispiel einem geeigneten Klebstoff, Epoxidharz, Die Attach Film (DAF) oder dergleichen verbondet.
  • In Ausführungsformen, in denen integrierte Schaltkreis-Dies 50 durch direktes Bonden gestapelt werden, können eine oder mehrere Bondungsschichten 66 auf der dielektrischen Schicht 64 und um die Die-Verbinder 62 herum gebildet werden, zum Beispiel an den freiliegenden Seitenwänden der Die-Verbinder 62. Die eine oder die mehreren Bondungsschichten 66 können aus einem oder mehreren geeigneten dielektrischen Materialien wie zum Beispiel Siliziumoxid, Siliziumnitrid, einem Polymer, dergleichen, oder einer Kombination davon gebildet werden. Die eine oder die mehreren Bondungsschichten 66 können durch Schleuderbeschichtung, Laminierung oder einen Abscheidungsprozess wie zum Beispiel CVD, Hochdichteplasma-CVD (HDPCVD) oder eine Kombination davon gebildet werden. Nach der anfänglichen Bildung werden die eine oder die mehreren Bondungsschichten 66 planarisiert, wodurch die Die-Verbinder 62 (wenn sie gebildet werden) freigelegt werden, aber nicht die Testpads 60 freigelegt werden. Die Planarisierung kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen durchgeführt werden. Nach der Planarisierung haben die eine oder die mehreren Bondungsschichten 66 eine kombinierte Dicke T5, wie zum Beispiel eine Dicke T5 im Bereich von etwa 100 nm bis etwa 1000 nm. Die eine oder die mehreren Bondungsschichten 66 werden aus einem stickstoffdotierten Oxid, wie zum Beispiel stickstoffdotiertem Siliziumoxid (zum Beispiel Siliziumoxynitrid), gebildet, was dazu beitragen kann, die Festigkeit von Bondungen zu erhöhen, die mit der einen oder den mehreren Bondungsschichten 66 gebildet werden. In einigen Ausführungsformen enthalten die eine oder die mehreren Bondungsschichten 66 eine Siliziumnitridschicht und eine Siliziumoxynitridschicht auf der Siliziumnitridschicht, wobei die Siliziumnitridschicht auf eine Dicke im Bereich von etwa 10 nm bis etwa 75 nm ausgebildet werden kann und die Siliziumoxynitridschicht auf eine Dicke im Bereich von etwa 100 nm bis etwa 1000 nm ausgebildet werden kann.
  • In 3 wird der Wafer 40 umgedreht, und ein Trägersubstrat 68 wird mit der dielektrischen Schicht 64 verbondet. Das Trägersubstrat 68 kann Silizium, dotiert oder undotiert, sein oder kann andere Halbleitermaterialien enthalten, wie zum Beispiel Germanium, einen Verbundhalbleiter oder Kombinationen davon. Das Trägersubstrat 68 kann eine große Dicke T6 aufweisen, wie zum Beispiel eine Dicke T6 im Bereich von etwa 100 µm bis etwa 775 µm.
  • In einigen Ausführungsformen wird das Trägersubstrat 68 durch Schmelzbondung an die dielektrische Schicht 64 gebondet. Auf dem Trägersubstrat 68 können eine oder mehrere Bondungsschichten 70 gebildet werden. Die eine oder die mehreren Bondungsschichten 70 können aus einem oder mehreren geeigneten dielektrischen Materialien wie zum Beispiel Siliziumoxid, Siliziumnitrid, einem Polymer, dergleichen, oder einer Kombination davon gebildet werden. Die eine oder die mehreren Bondungsschichten 70 können durch Schleuderbeschichtung, Laminierung oder einen Abscheidungsprozess wie zum Beispiel CVD, Hochdichteplasma-CVD (HDPCVD) oder eine Kombination davon gebildet werden. Die eine oder die mehreren Bondungsschichten 70 werden aus einem stickstoffdotierten Oxid, wie zum Beispiel Siliziumoxynitrid, gebildet, was dazu beitragen kann, die Festigkeit von Bondungen zu erhöhen, die mit der einen oder den mehreren Bondungsschichten 70 gebildet werden. Nach der Bildung haben die eine oder die mehreren Bondungsschichten 70 eine kombinierte Dicke T7, wie zum Beispiel eine Dicke T7 im Bereich von etwa 100 nm bis etwa 500 nm. Die Bondungsschichten 66 und 70 werden dann zusammengepresst, um Dielektrikum-an-Dielektrikum-Bondungen zu bilden, die den integrierten Schaltkreis-Dies 50 direkt an das Trägersubstrat 68 bonden. Das Vorhandensein des Stickstoffs in den Bondungsschichten 66 und/oder 70 erhöht die Festigkeit der von Bondungen. Ein Ausheilungsprozess kann durchgeführt werden, um die Bondungen zusätzlich zu festigen.
  • Nach dem Bonden wird das Halbleitersubstrat 52 ausgedünnt. Das Ausdünnen kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen erfolgen. Das Ausdünnen des Halbleitersubstrats 52 erlaubt es, die Interconnect-Struktur 54 während eines anschließenden Prozesses optisch zu positionieren, um Ausrichtungsmarken in dem Halbleitersubstrat 52 zu bilden. Das Halbleitersubstrat 52 wird ausgedünnt, bis das Halbleitersubstrat 52 eine Dicke T8 aufweist, die klein sein kann, wie zum Beispiel im Bereich von etwa 5 µm bis etwa 10 µm. Nach dem Ausdünnen haben das Halbleitersubstrat 52, die Interconnect-Struktur 54, die eine oder die mehreren Passivierungsschichten 58, die dielektrische Schicht 64 und die eine oder die mehreren Bondungsschichten 66 eine kombinierte Dicke T9, die ebenfalls klein sein kann, wie zum Beispiel im Bereich von etwa 10 µm bis etwa 20 µm.
  • In 4 werden eine oder mehrere Aussparungen 72 in der Rückseite des Halbleitersubstrats 52 ausgebildet. Die Aussparungen 72 können durch akzeptable Fotolithografie- und Ätztechniken gebildet werden, wie zum Beispiel unter Verwendung eines strukturierten Photoresists als eine Ätzmaske. Die eine oder die mehreren Aussparungen 72 dienen zum Bilden von Ausrichtungsmarken und werden bis auf eine zuvor festgelegten Tiefe und Breite ausgebildet. Zum Beispiel können die eine oder die mehreren Aussparungen 72 eine Tiefe im Bereich von etwa 0,1 µm bis etwa 1 µm und eine Breite im Bereich von etwa 20 µm bis etwa 100 µm aufweisen. Die eine oder die mehreren Aussparungen 72 können in einer Draufsicht regelmäßige und symmetrische Formen aufweisen. Die Positionen für die eine oder die mehreren Aussparungen 72 können bestimmt werden, indem die Struktur der Interconnect-Struktur 54 mit einem optischen Scanner, wie zum Beispiel einem Infrarot-Scanner, erfasst wird.
  • In 5 kann eine Bondungsschicht 74 auf der Rückseite des Halbleitersubstrats 52 und in der einen oder den mehreren Aussparungen 72 gebildet werden. Die Bondungsschicht 74 füllt die eine oder die mehreren Aussparungen 72 aus, um Ausrichtungsmarken 76 zu bilden, die für die Weiterverarbeitung verwendet werden können, und die auch zum Bonden verwendet werden, um Die-Stapel. Die Bondungsschicht 74 und die Ausrichtungsmarken 76 können aus einem oder mehreren geeigneten dielektrischen Materialien gebildet werden, wie zum Beispiel Siliziumoxid, Siliziumnitrid, einem Polymer, dergleichen, oder einer Kombination davon. Die Bondungsschicht 74 kann durch Schleuderbeschichtung, Laminieren oder einen Abscheidungsprozess wie zum Beispiel CVD, Hochdichteplasma-CVD (HDPCVD) oder eine Kombination davon gebildet werden. Die Bondungsschicht 74 wird aus einem Nitrid gebildet, was dazu beitragen kann, die Festigkeit von Bondungen zu erhöhen, die mit der Bondungsschicht 74 gebildet werden. In einigen Ausführungsformen ist die Bondungsschicht 74 eine Siliziumnitridschicht. Nach der Bildung wird die Bondungsschicht 74 planarisiert. Die Planarisierung kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen durchgeführt werden. Nach der Planarisierung hat die Bondungsschicht 74 eine Dicke T10, die im Bereich von etwa 0,2 µm bis etwa 2 µm liegen kann.
  • In 6 werden in dem Wafer 40 Zersägepfade 78 gebildet, zum Beispiel in dem Halbleitersubstrat 52, der Interconnect-Struktur 54, der dielektrischen Schicht 64 und den Bondungsschichten 66 und 70. Die Zersägepfade 78 erstrecken sich teilweise auch in das Trägersubstrat 68. Die Zersägepfade 78 werden durch akzeptable Fotolithografie- und Ätztechniken gebildet, wie zum Beispiel unter Verwendung eines strukturierten Photoresists als eine Ätzmaske für einen Trockenätzprozess. Die Ausrichtungsmarken 76 dienen dazu, die Strukturierung der Ätzmaske beim Bilden der Zersägepfade 78 auszurichten. Das Bilden der Zersägepfade 78 durch einen Trockenätzprozess hilft, die Beschädigungen zu reduzieren, die an vereinzelten integrierten Schaltkreis-Dies 50 verursacht werden. Jeder Vorrichtungsregion, wie zum Beispiel die erste Vorrichtungsregion 40A, wird durch die Zersägepfade 78 getrennt. Nach dem Trockenätzprozess wird das Halbleitersubstrat 52 vereinzelt, bleibt aber weiterhin an Abschnitte des Trägersubstrats 68 gebondet, die nicht vereinzelt sind.
  • In 7 wird der Wafer 40 umgedreht und auf ein Band gelegt. Das Trägersubstrat 68 wird dann ausgedünnt, bis die Zersägepfade 78 frei liegen, wodurch die Vereinzelung der Dies der integrierten Schaltkreis-Dies 50 abgeschlossen ist. Das Ausdünnen kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen erfolgen. Eine Reinigung nach dem Ausdünnen kann durchgeführt werden, um alle Rückstände des Ausdünnungsprozesses zu entfernen. Nach dem Ausdünnen haben die verbleibenden Abschnitte des Trägersubstrats 68 eine geringe Dicke T11, wie zum Beispiel eine Dicke T11 im Bereich von etwa 5 µm bis etwa 20 µm, und der integrierte Schaltkreis-Die 50 hat eine geringe Dicke T12, wie zum Beispiel eine Dicke T12 im Bereich von etwa 10 µm bis etwa 40 µm. Wenn die Verarbeitung abgeschlossen ist, können die integrierten Schaltkreis-Dies 50 von dem Band entfernt werden.
  • Die 8 bis 13 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels 80 (siehe 13) gemäß einigen Ausführungsformen. Der Die-Stapel 80 wird durch Stapeln mehrerer integrierter Schaltkreis-Dies in einer Back-to-Face-Manier gebildet, wobei die Rückseite eines oberen integrierten Schaltkreis-Dies an die Vorderseite eines unteren integrierten Schaltkreis-Dies gebondet wird, und zwar ohne die Verwendung von Lot. Der veranschaulichte Die-Stapelungs-Prozess wird durch Bonden vereinzelter integrierter Schaltkreis-Dies 50 an Vorrichtungsregionen eines nicht-vereinzelten Wafers 90 durchgeführt. Der Wafer 90 ähnelt dem Wafer 40 aus 2 und ist zum Beispiel ein Wafer in einem Zwischenstadium der Verarbeitung, bevor das Trägersubstrat 68 befestigt wird, und hat ähnliche Merkmale wie der Wafer 40. Es wird das Bonden eines ersten integrierten Schaltkreis-Dies 50A an eine erste Vorrichtungsregion 90A des Wafers 90 veranschaulicht, aber es versteht sich, dass der Wafer 90 jede beliebige Anzahl von Vorrichtungsregionen aufweisen kann und dass jede beliebige Anzahl von integrierten Schaltkreis-Dies an jede Region gebondet werden kann. Ein zweiter integrierter Schaltkreis-Die 50B wird in der ersten Vorrichtungsregion 90A des Wafers 90 gebildet und wird vereinzelt, um in den resultierenden Die-Stapel 80 aufgenommen zu werden.
  • In der gezeigten Ausführungsform enthalten der obere integrierte Schaltkreis-Die 50A und der untere Wafer 90 jeweils Die-Verbinder 62. In anderen Ausführungsformen (die weiter unten noch besprochen werden) können der obere integrierte Schaltkreis-Die 50A und/oder der untere Wafer 90 auf die Die-Verbinder 62 verzichten. In anderen Ausführungsformen (die weiter unten noch besprochen werden) kann die Bildung der Die-Verbinder 62 aufgeschoben werden, bis der obere integrierte Schaltkreis-Die 50A und der untere Wafer 90 verbondet wurden.
  • Die integrierten Schaltkreis-Dies des resultierenden Die-Stapels 80 (siehe 13) werden zum Zeitpunkt der Vereinzelung elektrisch getrennt. Die integrierten Schaltkreis-Dies des Die-Stapels 80 können Dies zur Bildung von Computersystemen sein. Zum Beispiel kann der untere integrierte Schaltkreis-Die 50B eine Art von integriertem Schaltkreis-Die sein, wie zum Beispiel ein Logik-Die, und der obere integrierte Schaltkreis-Die 50A kann eine zweite Art von integriertem Schaltkreis-Die sein, wie zum Beispiel ein Speicher-Die, eine integrierte passive Vorrichtung oder dergleichen. Der Die-Stapel 80 wird in der anschließenden Verarbeitung verkapselt, um Packagekomponenten zu bilden, die elektrisch mit dem integrierten Schaltkreis-Dies des Die-Stapels 80 gekoppelt sind.
  • In 8 wird der obere integrierte Schaltkreis-Die 50A an den unteren Wafer 90 gebondet. Der obere integrierte Schaltkreis-Die 50A wird zum Beispiel unter Verwendung einer Aufnahme-und-Ablege-Technik auf dem unteren Wafer 90 platziert. In einigen Ausführungsformen wird der obere integrierte Schaltkreis-Die 50A an eine Region der ersten Vorrichtungsregion 90A gebondet, die keine Die-Verbinder 62 aufweist. Die Ausrichtungsmarken 76 dienen zur Ausrichtung während der Platzierung. In Ausführungsformen, in denen der obere integrierte Schaltkreis-Die 50A durch Schmelzbonden an den unteren Wafer 90 gebondet wird, werden die Bondungsschichten 66 und 74 zusammengepresst, um Dielektrikum-an-Dielektrikum-Bondungen zu bilden, die den oberen integrierten Schaltkreis-Dies 50A direkt an den unteren Wafer 90 bonden. In Ausführungsformen, in denen die eine oder die mehreren Bondungsschichten 66 eine stickstoffdotierte Siliziumoxidschicht enthalten und die Bondungsschicht 74 eine Siliziumnitridschicht ist, sind die Dielektrikum-an-Dielektrikum-Bondungen Oxid-an-Nitrid-Bondungen. Wie oben angemerkt, erhöht das Vorhandensein von Stickstoff in den Bondungsschichten 66 und/oder 74 die Festigkeit von Dielektrikum-an-Dielektrikum-Bondungen. Ein Ausheilungsprozess kann durchgeführt werden, um die Bondungen weiter zu verstärken. In einigen Ausführungsformen entfällt eine der Bondungsschichten 66 und 74. Zum Beispiel kann die Bondungsschicht 74 weggelassen werden, und der obere integrierte Schaltkreis-Die 50A kann an den unteren Wafer 90 gebondet werden, indem das Halbleitersubstrat 52 des oberen integrierten Schaltkreis-Dies 50A an die eine oder die mehreren Bondungsschichten 66 des unteren Wafers 90 gepresst wird. Auf diese Weise entstehen Silizium-an-Dielektrikum-Bondungen, die den oberen integrierten Schaltkreis-Dies Die 50A direkt an den unteren Wafer 90 bonden. In Ausführungsformen, in denen die eine oder die mehreren Bondungsschichten 66 eine Siliziumoxidschicht enthalten, sind die Silizium-an-Dielektrikum-Bondungen Silizium-an-Oxid-Bondungen. Wie unten in Bezug auf 16 noch näher besprochen wird, können in einigen Ausführungsformen die beiden Bondungsschichten 66 und 74 weggelassen werden, und der obere integrierte Schaltkreis-Die 50A kann auf andere Weise an den unteren Wafer 90 gebondet werden.
  • In 9 wird das Trägersubstrat 68 des oberen integrierten Schaltkreis-Dies 50A ausgedünnt. Das Ausdünnen kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen erfolgen. Nach dem Ausdünnen haben die verbleibenden Abschnitte des Trägersubstrats 68 eine geringe Dicke T13, wie zum Beispiel eine Dicke T13 im Bereich von etwa 1 µm bis etwa 5 µm, und der untere Wafer 90 eine geringe Dicke T14, wie zum Beispiel eine Dicke T14 im Bereich von etwa 10 µm bis etwa 25 µm
  • In 10 werden eine oder mehrere dielektrische Schichten 82 über dem unteren Wafer 90 und dem oberen integrierten Schaltkreis-Die 50A ausgebildet. Die eine oder die mehreren dielektrischen Schichten 82 werden dann strukturiert, um eine Öffnung 84 zu bilden, die zu dem oberen integrierten Schaltkreis-Die 50A hin frei liegt. Jede der einen oder der mehreren dielektrischen Schichten 82 kann ein Polymer, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie zum Beispiel Siliziumnitrid oder dergleichen; ein Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen; TEOS; dergleichen, oder eine Kombination davon sein. Die eine oder die mehreren dielektrischen Schichten 82 können beispielsweise durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen gebildet werden. Nach der Bildung haben die eine oder die mehreren dielektrischen Schichten 82 eine kombinierte Dicke T15, wie zum Beispiel eine Dicke T15 im Bereich von etwa 12 µm bis etwa 27 µm. Dann wird die Öffnung 84 gebildet, wodurch das Trägersubstrat 68 des oberen integrierten Schaltkreis-Dies 50A freigelegt wird. Die Öffnung 84 kann durch akzeptable Fotolithografie- und Ätztechniken gebildet werden, wie zum Beispiel unter Verwendung eines strukturierten Photoresists als eine Ätzmaske. Das Bilden der Öffnung 84 kann dazu beitragen, Strukturbelastungseffekte in einem anschließenden Planarisierungsprozess zu reduzieren.
  • In einigen Ausführungsformen enthalten die eine oder die mehreren dielektrischen Schichten 82 eine erste Siliziumnitridschicht 82A, eine erste TEOS-Schicht 82B auf der ersten Siliziumnitridschicht 82A, eine zweite Siliziumnitridschicht 82C auf der ersten TEOS-Schicht 82B, und eine zweite TEOS-Schicht 82D auf der zweiten Siliziumnitridschicht 82C. Die erste Siliziumnitridschicht 82A kann auf eine Dicke im Bereich von etwa 10 nm bis etwa 75 nm ausgebildet werden, die erste TEOS-Schicht 82B kann auf eine Dicke im Bereich von etwa 1000 nm bis etwa 2000 nm ausgebildet werden, die zweite Siliziumnitridschicht 82C kann auf eine Dicke im Bereich von etwa 100 nm bis etwa 400 nm ausgebildet werden, und die zweite TEOS-Schicht 82D kann auf eine Dicke im Bereich von etwa 15 µm bis etwa 25 µm ausgebildet werden.
  • In 11 wird ein Planarisierungsprozess durchgeführt, um Abschnitte der einen oder der mehreren dielektrischen Schichten 82 über dem oberen integrierten Schaltkreis-Die 50A zu entfernen. Die Planarisierung kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen durchgeführt werden. Die Planarisierung entfernt das Trägersubstrat 68 und die Bondungsschichten 66 und 70. Nach der Planarisierung liegen die Die-Verbinder 62 (wenn sie gebildet werden) frei, und die obersten Flächen der dielektrischen Schichten 64 und 82 sowie der Die-Verbinder 62 (wenn sie gebildet werden) sind planar. Die Planarisierung kann auch den oberen integrierten Schaltkreis-Die 50A ausdünnen. Nach der Planarisierung hat der obere integrierte Schaltkreis-Die 50A eine Dicke T16, wie zum Beispiel eine Dicke T16 im Bereich von etwa 5 µm bis etwa 50 µm.
  • In 12 werden Durchkontaktierungen 86 gebildet, die sich durch die eine oder die mehreren dielektrischen Schichten 82 hindurch erstrecken. Die Durchkontaktierungen 86 können Die-Verbinder oder leitende Säulen sein und können aus einem leitenden Material, wie zum Beispiel einem Metall, gebildet werden. Die Durchkontaktierungen 86 werden körperlich und elektrisch mit den Die-Verbindern 62 des unteren Wafers 90 gekoppelt. Die Durchkontaktierungen 86 können durch einen Damaszenprozess, wie zum Beispiel einen Einzeldamaszenprozess, gebildet werden. Als ein Beispiel für die Bildung der Durchkontaktierungen 86 können Öffnungen in der einen oder den mehreren dielektrischen Schichten 82 gebildet werden, die die Die-Verbinder 62 freilegen. Die Öffnungen können durch akzeptable Fotolithografie- und Ätztechniken gebildet werden, wie zum Beispiel unter Verwendung eines strukturierten Photoresists als eine Ätzmaske für einen Ätzprozess. In den Öffnungen und auf den freiliegenden Abschnitten der Die-Verbinder 62 kann eine Keimschicht gebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. In den Öffnungen der einen oder der mehreren dielektrischen Schichten 82 und auf der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder chemisches Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall umfassen, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Überschüssige Abschnitte des leitfähigen Materials und der Keimschicht außerhalb der Öffnungen können zum Beispiel durch einen Schleifprozess oder einen CMP-Prozess entfernt werden. Die verbliebenen Abschnitte der Keimschicht und des leitfähigen Materials bilden die Durchkontaktierungen 86. Die Durchkontaktierungen 86 werden auf eine Dicke T16 ausgebildet und werden auf eine Breite W2, wie zum Beispiel eine Breite W2 im Bereich von etwa 1 µm bis etwa 10 µm, ausgebildet. In einigen Ausführungsformen enthalten die Durchkontaktierungen 86 zusätzliche Schichten, wie zum Beispiel Sperrschichten, Auskleidungsschichten oder dergleichen. Die Durchkontaktierungen 86 umfassen kein Lot und sind beispielsweise frei von Lot.
  • In 13 wird ein Vereinzelungsprozess 88 durchgeführt, indem entlang von Ritzlinienregionen zum Beispiel um die erste Vorrichtungsregion 90A herum gesägt wird. Der Vereinzelungsprozess 88 trennt die erste Vorrichtungsregion 90A von benachbarten Vorrichtungsregionen (nicht gezeigt) des unteren Wafers 90. Der resultierende vereinzelte Die-Stapel 80 stammt aus der ersten Vorrichtungsregion 90A des unteren Wafers 90 und enthält einen oberen integrierten Schaltkreis-Die 50A und einen unteren integrierten Schaltkreis-Die 50B, der ohne Verwendung von Lot in Back-to-Face-Manier gestapelt ist. Der resultierende Die-Stapel 80 ist somit frei von Lot. Nach der Vereinzelung schließen die eine oder die mehreren dielektrischen Schichten 82 seitlich mit dem unteren integrierten Schaltkreis-Die 50B ab. Nach dem Vereinzelungsprozess 88 hat der untere integrierte Schaltkreis-Dies 50B eine Breite W3, und der obere integrierte Schaltkreis-Dies 50A hat eine Breite W4. Die Breite W3 kann im Bereich von etwa 10 mm bis etwa 100 mm liegen, und die Breite W4 kann im Bereich von etwa 1 mm bis etwa 10 mm liegen. Die Breite W3 ist größer als die Breite W4, was die Aufnahme der Die-Verbinder 62 für den unteren integrierten Schaltkreis-Die 50B und die Durchkontaktierungen 86 unterstützt.
  • Die 14 und 15 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines integrierten Schaltkreis-Packages 100 gemäß einigen Ausführungsformen. Nach der Bildung des integrierten Schaltkreis-Packages 100 (siehe 15) sind der obere integrierte Schaltkreis-Die 50A und der untere integrierte Schaltkreis-Die 50B elektrisch gekoppelt, um fertige Systeme zu bilden.
  • In 14 wird eine Umverteilungsstruktur 102 über dem Die-Stapel 80 gebildet. Insbesondere wird die Umverteilungsstruktur 102 über den Durchkontaktierungen 86, einer oder mehreren dielektrischen Schichten 82 und dem oberen integrierten Schaltkreis-Die 50A gebildet. Die Umverteilungsstruktur 102 koppelt den oberen integrierten Schaltkreis-Die 50A elektrisch mit dem unteren integrierten Schaltkreis-Die 50B. Insbesondere wird die Umverteilungsstruktur 102 durch die Die-Verbinder 62 elektrisch mit dem oberen integrierten Schaltkreis-Die 50A gekoppelt, und wird durch die Die-Verbinder 62 und Durchkontaktierungen 86 mit dem unteren integrierten Schaltkreis-Die 50B gekoppelt.
  • Die Umverteilungsstruktur 102 enthält dielektrische Schichten 106 und 110, Metallisierungsstrukturen 104 und 108, und die Lötmetallisierungen (Under-Bump Metallurgies, UBMs) 112. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die Metallisierungsstrukturen 104 und 108 haben feine Mittenabstände, wie zum Beispiel Mittenabstände im Bereich von etwa 0,8 µm bis etwa 5 µm. Somit können die Metallisierungsstrukturen 104 und 108 verwendet werden, um den oberen integrierten Schaltkreis-Die 50A und den unteren integrierten Schaltkreis-Die 50B ohne die Verwendung von TSVs in den integrierten Schaltkreis-Dies 50 und ohne die Verwendung von Interposern miteinander zu verbinden. Oder anders ausgedrückt: Die Umverteilungsstruktur 102 ermöglicht es vorteilhafterweise, dass die integrierten Schaltkreis-Dies 50 frei von TSVs sind, und erlaubt es, dass das integrierte Schaltkreis-Package 100 (siehe 15) frei von Interposern ist.
  • Die Umverteilungsstruktur 102 ist beispielhaft so gezeigt, dass sie zwei Schichten von Metallisierungsstrukturen aufweist. In der Umverteilungsstruktur 102 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen gebildet werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen gebildet werden sollen, so können Schritte und Prozesse, die im Folgenden besprochen werden, entfallen. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen gebildet werden sollen, so können Schritte und Prozesse, die im Folgenden besprochen werden, wiederholt werden.
  • Zunächst wird die Metallisierungsstruktur 104 gebildet. Die Metallisierungsstruktur 104 enthält Leitungsabschnitte (auch als Leitungen bezeichnet) auf und entlang den Hauptflächen der einen oder der mehreren dielektrischen Schichten 82. In einigen Ausführungsformen kann eine dielektrische Schicht (nicht gezeigt) über der einen oder den mehreren dielektrischen Schichten 82, dem integrierten Schaltkreis-Die 50 und den Durchkontaktierungen 86 gebildet werden, und die Metallisierungsstruktur 104 erstreckt sich durch die dielektrische Schicht (nicht gezeigt). Die Metallisierungsstruktur 104 koppelt die Durchkontaktierungen 86 körperlich und elektrisch mit den Die-Verbindern 62 dem oberen integrierten Schaltkreis-Die 50A. Als ein Beispiel für die Bildung der Metallisierungsstruktur 104 wird eine Keimschicht über den Durchkontaktierungen 86, der einen oder den mehreren dielektrischen Schichten 82 und dem oberen integrierten Schaltkreis-Die 50A gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht gebildet und strukturiert. Der Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 104. Das Strukturieren bildet Öffnungen durch den Photoresist, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird dann ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder chemisches Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Die Kombination aus dem leitfähigen Material und darunter liegenden Abschnitten der Keimschicht bildet die Metallisierungsstruktur 104. Der Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet wird, werden entfernt. Der Photoresist kann durch ein akzeptables Ashing- oder Abziehverfahren entfernt werden, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nach dem Entfernen des Photoresists werden freiliegende Teile der Keimschicht entfernt, wie zum Beispiel durch ein akzeptables Ätzverfahren, wie zum Beispiel durch Nass- oder Trockenätzen.
  • Die dielektrische Schicht 106 wird dann auf der Metallisierungsstruktur 104, der einen oder den mehreren dielektrischen Schichten 82 und dem oberen integrierten Schaltkreis-Die 50A abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 106 aus einem lichtempfindlichen Material, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, gebildet, das mit Hilfe einer Lithografiemaske strukturiert werden kann. Die dielektrische Schicht 106 kann durch Schleuderbeschichtung, Laminieren, CVD, dergleichen, oder eine Kombination davon gebildet werden. Die dielektrische Schicht 106 wird dann strukturiert. Das Strukturieren bildet Öffnungen, die Abschnitte der Metallisierungsstruktur 104 freilegen. Das Strukturieren kann durch einen akzeptablen Prozess erfolgen, wie zum Beispiel durch Belichten der einen oder mehreren dielektrischen Schicht 106, wenn die dielektrische Schicht 106 ein lichtempfindliches Material ist, oder durch Ätzen, wie zum Beispiel ein anisotropes Ätzen. Wenn die dielektrische Schicht 106 ein lichtempfindliches Material ist, so kann die dielektrische Schicht 106 nach der Belichtung entwickelt werden.
  • Anschließend wird die Metallisierungsstruktur 108 gebildet. Die Metallisierungsstruktur 108 enthält Leitungsabschnitte (auch als Leitungen bezeichnet) auf und entlang den Hauptflächen der dielektrischen Schicht 106. Die Metallisierungsstruktur 108 enthält des Weiteren Durchkontaktierungsabschnitte (auch als leitfähige Durchkontaktierungen bezeichnet), die sich durch die dielektrische Schicht 106 erstrecken, um die Metallisierungsstruktur 104 körperlich und elektrisch zu koppeln. Als ein Beispiel für die Bildung der Metallisierungsstruktur 108 wird über der dielektrischen Schicht 106 und in den Öffnungen, die sich durch die dielektrische Schicht 106 erstrecken, eine Keimschicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht gebildet und strukturiert. Der Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 108. Das Strukturieren bildet Öffnungen durch den Photoresist, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird dann ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder chemisches Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Die Kombination aus dem leitfähigen Material und darunter liegenden Abschnitten der Keimschicht bildet die Metallisierungsstruktur 108. Der Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet wird, werden entfernt. Der Photoresist kann durch ein akzeptables Ashing- oder Abziehverfahren entfernt werden, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nach dem Entfernen des Photoresists werden freiliegende Teile der Keimschicht entfernt, wie zum Beispiel durch ein akzeptables Ätzverfahren, wie zum Beispiel durch Nass- oder Trockenätzen.
  • Die dielektrische Schicht 110 wird dann auf der Metallisierungsstruktur 108 und der dielektrischen Schicht 106 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 110 aus einem lichtempfindlichen Material, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, gebildet, das mit Hilfe einer Lithografiemaske strukturiert werden kann. Die dielektrische Schicht 110 kann durch Schleuderbeschichtung, Laminieren, CVD, dergleichen, oder eine Kombination davon gebildet werden. Die dielektrische Schicht 110 wird dann strukturiert. Das Strukturieren bildet Öffnungen, die Abschnitte der Metallisierungsstruktur 108 freilegen. Das Strukturieren kann durch einen akzeptablen Prozess erfolgen, wie zum Beispiel durch Belichten der einen oder mehreren dielektrischen Schicht 110, wenn die dielektrische Schicht 110 ein lichtempfindliches Material ist, oder durch Ätzen, wie zum Beispiel ein anisotropes Ätzen. Wenn die dielektrische Schicht 110 ein lichtempfindliches Material ist, so kann die dielektrische Schicht 110 nach der Belichtung entwickelt werden.
  • Die UBMs 112 werden dann für eine externe Verbindung mit der Umverteilungsstruktur 102 gebildet. Die UBMs 112 haben Höckerabschnitte auf und entlang der Hauptfläche der dielektrischen Schicht 110 und haben Durchkontaktierungsabschnitte, die sich durch die dielektrische Schicht 110 erstrecken, um körperlich und elektrisch mit der Metallisierungsstruktur 108 gekoppelt zu werden. Infolgedessen sind die UBMs 112 elektrisch mit dem oberen integrierten Schaltkreis-Die 50A und dem unteren integrierten Schaltkreis-Die 50B gekoppelt. In einigen Ausführungsformen werden die UBMs 112 auf eine andere Größe als die Metallisierungsstrukturen 104 und 108 gebildet. Als ein Beispiel für die Bildung der UBMs 112 wird über der dielektrischen Schicht 110 und in den Öffnungen, die sich durch die dielektrische Schicht 110 erstrecken, eine Keimschicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Anschließend wird ein Photoresist auf der Keimschicht gebildet und strukturiert. Der Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht den UBMs 112. Das Strukturieren bildet Öffnungen durch den Photoresist, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird dann ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder chemisches Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Die Kombination aus dem leitfähigen Material und darunter liegenden Abschnitten der Keimschicht bildet die UBMs 112. Der Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet wird, werden entfernt. Der Photoresist kann durch ein akzeptables Ashing- oder Abziehverfahren entfernt werden, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nach dem Entfernen des Photoresists werden freiliegende Teile der Keimschicht entfernt, wie zum Beispiel durch ein akzeptables Ätzverfahren, wie zum Beispiel durch Nass- oder Trockenätzen.
  • In 15 werden leitfähige Verbinder 114 auf den UBMs 112 gebildet. Die leitfähigen Verbinder 114 können Ball Grid Array (BGA)-Verbinder, Lötperlen, Metallsäulen, Controlled Collapse Chip Connection (C4)-Höcker, Mikrohöcker, mittels Electroless Nickel-Electroless Palladium-Immersion Gold (ENEPIG)-Technik gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 114 können ein leitfähiges Material, wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen, oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 114 gebildet, indem zunächst eine Schicht aus Lot durch Verdampfen, Elektroplattieren, Drucken, Lottransfer, Perlenpositionierung oder dergleichen gebildet wird. Sobald eine Schicht Lot auf der Struktur gebildet wurde, kann ein Wiederaufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu bringen. In einer anderen Ausführungsform umfassen die leitfähigen Verbinder 114 Metallsäulen (wie zum Beispiel eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, chemisches Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. In einigen Ausführungsformen wird eine Metallkappschicht auf der Oberseite der Metallsäulen gebildet. Die Metallkappschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden.
  • Obwohl das integrierte Schaltkreis-Package 100 so beschrieben wird, dass es nach dem Vereinzeln des Die-Stapels 80 gebildet wird, kann die Reihenfolge der Schritte geändert werden. Zum Beispiel kann in Ausführungsformen, in denen ein Verkapseln auf Wafer-Ebene verwendet werden, die Umverteilungsstruktur 102 über einem nicht-vereinzelten Wafer 90 gebildet werden, zum Beispiel der Zwischenstruktur von 12. Auf diese Weise können mehrere integrierte Schaltkreis-Packages 100 auf der Wafer-Ebene gebildet werden. Der Vereinzelungsprozess 88 (siehe 13) kann dann durchgeführt werden, um die Die-Stapel 80 und die Umverteilungsstruktur 102 zu vereinzeln und so die integrierten Schaltkreis-Packages 100 zu bilden.
  • 16 ist eine Querschnittsansicht eines integrierten Schaltkreis-Packages 100 gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform entfallen die beiden Bondungsschichten 66 und 74, und das Halbleitersubstrat 52 des oberen integrierten Schaltkreis-Dies 50A wird durch einen Klebstoff 116 an die dielektrische Schicht 64 des unteren Wafers 90 gebondet. Der Klebstoff 116 kann jeder geeignete Klebstoff, Epoxid, Die Attach Film (DAF) oder dergleichen sein.
  • Die 17 bis 22 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines integrierten Schaltkreis-Packages 200 gemäß einigen anderen Ausführungsformen. Das integrierte Schaltkreis-Package 200 wird durch Verkapseln eines vereinzelten Die-Stapels 80 gebildet. Nach dem Verkapseln sind der obere integrierte Schaltkreis-Die 50A und der untere integrierte Schaltkreis-Die 50B elektrisch gekoppelt, um fertige Systeme zu bilden.
  • In 17 wird ein Trägersubstrat 202 bereitgestellt, und auf dem Trägersubstrat 202 wird eine Trennschicht 204 ausgebildet. Das Trägersubstrat 202 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat oder dergleichen sein. Das Trägersubstrat 202 kann ein Wafer sein, dergestalt, dass mehrere Packages gleichzeitig auf dem Trägersubstrat 202 gebildet werden können. Die Trennschicht 204 kann aus einem Material auf Polymerbasis gebildet werden, das zusammen mit dem Trägersubstrat 202 von den darüber liegenden Strukturen entfernt werden kann, die in anschließenden Schritten gebildet werden. In einigen Ausführungsformen ist die Trennschicht 204 ein thermisches Trennmaterial auf Epoxidbasis, das seine Hafteigenschaft beim Erwärmen verliert, wie zum Beispiel eine Light-to-Heat-Conversion (LTHC)-Trennschicht. In anderen Ausführungsformen kann die Trennschicht 204 ein Ultraviolett (UV)-Klebstoff sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 204 kann als Flüssigkeit aufgebracht und ausgehärtet werden, kann ein auf das Trägersubstrat 202 laminierter Laminatfilm sein, oder kann etwas dergleichen sein. Die Oberseite der Trennschicht 204 kann nivelliert werden und kann eine hohen Grad an Planarität aufweisen.
  • Auf der Trennschicht 204 wird dann eine dielektrische Schicht 206 gebildet. Die Unterseite der dielektrischen Schicht 206 kann mit der Oberseite der Trennschicht 204 in Kontakt stehen. In einigen Ausführungsformen wird die dielektrische Schicht 206 aus einem Polymer, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, gebildet. In anderen Ausführungsformen wird die dielektrische Schicht 206 aus einem Nitrid, wie zum Beispiel Siliziumnitrid; einem Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen gebildet. Die dielektrische Schicht 206 kann durch jeden akzeptablen Abscheidungsprozess gebildet werden, wie zum Beispiel Schleuderbeschichtung, CVD, Laminieren, dergleichen, oder eine Kombination davon.
  • Als nächstes werden Durchkontaktierungen 208 auf der dielektrischen Schicht 206, und von ihr fort weisend, gebildet. Als ein Beispiel für die Bildung der Durchkontaktierungen 208 wird eine Keimschicht auf der dielektrischen Schicht 206 gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. In einer bestimmten Ausführungsform umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel mittels PVD oder dergleichen gebildet werden. Ein Photoresist wird auf der Keimschicht gebildet und strukturiert. Der Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht Durchkontaktierungen. Das Strukturieren bildet Öffnungen durch den Photoresist, um die Keimschicht freizulegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder chemisches Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Der Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet wird, werden entfernt. Der Photoresist kann durch ein akzeptables Ashing- oder Abziehverfahren entfernt werden, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nach dem Entfernen des Photoresists werden freiliegende Teile der Keimschicht entfernt, wie zum Beispiel durch ein akzeptables Ätzverfahren, wie zum Beispiel durch Nass- oder Trockenätzen. Die verbliebenen Abschnitte der Keimschicht und des leitfähigen Materials bilden die Durchkontaktierungen 208.
  • In 18 werden die Die-Stapel 80 mittels eines Klebstoffs 210 an die dielektrische Schicht 206 geklebt. Es wird eine gewünschte Art und Anzahl von Die-Stapeln 80 an die dielektrische Schicht 206 geklebt. In der gezeigten Ausführungsform wird ein Die-Stapel 80 an die dielektrische Schicht 206 geklebt. Der Klebstoff 210 befindet sich auf der Rückseite des Die-Stapels 80, zum Beispiel auf der Rückseite des unteren integrierten Schaltkreis-Dies 50B, und klebt den Die-Stapel 80 an die dielektrische Schicht 206. Der Klebstoff 210 kann jeder geeignete Klebstoff, jedes geeignete Epoxid, jeder geeignete Die Attach Film (DAF) oder dergleichen sein. Der Klebstoff 210 kann auf die Rückseite des Die-Stapels 80 oder über der Oberfläche des Trägersubstrats 202 aufgebracht werden. Zum Beispiel kann der Klebstoff 210 auf die Rückseite des Die-Stapels 80 aufgebracht werden, bevor der Die-Stapel 80 vereinzelt wird.
  • In 19 wird ein Verkapselungsmittel 212 auf den, und um die, verschiedenen Komponenten gebildet. Nach der Bildung verkapselt das Verkapselungsmittel 212 die Durchkontaktierungen 208 und den Die-Stapel 80. Das Verkapselungsmittel 212 kann eine Vergussmasse, ein Epoxidharz oder dergleichen sein. Das Verkapselungsmittel 212 kann durch Pressformen, Transferpressen oder dergleichen aufgebracht und über dem Trägersubstrat 202 so ausgebildet werden, dass die Durchkontaktierungen 208 und/oder der Die-Stapel 80 vergraben oder bedeckt sind. Das Verkapselungsmittel 212 kann in flüssiger oder halbflüssiger Form aufgebracht und anschließend ausgehärtet werden.
  • Ein Planarisierungsprozess kann an dem Verkapselungsmittel 212 durchgeführt werden, um die Durchkontaktierungen 208 und den Die-Stapel 80 freizulegen. Der Planarisierungsprozess kann Material der Durchkontaktierungen 208, der Durchkontaktierungen 86, der einen oder der mehreren dielektrischen Schichten 82, der dielektrischen Schichten 64 und/oder der Die-Verbinder 62 entfernen, bis die Die-Verbinder 62, die Durchkontaktierungen 86 und die Durchkontaktierungen 208 freigelegt sind. Oberflächen des Verkapselungsmittels 212, der Durchkontaktierungen 86, der Durchkontaktierungen 208, der dielektrischen Schichten 82, der dielektrischen Schichten 64 und der Die-Verbinder 62 sind nach dem Planarisierungsprozess koplanar. Der Planarisierungsprozess kann beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein.
  • In 20 wird eine Umverteilungsstruktur 214 über dem Verkapselungsmittel 212, den Durchkontaktierungen 208 und dem Die-Stapel 80 gebildet. Die Umverteilungsstruktur 214 koppelt den oberen integrierten Schaltkreis-Die 50A und den unteren integrierten Schaltkreis-Die 50B elektrisch. Die Umverteilungsstruktur 214 enthält dielektrische Schichten, Metallisierungsstrukturen und UBMs. Die Metallisierungsstrukturen der Umverteilungsstruktur 214 haben feine Mittenabstände, wie zum Beispiel Mittenabstände im Bereich von etwa 0,8 µm bis etwa 5 µm. Somit können die Metallisierungsstrukturen verwendet werden, um den oberen integrierten Schaltkreis-Die 50A und den unteren integrierten Schaltkreis-Die 50B ohne die Verwendung von TSVs in den integrierten Schaltkreis-Dies 50 und ohne die Verwendung von Interposern miteinander zu verbinden. Die Umverteilungsstruktur 214 kann unter Verwendung eines ähnlichen Verfahrens gebildet werden wie das Verfahren zum Bilden der Umverteilungsstruktur 102. Die Umverteilungsstruktur 214 ist beispielhaft so gezeigt, dass sie drei Schichten von Metallisierungsstrukturen aufweist. In der Umverteilungsstruktur 214 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen gebildet werden.
  • In 21 werden leitfähige Verbinder 216 auf der Umverteilungsstruktur 214 ausgebildet. Zum Beispiel können die leitfähigen Verbinder 216 auf UBMs gebildet werden, die Teil der Umverteilungsstruktur 214 sind. Die leitfähigen Verbinder 216 können Ball Grid Array (BGA)-Verbinder, Lötperlen, Metallsäulen, Controlled Collapse Chip Connection (C4)-Höcker, Mikrohöcker, mittels Electroless Nickel-Electroless Palladium-Immersion Gold (ENEPIG)-Technik gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 216 können ein leitfähiges Material, wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen, oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 216 gebildet, indem zunächst eine Schicht aus Lot durch Verdampfen, Elektroplattieren, Drucken, Lottransfer, Perlenpositionierung oder dergleichen gebildet wird. Sobald eine Schicht Lot auf der Struktur gebildet wurde, kann ein Wiederaufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu bringen. In einer anderen Ausführungsform umfassen die leitfähigen Verbinder 216 Metallsäulen (wie zum Beispiel eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, chemisches Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. In einigen Ausführungsformen wird eine Metallkappschicht auf der Oberseite der Metallsäulen gebildet. Die Metallkappschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden.
  • Des Weiteren können passive Vorrichtungen 218 an der Umverteilungsstruktur 214 befestigt werden. Zum Beispiel können die passiven Vorrichtungen 218 an UBMs angebracht werden, die Teil der Umverteilungsstruktur 214 sind. Die passiven Vorrichtungen 218 können integrierte passive Vorrichtungen (Integrated Passive Devices, IPDs) oder diskrete passive Vorrichtungen sein. Die passiven Vorrichtungen 218 können Widerstände, Kondensatoren, Induktivitäten oder dergleichen enthalten und können über leitfähige Verbinder an der Umverteilungsstruktur 214 befestigt werden. In einigen Ausführungsformen wird zwischen den passiven Vorrichtungen 218 und der Umverteilungsstruktur 214 ein Unterfüllung 220 gebildet. Die Unterfüllung 220 kann durch einen Kapillarfließprozess gebildet werden, nachdem die passiven Vorrichtungen 218 angebracht wurden, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor die passiven Vorrichtungen 218 angebracht werden.
  • In 22 wird eine Trägersubstrat-Entbondung durchgeführt, um das Trägersubstrat 202 von der dielektrischen Schicht 206 zu lösen (oder zu „entbonden“). Gemäß einigen Ausführungsformen enthalten das Entbonden das Projizieren eines Lichts, wie zum Beispiel eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 204, dergestalt, dass sich die Trennschicht 204 unter der Wärme des Lichts zersetzt und das Trägersubstrat 202 entfernt werden kann. Anschließend wird die Struktur umgedreht und auf ein Band gelegt.
  • Anschließend werden leitfähige Verbinder 222 gebildet, die sich durch die dielektrische Schicht 206 erstrecken, um die Durchkontaktierungen 208 zu kontaktieren. Öffnungen werden durch die dielektrische Schicht 206 hindurch gebildet, um Abschnitte der Durchkontaktierungen 208 freizulegen. Die Öffnungen können zum Beispiel durch Laserbohren, Ätzen oder dergleichen gebildet werden. Die leitfähigen Verbinder 222 werden in den Öffnungen ausgebildet. In einigen Ausführungsformen umfassen die leitfähigen Verbinder 222 Flussmittel und werden in einem Flussmitteltauchverfahren gebildet. In einigen Ausführungsformen umfassen die leitfähigen Verbinder 222 eine leitfähige Paste, wie zum Beispiel Lötpaste, Silberpaste oder dergleichen, und werden in einem Druckverfahren aufgebracht. In einigen Ausführungsformen werden die leitfähigen Verbinder 222 auf ähnliche Weise wie die leitfähigen Verbinder 216 gebildet und können aus einem ähnlichen Material wie die leitfähigen Verbinder 216 gebildet werden.
  • Ein Vereinzelungsprozess 224 wird durch Sägen entlang der Ritzlinienregionen durchgeführt. Der Vereinzelungsprozess 224 trennt das integrierte Schaltkreis-Package 200 von benachbarten integrierten Schaltkreis-Packages. Das resultierende, vereinzelte integrierte Schaltkreis-Package 200 kann mit den leitfähigen Verbindern 216 an einem Package-Substrat montiert werden. Andere Packages, wie zum Beispiel Speichervorrichtungen, passive Vorrichtungen oder dergleichen, können mit den leitfähigen Verbindern 222 an dem integrierten Schaltkreis-Package 200 angebracht werden.
  • Die 23 und 24 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels 80 gemäß anderen Ausführungsformen. 23 veranschaulicht einen Die-Stapel 80 in einem ähnlichen Verarbeitungszustand wie die Zwischenstruktur von 11, mit der Ausnahme, dass in dieser Ausführungsform die Die-Verbinder 62 während der Bildung des unteren Wafers 90 weggelassen werden. Daher hat nur der obere integrierte Schaltkreis-Die 50A nach dem Bonden die Verbinder 62.
  • In 24 werden die Durchkontaktierungen 86 gebildet, die sich durch die eine oder die mehreren Passivierungsschichten 58, die eine oder die mehreren Bondungsschichten 66 und die dielektrischen Schichten 64 und 82 hindurch erstrecken. Die Durchkontaktierungen 86 werden somit elektrisch an den unteren Wafer 90 gekoppelt. Die Durchkontaktierungen 86 können durch einen Damaszenprozess, wie zum Beispiel einen Einzeldamaszenprozess, gebildet werden. Die Durchkontaktierungen 86 werden auf die Breite W2 gebildet und können auf eine Dicke T17, wie zum Beispiel eine Dicke T17 im Bereich von etwa 10 µm bis etwa 30 µm, gebildet werden.
  • Nach dem Bilden der Durchkontaktierungen 86 kann ein Vereinzelungsprozess, wie zum Beispiel der Vereinzelungsprozess 88 (siehe 13), durchgeführt werden, um den Die-Stapel 80 zu vereinzeln. Der Die-Stapel 80 kann verkapselt werden, um ein integriertes Schaltkreis-Package zu bilden. Das integrierte Schaltkreis-Package wird elektrisch mit dem oberen integrierten Schaltkreis-Die 50A und dem unteren integrierten Schaltkreis-Die 50B gekoppelt. Zum Beispiel kann die oben beschriebene Verarbeitung durchgeführt werden, um ein Package ähnlich dem integrierten Schaltkreis-Package 100 aus 15 oder ein Package ähnlich dem integrierten Schaltkreis-Package 200 aus 22 zu bilden.
  • Die 25 und 26 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels 80 gemäß anderen Ausführungsformen. 25 veranschaulicht einen Die-Stapel 80 in einem ähnlichen Verarbeitungszustand wie die Zwischenstruktur von 11, mit der Ausnahme, dass in dieser Ausführungsform die Die-Verbinder 62 während der Bildung des oberen integrierten Schaltkreis-Dies 50A weggelassen werden. Somit hat nur der untere Wafer 90 nach dem Bonden die Die-Verbinder 62.
  • In 26 werden die Die-Verbinder 62 in dem oberen integrierten Schaltkreis-Die 50A ausgebildet. Die Die-Verbinder 62 erstrecken sich durch die dielektrische Schicht 64 des oberen integrierten Schaltkreis-Dies 50A, um den oberen integrierten Schaltkreis-Die 50A körperlich und elektrisch zu koppeln. Die Die-Verbinder 62 können durch einen Damaszenprozess, wie zum Beispiel einen Einzeldamaszenprozess, gebildet werden.
  • Des Weiteren werden die Durchkontaktierungen 86 gebildet, die sich durch die eine oder die mehreren dielektrischen Schichten 82 erstrecken. Die Durchkontaktierungen 86 werden somit elektrisch mit den Die-Verbindern 62 des unteren Wafers 90 gekoppelt. Die Durchkontaktierungen 86 können durch einen Damaszenprozess, wie zum Beispiel einen Einzeldamaszenprozess, gebildet werden. In einigen Ausführungsformen werden die Die-Verbinder 62 für den oberen integrierten Schaltkreis-Die 50A und die Durchkontaktierungen 86 gleichzeitig gebildet, zum Beispiel im selben Damaszenprozess, der eine einzige Maske verwendet, um Öffnungen für die Die-Verbinder 62 und die Durchkontaktierungen 86 zu strukturieren. In einigen Ausführungsformen werden die Die-Verbinder 62 für den obere integrierte Schaltkreis-Die 50A und die Durchkontaktierungen 86 in verschiedenen Prozessen gebildet, zum Beispiel in verschiedenen Damaszenprozessen, die verschiedene Masken zum Strukturieren von Öffnungen für die Die-Verbinder 62 und Durchkontaktierungen 86 verwenden.
  • Nach dem Bilden der Die-Verbinder 62 und Durchkontaktierungen 86 kann ein Vereinzelungsprozess, wie zum Beispiel der Vereinzelungsprozess 88 (siehe 13), durchgeführt werden, um den Die-Stapel 80 zu vereinzeln. Der Die-Stapel 80 kann verkapselt werden, um ein integriertes Schaltkreis-Package zu bilden. Das integrierte Schaltkreis-Package wird elektrisch mit dem oberen integrierten Schaltkreis-Die 50A und dem unteren integrierten Schaltkreis-Die 50B gekoppelt. Zum Beispiel kann die oben beschriebene Verarbeitung durchgeführt werden, um ein Package ähnlich dem integrierten Schaltkreis-Package 100 aus 15 oder ein Package ähnlich dem integrierten Schaltkreis-Package 200 aus 22 zu bilden.
  • Die 27 und 28 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels 80 gemäß anderen Ausführungsformen. 27 veranschaulicht einen Die-Stapel 80 in einem ähnlichen Verarbeitungszustand wie die Zwischenstruktur von 11, mit der Ausnahme, dass in dieser Ausführungsform die Die-Verbinder 62 während der Bildung sowohl des oberen integrierten Schaltkreis-Dies 50A als auch des unteren Wafers 90 weggelassen werden. Somit hat keine Vorrichtung vor dem Bonden Die-Verbinder 62.
  • In 28 werden die Die-Verbinder 62 in dem oberen integrierten Schaltkreis-Die 50A ausgebildet. Die Die-Verbinder 62 erstrecken sich durch die dielektrische Schicht 64 des oberen integrierten Schaltkreis-Dies 50A, um den oberen integrierten Schaltkreis-Die 50A körperlich und elektrisch zu koppeln. Die Die-Verbinder 62 können durch einen Damaszenprozess, wie zum Beispiel einen Einzeldamaszenprozess, gebildet werden.
  • Des Weiteren werden die Durchkontaktierungen 86 so gebildet, dass sie sich durch die eine oder die mehreren Passivierungsschichten 58, die eine oder die mehreren Bondungsschichten 66 und die dielektrischen Schichten 64 und 82 erstrecken. Die Durchkontaktierungen 86 werden somit elektrisch an den unteren Wafer 90 gekoppelt. Die Durchkontaktierungen 86 können durch einen Damaszenprozess, wie zum Beispiel einen Einzeldamaszenprozess, gebildet werden. In einigen Ausführungsformen werden die Die-Verbinder 62 für den oberen integrierten Schaltkreis-Die 50A und die Durchkontaktierungen 86 gleichzeitig gebildet, zum Beispiel im selben Damaszenprozess, der eine einzige Maske verwendet, um Öffnungen für die Die-Verbinder 62 und die Durchkontaktierungen 86 zu strukturieren. In einigen Ausführungsformen werden die Die-Verbinder 62 für den obere integrierte Schaltkreis-Die 50A und die Durchkontaktierungen 86 in verschiedenen Prozessen gebildet, zum Beispiel in verschiedenen Damaszenprozessen, die verschiedene Masken zum Strukturieren von Öffnungen für die Die-Verbinder 62 und Durchkontaktierungen 86 verwenden.
  • Nach dem Bilden der Die-Verbinder 62 und Durchkontaktierungen 86 kann ein Vereinzelungsprozess, wie zum Beispiel der Vereinzelungsprozess 88 (siehe 13), durchgeführt werden, um den Die-Stapel 80 zu vereinzeln. Der Die-Stapel 80 kann verkapselt werden, um ein integriertes Schaltkreis-Package zu bilden. Das integrierte Schaltkreis-Package wird elektrisch mit dem oberen integrierten Schaltkreis-Die 50A und dem unteren integrierten Schaltkreis-Die 50B gekoppelt. Zum Beispiel kann die oben beschriebene Verarbeitung durchgeführt werden, um ein Package ähnlich dem integrierten Schaltkreis-Package 100 aus 15 oder ein Package ähnlich dem integrierten Schaltkreis-Package 200 aus 22 zu bilden.
  • Die 29 bis 31 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Stapels gemäß anderen Ausführungsformen. 29 veranschaulicht einen Die-Stapel 80 in einem ähnlichen Verarbeitungszustand wie die Zwischenstruktur von 9. In dieser Ausführungsform werden die Die-Verbinder 62 während der Bildung sowohl des oberen integrierten Schaltkreis-Dies 50A als auch des unteren Wafers 90 gebildet.
  • In 29 werden ein oder mehrere Durchkontaktierungs-Dies 92 an die erste Vorrichtungsregion 90A des unteren Wafers 90 neben dem oberen integrierten Schaltkreis-Die 50A gebondet. Die Durchkontaktierungs-Dies 92 enthalten ein Substrat 94 und TSVs 96. Das Substrat 94 kann ein Halbleitersubstrat, wie zum Beispiel Silizium, dotiert oder undotiert, sein, oder kann andere Halbleitermaterialien enthalten, wie zum Beispiel Germanium; ein Verbundhalbleiter; oder Kombinationen davon. In einer weiteren Ausführungsform kann das Substrat 94 aus einem dielektrischen Material gebildet werden. Das Substrat 94 kann frei von aktiven Vorrichtungen und passiven Vorrichtungen sein, dergestalt, dass die einzigen leitfähigen Strukturelemente in den Durchkontaktierungs-Dies 92 die TSVs 96 sind. Die TSVs 96 können eine oder mehrere Schichten eines leitfähigen Materials enthalten. Das leitfähige Material kann ein Metall umfassen, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Die Durchkontaktierungs-Dies 92 sind vorgebildete Dies aus einem anderen Fertigungsprozess und können zum Beispiel durch Schmelzbonden an die eine oder die mehreren Bondungsschichten 66 gebondet werden. Zum Beispiel kann jedes Substrat 94 auf die eine oder die mehreren Bondungsschichten 66 gepresst werden, um Silizium-an-Dielektrikum-Bondungen zu bilden, die das Substrat 94 direkt an den unteren Wafer 90 bonden. Die Durchkontaktierungs-Dies 92 können vor, gleichzeitig mit, oder nach dem oberen integrierten Schaltkreis-Die 50A an den unteren Wafer 90 gebondet werden.
  • In 30 werden die eine oder die mehreren dielektrischen Schichten 82 über dem unteren Wafer 90, dem oberen integrierten Schaltkreis-Die 50A und den Durchkontaktierungs-Dies 92 gebildet. Die eine oder die mehreren dielektrischen Schichten 82 werden so strukturiert, dass eine Öffnung 84 entsteht, die den oberen integrierten Schaltkreis-Dies 50A freilegt, was Strukturbelastungseffekte in einem anschließenden Planarisierungsprozess reduzieren kann. Die Durchkontaktierungs-Dies 92 werden nicht durch die Öffnung 84 freigelegt.
  • In 31 wird ein Planarisierungsprozess durchgeführt, um Abschnitte der einen oder der mehreren dielektrischen Schichten 82 über dem oberen integrierten Schaltkreis-Die 50A und den Durchkontaktierungs-Dies 92 zu entfernen. Die Planarisierung kann durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen durchgeführt werden. Nach der Planarisierung werden die Die-Verbinder 62 des oberen integrierten Schaltkreis-Dies 50A und die TSVs 96 der Durchkontaktierungs-Dies 92 freigelegt. Die obersten Flächen der einen oder der mehreren dielektrischen Schichten 82, des oberen integrierten Schaltkreis-Dies 50A und der Durchkontaktierungs-Dies 92 sind nach der Planarisierung planar.
  • Nach dem Freilegen des oberen integrierten Schaltkreis-Dies 50A und der Durchkontaktierungs-Dies 92 kann ein Vereinzelungsprozess, wie zum Beispiel der Vereinzelungsprozess 88 (siehe 13), durchgeführt werden, um den Die-Stapel 80 zu vereinzeln. Der Die-Stapel 80 kann verkapselt werden, um ein integriertes Schaltkreis-Package zu bilden. Das integrierte Schaltkreis-Package wird elektrisch mit dem oberen integrierten Schaltkreis-Die 50A und dem unteren integrierten Schaltkreis-Die 50B gekoppelt. Zum Beispiel kann die oben beschriebene Verarbeitung durchgeführt werden, um ein Package ähnlich dem integrierten Schaltkreis-Package 100 aus 15 oder ein Package ähnlich dem integrierten Schaltkreis-Package 200 aus 22 zu bilden.
  • Ausführungsformen können Vorteile realisieren. Die Bildung der Die-Stapel 80 ermöglicht es, verschiedene Arten integrierter Schaltkreis-Dies 50, wie zum Beispiel Logik-Dies und Speicher-Dies, im selben integrierten Schaltkreis-Package zu verkapseln. Das Verbinden der integrierten Schaltkreis-Dies 50 miteinander in einem Die-Stapel 80 kann durch Umverteilungsstrukturen in dem anschließend gebildeten integrierten Schaltkreis-Package erfolgen, insbesondere, wenn die Umverteilungsstrukturen Metallisierungsstrukturen mit feinen Mittenabständen aufweisen, wie zum Beispiel Metallisierungsstrukturen mit einem Mittenabstand im Bereich von etwa 0,8 µm bis etwa 5 µm. Zum Beispiel kann die Umverteilungsstruktur 102 des integrierten Schaltkreis-Packages 100 oder die Umverteilungsstruktur 214 des integrierten Schaltkreis-Packages 200 verwendet werden, um die integrierten Schaltkreis-Dies 50 in einem Die-Stapel 80 elektrisch zu koppeln. Das Verbinden der integrierten Schaltkreis-Dies 50 miteinander kann somit ohne die Verwendung von Substratdurchkontaktierungen (Through Substrate Vias, TSVs) in den integrierten Schaltkreis-Dies und ohne die Verwendung von Interposern in dem integrierten Schaltkreis-Package erfolgen, wodurch die Herstellungskosten der Packages reduziert werden.
  • In einer Ausführungsform enthält eine Vorrichtung: einen unteren integrierten Schaltkreis-Die, der eine erste Vorderseite und eine erste Rückseite aufweist; einen oberen integrierten Schaltkreis-Die, der eine zweite Vorderseite und eine zweite Rückseite aufweist, wobei die zweite Rückseite an die erste Vorderseite gebondet ist, wobei der obere integrierte Schaltkreis-Die frei von Substratdurchkontaktierungen (Through Substrate Vias, TSVs) ist; eine dielektrische Schicht, die den oberen integrierten Schaltkreis-Die umgibt, wobei die dielektrische Schicht auf der ersten Vorderseite angeordnet ist, wobei die dielektrische Schicht und der untere integrierte Schaltkreis-Die seitlich zusammen abschließen; und eine Durchkontaktierung, die sich durch die dielektrische Schicht erstreckt, wobei die Durchkontaktierung elektrisch mit dem unteren integrierten Schaltkreis-Die gekoppelt ist, wobei Oberflächen der Durchkontaktierung, der dielektrischen Schicht und des oberen integrierten Schaltkreis-Dies planar sind.
  • In einigen Ausführungsformen der Vorrichtung ist die zweite Rückseite durch einen Klebstoff an die erste Vorderseite gebondet. In einigen Ausführungsformen der Vorrichtung enthält der obere integrierte Schaltkreis-Die ein Halbleitersubstrat, und der untere integrierte Schaltkreis-Die enthält eine erste Bondungsschicht auf der ersten Vorderseite, wobei das Halbleitersubstrat direkt an die erste Bondungsschicht gebondet ist. In einigen Ausführungsformen der Vorrichtung enthält der untere integrierte Schaltkreis-Die eine erste Bondungsschicht auf der ersten Vorderseite, und der obere integrierte Schaltkreis-Die enthält eine zweite Bondungsschicht auf der zweiten Rückseite, wobei die erste Bondungsschicht direkt an die zweite Bondungsschicht gebondet ist. In einigen Ausführungsformen der Vorrichtung enthält der obere integrierte Schaltkreis-Die ein Halbleitersubstrat und eine Ausrichtungsmarke in dem Halbleitersubstrat, wobei die Ausrichtungsmarke und die zweite Bondungsschicht ein durchgehendes dielektrisches Material sind. In einigen Ausführungsformen enthält die Vorrichtung des Weiteren: ein Halbleitersubstrat, das eine dritte Vorderseite und eine dritte Rückseite aufweist, wobei die dritte Rückseite an die erste Vorderseite gebondet ist, wobei sich die Durchkontaktierung durch das Halbleitersubstrat erstreckt, wobei Oberflächen der dielektrischen Schicht und des Halbleitersubstrats planar sind, wobei das Halbleitersubstrat frei von aktiven Vorrichtungen und passiven Vorrichtungen ist. In einigen Ausführungsformen der Vorrichtung enthält der untere integrierte Schaltkreis-Die: ein Halbleitersubstrat; und eine Interconnect-Struktur auf dem Halbleitersubstrat, wobei die Interconnect-Struktur ein Kontaktpad enthält, wobei die Durchkontaktierung körperlich und elektrisch mit dem Kontaktpad gekoppelt ist. In einigen Ausführungsformen der Vorrichtung enthält der untere integrierte Schaltkreis-Die: ein Halbleitersubstrat; eine Interconnect-Struktur auf dem Halbleitersubstrat, wobei die Interconnect-Struktur ein Kontaktpad enthält; und einen Die-Verbinder auf dem Kontaktpad, wobei die Durchkontaktierung körperlich und elektrisch mit dem Die-Verbinder gekoppelt ist. In einigen Ausführungsformen enthält die Vorrichtung des Weiteren: eine Umverteilungsstruktur auf dem oberen integrierten Schaltkreis-Die, der dielektrischen Schicht und der Durchkontaktierung, wobei die Umverteilungsstruktur Metallisierungsstrukturen enthält, wobei die Metallisierungsstrukturen körperlich und elektrisch mit der Durchkontaktierung und dem oberen integrierten Schaltkreis-Die gekoppelt sind.
  • In einer Ausführungsform enthält eine Vorrichtung: einen Die-Stapel, der Folgendes enthält: einen unteren integrierten Schaltkreis-Dies; einen oberen integrierten Schaltkreis-Die auf dem unteren integrierten Schaltkreis-Die, wobei eine Rückseite des oberen integrierten Schaltkreis-Dies an eine Vorderseite des unteren integrierten Schaltkreis-Dies gebondet ist, wobei der untere integrierte Schaltkreis-Die breiter ist als der obere integrierte Schaltkreis-Die, wobei der obere integrierte Schaltkreis-Die einen ersten Die-Verbinder enthält; eine erste Durchkontaktierung neben dem oberen integrierten Schaltkreis-Die, wobei die erste Durchkontaktierung körperlich und elektrisch mit dem unteren integrierten Schaltkreis-Die gekoppelt ist; und eine erste dielektrische Schicht, die die erste Durchkontaktierung umgibt, wobei die erste dielektrische Schicht die erste Durchkontaktierung körperlich von dem oberen integrierten Schaltkreis-Dies trennt, wobei die erste dielektrische Schicht und der untere integrierte Schaltkreis-Die seitlich zusammen abschließen ; und eine Umverteilungsstruktur, die Folgendes enthält: eine Metallisierungsstruktur auf dem Die-Stapel, wobei die Metallisierungsstruktur eine Leitung auf dem ersten Die-Verbinder, der ersten Durchkontaktierung und der ersten dielektrischen Schicht enthält; und eine zweite dielektrische Schicht auf der Metallisierungsstruktur, wobei der Die-Stapel frei von Lot ist.
  • In einigen Ausführungsformen der Vorrichtung enthält die Metallisierungsstruktur leitfähige Strukturelemente, die einen Mittenabstand in einem Bereich von etwa 0,8 µm bis etwa 5 µm aufweisen. In einigen Ausführungsformen enthält die Vorrichtung des Weiteren: ein Verkapselungsmittel, das den Die-Stapel umgibt, wobei das Verkapselungsmittel und die zweite dielektrische Schicht seitlich zusammen abschließen. In einigen Ausführungsformen enthält die Vorrichtung des Weiteren: eine zweite Durchkontaktierung, die sich durch das Verkapselungsmittel erstreckt, wobei die zweite Durchkontaktierung elektrisch mit der Metallisierungsstruktur gekoppelt ist. In einigen Ausführungsformen der Vorrichtung schließen die erste dielektrische Schicht, die zweite dielektrische Schicht und der untere integrierte Schaltkreis-Die seitlich zusammen ab.
  • In einer Ausführungsform enthält ein Verfahren Folgendes: Bonden einer Rückseite eines ersten integrierten Schaltkreis-Dies an eine Vorderseite eines Wafers; Abscheiden einer ersten dielektrischen Schicht auf dem Wafer und dem ersten integrierten Schaltkreis-Die; Planarisieren der ersten dielektrischen Schicht dergestalt, dass Oberflächen des ersten integrierten Schaltkreis-Dies und der ersten dielektrischen Schicht planar sind; Bilden einer leitfähigen Durchkontaktierung, die sich durch die erste dielektrische Schicht erstreckt, wobei die leitfähige Durchkontaktierung ohne die Verwendung von Lot elektrisch mit dem Wafer gekoppelt wird; und Vereinzeln des Wafers und der ersten dielektrischen Schicht, wobei vereinzelte Abschnitte des Wafers einen zweiten integrierten Schaltkreis-Die bilden.
  • In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden des ersten integriertes Schaltkreis-Dies, wobei der erste integrierte Schaltkreis-Die einen ersten Die-Verbinder enthält; und Bilden des zweiten integrierte Schaltkreis-Dies in dem Wafer, wobei der zweite integrierte Schaltkreis-Die einen zweiten Die-Verbinder enthält, wobei die leitfähige Durchkontaktierung körperlich und elektrisch mit dem zweiten Die-Verbinder gekoppelt wird. In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden des ersten integriertes Schaltkreis-Dies, wobei der erste integrierte Schaltkreis-Die einen ersten Die-Verbinder enthält; und Bilden des zweiten integrierten Schaltkreis-Dies in dem Wafer, wobei der zweite integrierte Schaltkreis-Die ein Kontaktpad und eine zweite dielektrische Schicht über dem Kontaktpad enthält, wobei sich die leitfähige Durchkontaktierung durch die zweite dielektrische Schicht erstreckt, und die leitfähige Durchkontaktierung körperlich und elektrisch mit dem Kontaktpad gekoppelt wird. In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden des ersten integrierte Schaltkreis-Dies, wobei der erste integrierte Schaltkreis-Die ein Kontaktpad und eine zweite dielektrische Schicht über dem Kontaktpad enthält; Bilden des zweiten integrierten Schaltkreis-Dies in dem Wafer, wobei der zweite integrierte Schaltkreis-Die einen ersten Verbinder enthält, wobei die leitfähige Durchkontaktierung körperlich und elektrisch mit dem ersten Verbinder gekoppelt wird; und nach dem Bonden, Bilden eines zweiten Die-Verbinders, der sich durch die zweite dielektrische Schicht erstreckt, wobei der zweite Die-Verbinder körperlich und elektrisch mit dem Kontaktpad gekoppelt wird. In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden des ersten integrierten Schaltkreis-Dies, wobei der erste integrierte Schaltkreis-Die ein erstes Kontaktpad und eine zweite dielektrische Schicht über dem ersten Kontaktpad enthält; und Bilden des zweiten integrierten Schaltkreis-Dies in dem Wafer, wobei der zweite integrierte Schaltkreis-Die ein zweites Kontaktpad und eine dritte dielektrische Schicht über dem zweiten Kontaktpad enthält, wobei sich die leitfähige Durchkontaktierung durch die dritte dielektrische Schicht erstreckt, wobei die leitfähige Durchkontaktierung körperlich und elektrisch mit dem zweiten Kontaktpad gekoppelt wird; und nach dem Bonden, Bilden eines Die-Verbinders, der sich durch die zweite dielektrische Schicht erstreckt, wobei der Die-Verbinder körperlich und elektrisch mit dem ersten Kontaktpad gekoppelt wird. In einigen Ausführungsformen enthält das Verfahren des Weiteren: Bilden einer Umverteilungsstruktur auf dem ersten integrierten Schaltkreis-Die, der ersten dielektrischen Schicht und der Durchkontaktierung, wobei die Umverteilungsstruktur Metallisierungsstrukturen enthält, wobei die Metallisierungsstrukturen körperlich und elektrisch mit der Durchkontaktierung und dem ersten integrierten Schaltkreis-Die gekoppelt werden.

Claims (20)

  1. Vorrichtung, die Folgendes umfasst: einen unteren integrierten Schaltkreis-Die (50B), der eine erste Vorderseite und eine erste Rückseite aufweist; einen oberen integrierten Schaltkreis-Die (50A), der eine zweite Vorderseite und eine zweite Rückseite aufweist, wobei die zweite Rückseite an die erste Vorderseite gebondet ist, wobei der obere integrierte Schaltkreis-Die frei von Substratdurchkontaktierungen ist; eine dielektrische Schicht (82), die den oberen integrierten Schaltkreis-Die umgibt, wobei die dielektrische Schicht auf der ersten Vorderseite angeordnet ist, wobei die dielektrische Schicht und der untere integrierte Schaltkreis-Die seitlich zusammen abschließen; und eine Durchkontaktierung (86), die sich durch die dielektrische Schicht erstreckt, wobei die Durchkontaktierung elektrisch mit dem unteren integrierten Schaltkreis-Die gekoppelt ist, wobei Oberflächen der Durchkontaktierung, der dielektrischen Schicht und des oberen integrierten Schaltkreis-Dies planar sind.
  2. Vorrichtung nach Anspruch 1, wobei die zweite Rückseite durch einen Klebstoff (116) an die erste Vorderseite gebondet ist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei der obere integrierte Schaltkreis-Die (50A) ein Halbleitersubstrat (52) umfasst und der untere integrierte Schaltkreis-Die (50B) eine erste Bondungsschicht (66) auf der ersten Vorderseite umfasst, wobei das Halbleitersubstrat direkt an die erste Bondungsschicht gebondet ist.
  4. Vorrichtung nach einem der vorangehenden Ansprüche, wobei der untere integrierte Schaltkreis-Die (50B) eine erste Bondungsschicht (66) auf der ersten Vorderseite umfasst und der obere integrierte Schaltkreis-Die (50A) eine zweite Bondungsschicht (74) auf der zweiten Rückseite umfasst, wobei die erste Bondungsschicht direkt an die zweite Bondungsschicht gebondet ist.
  5. Vorrichtung nach Anspruch 4, wobei der obere integrierte Schaltkreis-Die ein Halbleitersubstrat (52) und eine Ausrichtungsmarke (76) in dem Halbleitersubstrat umfasst, wobei die Ausrichtungsmarke und die zweite Bondungsschicht (74) ein durchgehendes dielektrisches Material sind.
  6. Vorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren, umfasst: ein Halbleitersubstrat, das eine dritte Vorderseite und eine dritte Rückseite aufweist, wobei die dritte Rückseite an die erste Vorderseite gebondet ist, wobei sich die Durchkontaktierung durch das Halbleitersubstrat erstreckt, wobei Oberflächen der dielektrischen Schicht und des Halbleitersubstrats planar sind, wobei das Halbleitersubstrat frei von aktiven Vorrichtungen und passiven Vorrichtungen ist.
  7. Vorrichtung nach einem der vorangehenden Ansprüche, wobei der untere integrierte Schaltkreis-Die (50B) umfasst: ein Halbleitersubstrat (52); und eine Interconnect-Struktur (54) auf dem Halbleitersubstrat, wobei die Interconnect-Struktur ein Kontaktpad umfasst, wobei die Durchkontaktierung körperlich und elektrisch mit dem Kontaktpad gekoppelt ist.
  8. Vorrichtung nach einem der Ansprüche 1 bis 6, wobei der untere integrierte Schaltkreis-Die (50B) umfasst: ein Halbleitersubstrat (52); eine Interconnect-Struktur (54) auf dem Halbleitersubstrat, wobei die Interconnect-Struktur ein Kontaktpad umfasst; und einen Die-Verbinder (62) auf dem Kontaktpad, wobei die Durchkontaktierung (86) körperlich und elektrisch mit dem Die-Verbinder gekoppelt ist.
  9. Vorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren umfasst: eine Umverteilungsstruktur (102, 214) auf dem oberen integrierten Schaltkreis-Die (50A), der dielektrischen Schicht (82) und der Durchkontaktierung (86), wobei die Umverteilungsstruktur Metallisierungsstrukturen (104, 108) umfasst, wobei die Metallisierungsstrukturen körperlich und elektrisch mit der Durchkontaktierung und dem oberen integrierten Schaltkreis-Die gekoppelt sind.
  10. Vorrichtung, die Folgendes umfasst: einen Die-Stapel (80), der Folgendes umfasst: einen unteren integrierten Schaltkreis-Die (50B); einen oberen integrierten Schaltkreis-Die (50A) auf dem unteren integrierten Schaltkreis-Die, wobei eine Rückseite des oberen integrierten Schaltkreis-Dies an eine Vorderseite des unteren integrierten Schaltkreis-Dies gebondet ist, wobei der untere integrierte Schaltkreis-Die breiter ist als der obere integrierte Schaltkreis-Die, wobei der obere integrierte Schaltkreis-Die einen ersten Die-Verbinder (62) umfasst; eine erste Durchkontaktierung (86) neben dem oberen integrierten Schaltkreis-Die, wobei die erste Durchkontaktierung körperlich und elektrisch mit dem unteren integrierten Schaltkreis-Die gekoppelt ist; und eine erste dielektrische Schicht (82), die die erste Durchkontaktierung umgibt, wobei die erste dielektrische Schicht die erste Durchkontaktierung körperlich von dem oberen integrierten Schaltkreis-Die trennt, wobei die erste dielektrische Schicht und der untere integrierte Schaltkreis-Die seitlich zusammen abschließen; und eine Umverteilungsstruktur (102, 214), die Folgendes umfasst: eine Metallisierungsstruktur (104, 108) auf dem Die-Stapel, wobei die Metallisierungsstruktur den ersten Die-Verbinder elektrisch mit der ersten Durchkontaktierung verbindet; und eine zweite dielektrische Schicht (106) auf der Metallisierungsstruktur (104, 108) und der ersten dielektrischen Schicht (82), wobei der Die-Stapel frei von Lot ist.
  11. Vorrichtung nach Anspruch 10, wobei die Metallisierungsstruktur (104, 108) leitfähige Strukturelemente umfasst, die einen Abstand in einem Bereich von etwa 0,8 µm bis etwa 5 µm aufweisen.
  12. Vorrichtung nach Anspruch 10 oder 11, die des Weiteren Folgendes umfasst: ein Verkapselungsmittel (212), das den Die-Stapel (80) umgibt, wobei das Verkapselungsmittel und die zweite dielektrische Schicht (106) seitlich zusammen abschließen.
  13. Vorrichtung nach Anspruch 12, die des Weiteren Folgendes umfasst: eine zweite Durchkontaktierung (208), die sich durch das Verkapselungsmittel (212) erstreckt, wobei die zweite Durchkontaktierung elektrisch mit der Metallisierungsstruktur (104, 108) gekoppelt ist.
  14. Vorrichtung nach einem der Ansprüche 10 bis 13, wobei die erste dielektrische Schicht (82), die zweite dielektrische Schicht (106) und der untere integrierte Schaltkreis-Die (50B) seitlich zusammen abschließen.
  15. Verfahren, das Folgendes umfasst: Bonden einer Rückseite eines ersten integrierten Schaltkreis-Dies (50A) an eine Vorderseite eines Wafers (90); Abscheiden einer ersten dielektrischen Schicht (82) auf dem Wafer und dem ersten integrierten Schaltkreis-Die; Planarisieren der ersten dielektrischen Schicht dergestalt, dass Oberflächen des ersten integrierten Schaltkreis-Dies und der ersten dielektrischen Schicht planar sind; Bilden einer leitfähigen Durchkontaktierung (86), die sich durch die erste dielektrische Schicht erstreckt, wobei die leitfähige Durchkontaktierung ohne die Verwendung von Lot elektrisch mit dem Wafer gekoppelt wird; und Vereinzeln des Wafers und der ersten dielektrischen Schicht, wobei vereinzelte Abschnitte des Wafers einen zweiten integrierten Schaltkreis-Die (50B) bilden.
  16. Verfahren nach Anspruch 15, das des Weiteren Folgendes umfasst: Bilden des ersten integrierte Schaltkreis-Dies (50A), wobei der erste integrierte Schaltkreis-Die einen ersten Die-Verbinder (62) umfasst; und Bilden des zweiten integrierte Schaltkreis-Dies (50B) in dem Wafer (90), wobei der zweite integrierte Schaltkreis-Die einen zweiten Die-Verbinder (62) umfasst, wobei die leitfähige Durchkontaktierung (86) körperlich und elektrisch mit dem zweiten Die-Verbinder gekoppelt wird.
  17. Verfahren nach Anspruch 15, das des Weiteren Folgendes umfasst: Bilden des ersten integrierte Schaltkreis-Dies (50A), wobei der erste integrierte Schaltkreis-Die einen ersten Die-Verbinder (62) umfasst; und Bilden des zweiten integrierten Schaltkreis-Dies (50B) in dem Wafer (90), wobei der zweite integrierte Schaltkreis-Die ein Kontaktpad und eine zweite dielektrische Schicht über dem Kontaktpad umfasst, wobei sich die leitfähige Durchkontaktierung durch die zweite dielektrische Schicht erstreckt und die leitfähige Durchkontaktierung körperlich und elektrisch mit dem Kontaktpad gekoppelt wird.
  18. Verfahren nach Anspruch 15, das des Weiteren Folgendes umfasst: Bilden des ersten integrierte Schaltkreis-Dies (50A), wobei der erste integrierte Schaltkreis-Die ein Kontaktpad (56) und eine zweite dielektrische Schicht über dem Kontaktpad umfasst; Bilden des zweiten integrierten Schaltkreis-Dies in dem Wafer (90), wobei der zweite integrierte Schaltkreis-Die einen ersten Die-Verbinder (62) umfasst, wobei die leitfähige Durchkontaktierung körperlich und elektrisch mit dem ersten Die-Verbinder gekoppelt wird; und nach dem Bonden, Bilden eines zweiten Die-Verbinders (62), der sich durch die zweite dielektrische Schicht erstreckt, wobei der zweite Die-Verbinder körperlich und elektrisch mit dem Kontaktpad gekoppelt wird.
  19. Verfahren nach Anspruch 15, das des Weiteren Folgendes umfasst: Bilden des ersten integrierten Schaltkreis-Dies (50A), wobei der erste integrierte Schaltkreis-Die ein erstes Kontaktpad (56) und eine zweite dielektrische Schicht über dem ersten Kontaktpad umfasst; und Bilden des zweiten integrierten Schaltkreis-Dies (50B) in dem Wafer (90), wobei der zweite integrierte Schaltkreis-Die ein zweites Kontaktpad und eine dritte dielektrische Schicht über dem zweiten Kontaktpad umfasst, wobei sich die leitfähige Durchkontaktierung durch die dritte dielektrische Schicht erstreckt, wobei die leitfähige Durchkontaktierung körperlich und elektrisch mit dem zweiten Kontaktpad gekoppelt wird; und nach dem Bonden, Bilden eines Die-Verbinders (62), der sich durch die zweite dielektrische Schicht erstreckt, wobei der Die-Verbinder körperlich und elektrisch mit dem ersten Kontaktpad gekoppelt wird.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das des Weiteren umfasst: Bilden einer Umverteilungsstruktur (102, 214) auf dem ersten integrierten Schaltkreis-Die, der ersten dielektrischen Schicht (82) und der Durchkontaktierung (86), wobei die Umverteilungsstruktur Metallisierungsstrukturen (104, 108) umfasst, wobei die Metallisierungsstrukturen körperlich und elektrisch mit der Durchkontaktierung und dem ersten integrierten Schaltkreis-Die gekoppelt werden.
DE102019125790.5A 2019-05-31 2019-09-25 Integriertes schaltkreis-package und verfahren Active DE102019125790B4 (de)

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