DE102020112959A1 - Integriertes schaltungspackage und verfahren - Google Patents

Integriertes schaltungspackage und verfahren Download PDF

Info

Publication number
DE102020112959A1
DE102020112959A1 DE102020112959.9A DE102020112959A DE102020112959A1 DE 102020112959 A1 DE102020112959 A1 DE 102020112959A1 DE 102020112959 A DE102020112959 A DE 102020112959A DE 102020112959 A1 DE102020112959 A1 DE 102020112959A1
Authority
DE
Germany
Prior art keywords
die
integrated circuit
conductive vias
dielectric layer
redistribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020112959.9A
Other languages
English (en)
Inventor
Chen-Hua Yu
Jen-Fu Liu
Ming Hung TSENG
Tsung-Hsien Chiang
Yen-Liang Lin
Tzu-Sung Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020112959A1 publication Critical patent/DE102020112959A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

In einer Ausführungsform weist eine Struktur Folgendes auf: einen ersten integrierten Schaltungsdie, der erste Die-Anschlüsse aufweist; eine erste Dielektrikumsschicht auf den ersten Die-Anschlüssen; erste leitfähige Durchkontaktierungen, die sich durch die erste Dielektrikumsschicht hindurch erstrecken, wobei die ersten leitfähigen Durchkontaktierungen an eine erste Untergruppe der ersten Die-Anschlüsse angeschlossen sind; einen zweiten integrierten Schaltungsdie, der an eine zweite Untergruppe der ersten Die-Anschlüsse mit ersten aufschmelzbaren Anschlüssen gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste Verkapselungsmaterial und den ersten integrierten Schaltungsdie umgibt; und eine erste Umverteilungsstruktur, die erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen an die ersten leitfähigen Durchkontaktierungen und die zweiten leitfähigen Durchkontaktierungen angeschlossen sind.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/952,856 , eingereicht am 23. Dezember 2019, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Mit der Weiterentwicklung der Halbleitertechnologien werden integrierte Schaltungsdies zunehmend kleiner. Ferner werden mehr Funktionen in den Dies integriert. Dementsprechend hat sich die Anzahl an benötigten Eingangs-/Ausgangspads (E/A-Pads) erhöht, während die für die E/A-Pads verfügbare Fläche kleiner geworden ist. Die Dichte der E/A-Pads hat sich im Laufe der Zeit schnell vergrößert, was die Schwierigkeit des Die-Packens erhöht. Einige Anwendungen erfordern größere Fähigkeiten der parallelen Verarbeitung von integrierten Schaltungsdies. Es können Packungstechnologien verwendet werden, um mehrere Dies zu integrieren, was einen höheren Grad an Fähigkeiten der parallelen Verarbeitung ermöglicht.
  • Bei einigen Packungstechnologien werden integrierte Schaltungsdies in Bezug auf Wafer vereinzelt, bevor sie gepackt werden. Ein vorteilhaftes Merkmal dieser Packungstechnologie ist die Möglichkeit des Bildens von Fan-out-Packages, welche ermöglichen, die E/A-Pads auf einem Die auf eine größere Fläche umzuverteilen. Somit kann die Anzahl an E/A-Pads auf den Flächen der Dies erhöht werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1, 2, 3, 4, 5, 6, 7 und 8 sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines Die-Stapels gemäß einigen Ausführungsformen.
    • Die 9, 10, 11, 12, 13, 14, 15, 16, 17 und 18A sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines integrierten Schaltungspackages, das einen Die-Stapel implementiert, gemäß einigen Ausführungsformen.
    • 18B ist eine Querschnittsansicht eines integrierten Schaltungspackages, das einen Die-Stapel implementiert, gemäß einigen anderen Ausführungsformen.
    • Die 19, 20, 21 und 22 sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines Die-Stapels gemäß einigen anderen Ausführungsformen.
    • 23A ist eine Querschnittsansicht eines integrierten Schaltungspackages, das einen Die-Stapel implementiert, gemäß einigen anderen Ausführungsformen.
    • 23B ist eine Querschnittsansicht eines integrierten Schaltungspackages, das einen Die-Stapel implementiert, gemäß einigen anderen Ausführungsformen.
    • Die 24, 25, 26, 27, 28 und 29 sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines Die-Stapels gemäß einigen anderen Ausführungsformen.
    • 30 ist eine Querschnittsansicht eines integrierten Schaltungspackages, das einen Die-Stapel implementiert, gemäß einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Gemäß einigen Ausführungsformen wird ein Die-Stapel gebildet, der mehrere integrierte Schaltungsdies aufweist. Der Die-Stapel wird durch Stapeln von Dies Vorderfläche-auf-Vorderfläche oder Rückfläche-auf-Vorderfläche gebildet. Die integrierten Schaltungsdies des Die-Stapels können mit aufschmelzbaren Anschlüssen oder einem Klebstoff gebondet werden. Solche Bondingtechniken erlauben möglicherweise nicht so eine feine Die-Anschlussneigung oder eine so große Anzahl an Eingangs-/Ausgangsanschlüssen (E/A-Anschlüssen) wie andere Bondingtechniken, wie etwa hybrides Bonden, allerdings ermöglichen solche Bondingtechniken, dass das Bonding mit geringeren Kosten durchgeführt wird. Das Bilden des Die-Stapels mit geringeren Kosten kann insbesondere wünschenswert sein, wenn der Die-Stapel eine Vorrichtung mit geringer Leistung ist. Der resultierende Die-Stapel kann z. B. eine SoIC-Vorrichtung (system-on-integrated circuit device) sein. Nachdem sie gebildet ist, kann die SoIC-Vorrichtung in einem integrierten Schaltungspackage aufgenommen werden.
  • Die 1, 2, 3, 4, 5, 6, 7 und 8 sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines Die-Stapels 100 gemäß einigen Ausführungsformen. Der Die-Stapel 100 wird durch Stapeln von integrierten Schaltungsdies auf einem Wafer 102 gebildet. Es ist das Stapeln von integrierten Schaltungsdies in einer Vorrichtungsregion 102A des Wafers 102 veranschaulicht, jedoch ist darauf hinzuweisen, dass der Wafer 102 eine beliebige Anzahl an Vorrichtungsregionen aufweisen kann und die integrierten Schaltungsdies gestapelt werden können, um einen Die-Stapel in jeder Vorrichtungsregion zu bilden. Die integrierten Schaltungsdies des Die-Stapels 100 werden direkt Vorderfläche-auf-Vorderfläche mit aufschmelzbaren Anschlüssen gebondet.
  • In 1 ist der Wafer 102 gebildet oder erhalten worden. Der Wafer 102 weist einen ersten integrierten Schaltungsdie 110 in der Vorrichtungsregion 102A auf. Der erste integrierte Schaltungsdie 110 wird in der darauffolgenden Verarbeitung vereinzelt, um in dem Die-Stapel 100 aufgenommen zu werden. Der erste integrierte Schaltungsdie 100 kann eine beliebige akzeptable Prozessor- oder Logikvorrichtung sein, wie etwa eine zentrale Verarbeitungseinheit (CPU, central processing unit), eine Grafikverarbeitungseinheit (GPU, graphics processing unit), eine arithmetische Logik-Einheit (ALU, arithmetic logic unit), ein System-on-a-Chip (SoC), ein Anwendungsprozessor (AP), ein Bildsignalprozessor (ISP, image signal processor), eine digitale Signalverarbeitung (DSP, digital signal processing), ein feldprogrammierbares Gate-Array (FPGA), ein Mikrocontroller, ein Beschleuniger mit künstlicher Intelligenz (AI, artificial intelligence) oder dergleichen.
  • Der erste integrierte Schaltungsdie 110 wird gemäß anwendbaren Herstellungsprozessen verarbeitet, um integrierte Schaltungen zu bilden. Zum Beispiel weist der erste integrierte Schaltungsdie 110 ein Halbleitersubstrat 112, wie etwa Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats, semiconductor-on-isolator substrate) auf. Das Halbleitersubstrat 112 kann andere Halbleitermaterialien, wie etwa Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon aufweisen. Es können auch andere Substrate, wie etwa mehrschichtige Substrate oder Gradientsubstrate, verwendet werden. Das Halbleitersubstrat 112 weist eine aktive Fläche 112A und eine inaktive Fläche 112N auf.
  • Es sind Vorrichtungen an der aktiven Fläche 112A des Halbleitersubstrats 112 gebildet. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden, usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Fläche 112N befindet sich auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 und kann frei von Vorrichtungen sein. Eine Interconnect-Struktur ist an der aktiven Fläche 112A des Halbleitersubstrats 112 gebildet. Die Interconnect-Struktur verbindet die Vorrichtungen an der aktiven Fläche 112A des Halbleitersubstrats 112, um eine integrierte Schaltung zu bilden. Die Interconnect-Struktur kann zum Beispiel aus Metallisierungsstrukturen in Dielektrikumsschichten gebildet sein und kann durch einen Damascene-Prozess, wie etwa einen Einzel-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen, gebildet sein. Die Metallisierungsstrukturen weisen Metallleitungen und Durchkontaktierungen, die in einer oder mehreren Dielektrikumsschichten gebildet sind, auf. Die Metallisierungsstrukturen der Interconnect-Struktur sind elektrisch mit den Vorrichtungen an der aktiven Fläche 112A des Halbleitersubstrats 112 gekoppelt.
  • Es sind auch Kontaktpads 116 über der aktiven Fläche 112A des Halbleitersubstrats 112 gebildet. Die Kontaktpads 116 können Aluminiumpads, Kupferpads oder dergleichen sein und können zum Beispiel durch Plattierung, Abscheidung oder dergleichen gebildet sein. Es ist eine Dielektrikumsschicht 118 um die Kontaktpads 116 herum gebildet. Die Dielektrikumsschicht 118 kann ein Polymer sein, wie etwa Polybenzoxazol (PBO), Polyimid, ein benzocyclobutenbasiertes (BCB-basiertes) Polymer, oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG, oder dergleichen; dergleichen, oder eine Kombination davon. Die Dielektrikumsschicht 118 kann zum Beispiel durch Spin-Coating, Laminierung, Abscheidung oder dergleichen gebildet werden. Die Kontaktpads 116 und die Dielektrikumsschicht 118 können Teil einer Interconnect-Struktur, wie etwa Teil einer obersten Schicht der Interconnect-Struktur, sein.
  • Eine oder mehrere Passivierungsschicht(en) 120 werden auf den Kontaktpads 116 und dem Halbleitersubstrat 112 gebildet. Die Passivierungsschicht(en) 120 können aus einem oder mehreren geeigneten dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid, Dielektrika mit geringem k-Wert, wie etwa kohlenstoffdotierte Oxide, Dielektrika mit extrem geringem k-Wert, wie etwa poröses kohlenstoffdotiertes Siliziumdioxid, einem Polymer, wie etwa Polyimid, Lötstopplack, PBO, einem BCB-basierten Polymer, Formmasse, dergleichen oder einer Kombination davon gebildet werden. Die Passivierungsschicht(en) 120 kann bzw. können durch Spin-Coating, Laminierung, Abscheidung, dergleichen oder eine Kombination davon gebildet werden.
  • Die-Anschlüsse 122 werden auf jeweiligen der Kontaktpads 116 gebildet und auf einer Vorderseite 110F des ersten integrierten Schaltungsdies 110 freigelegt. Die Die-Anschlüsse 122 können leitfähige Säulen, Höcker, Durchkontaktierungen oder dergleichen sein und können aus einem Metall, wie etwa Kupfer, gebildet sein. Die Die-Anschlüsse 122 sind an jeweilige der Kontaktpads 116 angeschlossen (z. B. physisch und elektrisch mit diesen gekoppelt) und sind elektrisch mit den jeweiligen integrierten Schaltungen des ersten integrierten Schaltungsdies 110 gekoppelt. Als ein Beispiel zum Bilden der Die-Anschlüsse 122 sind Öffnungen in der/den Passivierungsschicht(en) 120 gebildet und ist eine Keimschicht entlang der/den Passivierungsschicht(en) 120 und in den Öffnungen durch die Passivierungsschicht(en) 120 gebildet. Die Öffnungen können durch akzeptable Photolithographie- und Ätztechniken gebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine Verbundschicht, die mehrere Teilschichten aufweist, die aus verschiedenen Materialen gebildet sind, sein kann. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann durch Abscheidung, wie etwa PVD oder dergleichen, gebildet werden. Es wird ein Fotolack auf der Keimschicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet. Die Struktur des Fotolacks entspricht den Die-Anschlüssen 122. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder elektrolose Plattierung, oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie etwa Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen umfassen. In einigen Ausführungsformen ist das leitfähige Material eine Verbundschicht, die mehrere Teilschichten aufweist, die aus verschiedenen Materialen gebildet sind. Zum Beispiel kann das leitfähige Material eine Nickelschicht zwischen zwei Kupferschichten aufweisen. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Strippprozess, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt ist, werden die freigelegten Abschnitte der Keimschicht entfernt, wie etwa durch Verwenden eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Die-Anschlüsse 122.
  • Ein Schaltungssondentesten (CP-Testen, circuit probe testing) wird dann auf dem ersten integrierten Schaltungsdie 110 durchgeführt, um zu ermitteln, ob der erste integrierte Schaltungsdie 110 ein Known Good Die (KGD) ist. Der erste integrierte Schaltungsdie 110 wird durch die Verwendung einer Sonde getestet. Die Sonde ist an die Die-Anschlüsse 122 z. B. durch aufschmelzbare Anschlüsse angeschlossen. Nur integrierte Schaltungsdies, welche KGDs sind, unterlaufen eine darauffolgende Verarbeitung und ein darauffolgendes Packen, und integrierte Schaltungsdies, welche bei dem CP-Testen durchfallen, werden nicht gepackt. Das Testen kann das Testen der Funktionalität des ersten integrierten Schaltungsdies 110 umfassen oder kann das Testen bezüglich bekannter offener oder kurzer Schaltungen umfassen, die basierend auf dem Design des ersten integrierten Schaltungsdies 110 erwartet werden können. Nachdem das Testen abgeschlossen ist, wird die Sonde entfernt und kann beliebiges überschüssiges aufschmelzbares Material auf den Die-Anschlüssen 122 z. B. durch einen Ätzprozess, ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen entfernt werden.
  • In 2 ist eine Dielektrikumsschicht 130 auf dem Wafer 102 gebildet, wie etwa auf den Die-Anschlüssen 122 und der/den Passivierungsschicht(en) 120. In einigen Ausführungsformen ist die Dielektrikumsschicht 130 aus einem Polymer, wie etwa Polyimid, PBO, einem BCB-basierten Polymer oder dergleichen gebildet. In anderen Ausführungsformen ist die Dielektrikumsschicht 130 aus einem Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid, wie etwa Siliziumnitrid; oder dergleichen gebildet. Die Dielektrikumsschicht 130 kann durch einen beliebigen akzeptablen Abscheidungsprozess, wie etwa Spin-Coating, CVD, Laminierung, dergleichen oder eine Kombination davon gebildet werden.
  • Die Dielektrikumsschicht 130 wird dann strukturiert, um Öffnungen 132 zu bilden, die Abschnitte der Die-Anschlüsse 122 freilegen. Die Strukturierung kann durch einen akzeptablen Prozess, wie etwa durch Belichten der Dielektrikumsschicht 130, wenn die Dielektrikumsschicht 130 ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung von zum Beispiel eines anisotropen Ätzens gebildet werden. Wenn die Dielektrikumsschicht 130 ein lichtempfindliches Material ist, kann die Dielektrikumsschicht 130 nach dem Belichten entwickelt werden.
  • Eine erste Untergruppe der Die-Anschlüsse 122A wird durch eine Untergruppe der Öffnungen 132A freigelegt. Jede der Öffnungen 132A legt einen jeweiligen der Die-Anschlüsse 122A frei. Wie weiter unten erläutert wird, wird eine leitfähige Durchkontaktierung in jeder der Öffnungen 132A gebildet und an einen jeweiligen der Die-Anschlüsse 122A angeschlossen. Eine zweite Untergruppe der Die-Anschlüsse 122B wird durch eine Öffnung 132B freigelegt. Insbesondere legt die Öffnung 132B mehrere der Die-Anschlüsse 122B frei. Wie weiter unten erläutert wird, wird ein integrierter Schaltungsdie in der Öffnung 132B platziert und an die Die-Anschlüsse 122B angeschlossen. Die Öffnung 132B ist breiter als jede der Öffnungen 132A. Zum Beispiel können die Öffnungen 132A jeweils eine Breite in dem Bereich von ungefähr 10 µm bis ungefähr 15 µm aufweisen und kann die Öffnung 132B eine Breite im Bereich von ungefähr 3000 µm bis ungefähr 6000 µm aufweisen. Eine breitere Öffnung 132B hilft, einen integrierten Schaltungsdie aufzunehmen.
  • In 3 sind leitfähige Durchkontaktierungen 134 in den Öffnungen 132A gebildet, die sich durch die Dielektrikumsschicht 130B hindurch und von dem Wafer 102 weg erstrecken. Die leitfähigen Durchkontaktierungen 134 sind mit den Die-Anschlüssen 122A. Als ein Beispiel zum Bilden der leitfähigen Durchkontaktierungen 134 wird eine Keimschicht über der Dielektrikumsschicht 130 und Abschnitten der Die-Anschlüsse 122A, die von den Öffnungen 132A freigelegt werden, gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine Verbundschicht, die mehrere Teilschichten aufweist, die aus verschiedenen Materialen gebildet sind, sein kann. In einer konkreten Ausführungsform weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung von zum Beispiel PVD oder dergleichen gebildet werden. Es wird ein Fotolack auf der Keimschicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht den leitfähigen Durchkontaktierungen. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Der Fotolack und Abschnitte der Keimschicht, auf welchen das leitfähige Material nicht gebildet ist, werden entfernt. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Strippprozess, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt ist, werden die freigelegten Abschnitte der Keimschicht entfernt, wie etwa durch Verwenden eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die leitfähigen Durchkontaktierungen 134. Die leitfähigen Durchkontaktierungen 134 können mit einer Neigung, zum Beispiel im Bereich von ungefähr 40 µm bis ungefähr 80 µm, gebildet werden.
  • In 4 ist ein zweiter integrierter Schaltungsdie 140 gebildet oder erhalten worden. Der zweite integrierte Schaltungsdie 140 weist mehrere mögliche Funktionen auf und weist eine andere Funktion als der erste integrierte Schaltungsdie 110 auf. In einigen Ausführungsformen ist der zweite integrierte Schaltungsdie 140 ein analoger Vorrichtungsdie, wie etwa ein Power-Gating-Die, eine integrierte Leistungsverwaltungsschaltung (PMIC, power management integrated circuit) oder dergleichen. In einigen Ausführungsformen ist der zweite integrierte Schaltungsdie 140 ein Eingabe-/Ausgabe-Die (E/A-Die), wie etwa ein Grenzflächen-Die, ein Substrat-Durchkontaktierungsdie (TSV-Die, through-substrate vias die) oder dergleichen. In einigen Ausführungsformen ist der zweite integrierte Schaltungsdie 140 ein Speicher-Die, wie etwa ein dynamischer Direktzugriffsspeicher-Die (DRAM-Die, dynamic random access memory die), ein statischer Direktzugriffsspeicher-Die (SRAM-Die, static random access memory die), ein resistiver Direktzugriffsspeicher-Die (RRAM-Die, resistive random-access memory die), ein magnetoresistiver Direktzugriffsspeicher-Die (MRAM-Die, magnetoresistive random-access memory die), ein Phasenwechsel-Direktzugriffsspeicher-Die (PCRAM-Die, phase-change random-access memory die) oder dergleichen. In einigen Ausführungsformen ist der zweite integrierte Schaltungsdie 140 eine andere Prozessor- oder Logikvorrichtung, wie etwa eine GPU, ein DSP oder dergleichen.
  • Der zweite integrierte Schaltungsdie 140 kann in einem Wafer gebildet sein, welcher verschiedene Vorrichtungsregionen aufweisen kann, die in darauffolgenden Schritten vereinzelt werden, um mehrere integrierte Schaltungsdies zu bilden. Wenn der zweite integrierte Schaltungsdie 140 aktive Vorrichtungen aufweist, können sie einen größeren Technologieknoten als der erste integrierte Schaltungsdie 110 aufweisen. Der zweite integrierte Schaltungsdie 140 wird gemäß anwendbaren Herstellungsprozessen verarbeitet, um integrierte Schaltungen zu bilden. Zum Beispiel weist der zweite integrierte Schaltungsdie 140 ein Halbleitersubstrat 142, Kontaktpads 146, eine Dielektrikumsschicht 148, eine oder mehrere Passivierungsschicht(en) 150 und Die-Anschlüsse 152 auf, welche jeweils ähnlich wie das Halbleitersubstrat 112, die Kontaktpads 116, die Dielektrikumsschicht 118, die Passivierungsschicht(en) 120 und die Die-Anschlüsse 122 des ersten integrierten Schaltungsdies 110 sein können. Die Die-Anschlüsse 152 werden auf einer Vorderseite 140F des zweiten integrierten Schaltungsdies 140 freigelegt. Das Halbleitersubstrat 142, die Dielektrikumsschicht 148 und die Passivierungsschicht(en) 150 sind nach der Vereinzelung des zweiten integrierten Schaltungsdies 140 seitlich angrenzend. Der zweite integrierte Schaltungsdie 140 weist ferner leitfähige Durchkontaktierungen 154 auf, welche derart gebildet sind, dass sie sich in das Halbleitersubstrat 142 hinein erstrecken. Die leitfähigen Durchkontaktierungen 154 sind elektrisch mit den Vorrichtungen des Halbleitersubstrats 142 gekoppelt, wie etwa durch Metallisierungsstrukturen einer Interconnect-Struktur.
  • Als ein Beispiel zum Bilden der leitfähigen Durchkontaktierungen 154 können Aussparungen in dem Halbleitersubstrat 142 zum Beispiel durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen gebildet werden. Ein dünnes dielektrisches Material kann in den Aussparungen gebildet werden, wie etwa durch Verwenden einer Oxidationstechnik. Eine dünne Barriereschicht kann konformal in den Öffnungen abgeschieden werden, wie etwa durch CVD, Atomschichtabscheidung (ALD, atomic layer deposition), physische Dampfabscheidung (PVD, physical vapor deposition), thermische Oxidation, eine Kombination davon und/oder dergleichen. Die Barriereschicht kann aus einem Oxid, einem Nitrid oder einem Oxynitrid, wie etwa Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, eine Kombination davon und/oder dergleichen gebildet werden. Ein leitfähiges Material kann über der Barriereschicht und in den Öffnungen abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, eine Kombination davon und/oder dergleichen gebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüssiges leitfähiges Material und die Barriereschicht werden von der Oberfläche des Halbleitersubstrats 142 abgeschieden, zum Beispiel durch ein CMP. Die verbleibenden Abschnitte der Barriereschicht und das leitfähige Material bilden die leitfähigen Durchkontaktierungen 154.
  • Gemäß einigen Ausführungsformen sind die leitfähigen Durchkontaktierungen 154 noch nicht auf einer Rückseite 140B des zweiten integrierten Schaltungsdies 140 freigelegt. Vielmehr sind die leitfähigen Durchkontaktierungen 154 in dem Halbleitersubstrat 142 vergraben. Wie weiter unten erläutert wird, werden die leitfähigen Durchkontaktierungen 154 auf der Rückseite 140B des zweiten integrierten Schaltungsdies 140 durch einen Freilegungsprozess in der darauffolgenden Verarbeitung freigelegt. Nach dem Freilegen können die leitfähigen Durchkontaktierungen 154 als TSVs bezeichnet werden.
  • In 5 ist der zweite integrierte Schaltungsdie 140 in der Öffnung 132B platziert und an den ersten integrierten Schaltungsdie 110 (z. B. den Wafer 102) gebondet. Der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 sind direkt Vorderfläche-auf-Vorderfläche mit aufschmelzbaren Anschlüssen 160 gebondet, so dass die Vorderseite 110F des ersten integrierten Schaltungsdies 110 an die Vorderseite 140F des zweiten integrierten Schaltungsdies 140 gebondet ist. Die aufschmelzbaren Anschlüsse 160 können Kugelgitteranordnungsanschlüsse (BGA-Anschlüsse, ball grid array connections), Lötkugeln oder dergleichen sein. Die aufschmelzbaren Anschlüsse 160 können aus einem Metall oder einer Metalllegierung, wie etwa Lötmetall, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon gebildet sein. In einigen Ausführungsformen werden die aufschmelzbaren Anschlüsse 160 durch anfängliches Bilden einer Schicht aus Lötmetall durch Verfahren, wie etwa Verdampfen, Elektroplattierung, Drucken, Löttransfer, Kugelplatzierung oder dergleichen gebildet. Die aufschmelzbaren Anschlüsse 160 können anfangs auf den Die-Anschlüssen 122B oder auf den Die-Anschlüssen 152 gebildet werden. Nachdem eine Schicht aus Lötmetall gebildet worden ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu formen. Der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 werden durch Kontaktieren der aufschmelzbaren Anschlüsse 160 mit den Die-Anschlüssen 122B und den Die-Anschlüssen 152 und Aufschmelzen der aufschmelzbaren Anschlüsse 160 gebondet. Nach dem Aufschmelzen sind die Die-Anschlüsse 122B an die Die-Anschlüsse 152 angeschlossen. Das Bonden des ersten integrierten Schaltungsdies 110 und des zweiten integrierten Schaltungsdies 140 mit den aufschmelzbaren Anschlüssen 160 ermöglicht, das Bonden mit geringeren Kosten als andere Bondingtechniken, wie etwa hybrides Bonden, durchzuführen.
  • Die aufschmelzbaren Anschlüsse 160 können einen Fluss (nicht veranschaulicht) aufweisen, der auf diesen gebildet wird, bevor sie aufgeschmolzen werden. In einigen Ausführungsformen wird der Fluss mit einem Flussreinigungsprozess entfernt, nachdem die aufschmelzbaren Anschlüsse 160 aufgeschmolzen sind. Eine Unterfüllung 162 ist wahlweise zwischen dem ersten integrierten Schaltungsdie 110 und dem zweiten integrierten Schaltungsdie 140 gebildet, wobei sie die aufschmelzbaren Anschlüsse 160 umgibt. Die Unterfüllung 162 kann durch einen Kapillarströmungsprozess gebildet werden, nachdem der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 gebondet sind, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 gebondet werden. Die Unterfüllung 162 füllt die Öffnung 132B, kann sich entlang von Seitenwänden des zweiten integrierten Schaltungsdies 140 erstrecken und kann sich entlang eines Abschnitts der oberen Fläche der Dielektrikumsschicht 130 erstrecken.
  • In 6 ist ein Verkapselungsmaterial 164 auf den leitfähigen Durchkontaktierungen 134 und dem zweiten integrierten Schaltungsdie 140 und um diese herum gebildet. Nach dem Bilden kapselt das Verkapselungsmaterial 164 die leitfähigen Durchkontaktierungen 134 und den zweiten integrierten Schaltungsdie 140 ein. Das Verkapselungsmaterial 164 kann eine Formmasse, ein Epoxid oder dergleichen sein. Das Verkapselungsmaterial 164 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und kann über dem Wafer 102 gebildet werden, so dass die leitfähigen Durchkontaktierungen 134 und/oder der zweite integrierte Schaltungsdie 140 vergraben oder bedeckt sind. Das Verkapselungsmaterial 164 kann in flüssiger oder halbflüssiger Form aufgebracht und dann darauffolgend ausgehärtet werden. Wie zuvor erwähnt wurde, ist die Unterfüllung 162 optional; wenn die Unterfüllung 162 weggelassen wird, kann das Verkapselungsmaterial 164 jeweils Seitenwände der Die-Anschlüsse 122B, der Die-Anschlüsse 152 und der aufschmelzbaren Anschlüsse 160 umgeben und physisch berühren. Ferner kann sich das Verkapselungsmaterial 164 durch die Dielektrikumsschicht 130 hindurch erstrecken, wenn die Unterfüllung 162 weggelassen ist.
  • In 7 wird ein Planarisierungsprozess auf dem Verkapselungsmaterial 164 durchgeführt, um die leitfähigen Durchkontaktierungen 134 und die Rückseite 140B des zweiten integrierten Schaltungsdies 140 freizulegen. Der Planarisierungsprozess kann Material des Verkapselungsmaterials 164, der leitfähigen Durchkontaktierungen 134 und/oder des Halbleitersubstrats 142 entfernen, bis die leifähigen Durchkontaktierungen 134 und die Rückseite 140B des zweiten integrierten Schaltungsdies 140 freigelegt sind. Die oberen Flächen der planarisierten Komponenten sind nach dem Planarisierungsprozess koplanar. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein.
  • In einigen Ausführungsformen umfasst der Planarisierungsprozess das Dünnen des Halbleitersubstrats 142, was dabei helfen kann, die leitfähigen Durchkontaktierungen 154 leichter auf der Rückseite 140B des zweiten integrierten Schaltungsdies 140 in der darauffolgenden Verarbeitung freizulegen. Der Dünnungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein. Die leitfähigen Durchkontaktierungen 154 bleiben in dem Halbleitersubstrat 142 vergraben, selbst wenn das Halbleitersubstrat 142 bei diesem Verarbeitungsschritt gedünnt wird. Nach dem Planarisierungsprozess können das Verkapselungsmaterial 164 und die Dielektrikumsschicht 130 eine kombinierte Dicke aufweisen, zum Beispiel im Bereich von ungefähr 30 µm bis ungefähr 50 µm, wie etwa ungefähr 50 µm.
  • Wahlweise kann das Halbleitersubstrat 112 gedünnt werden, was dabei helfen kann, die Gesamtdicke des Die-Stapels 100 zu verringern. Der Dünnungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein, welcher auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 durchgeführt wird. Nach dem Dünnungsprozess kann das Halbleitersubstrat 112 eine Dicke aufweisen, zum Beispiel im Bereich von ungefähr 100 µm bis ungefähr 150 µm, wie etwa ungefähr 130 µm.
  • In 8 wird ein Vereinzelungsprozess durch Sägen entlang von Ritzlinienregionen, z. B. um die Vorrichtungsregion 102A herum, durchgeführt. Der Vereinzelungsprozess umfasst das Sägen des Wafers 102, der Dielektrikumsschicht 130 und des Verkapselungsmaterials 164. Der Vereinzelungsprozess trennt die Vorrichtungsregion 102A (die den ersten integrierten Schaltungsdie 110 aufweist) von benachbarten Vorrichtungsregionen (nicht veranschaulicht) des Wafers 102, um einen Die-Stapel 100 zu bilden, der den ersten integrierten Schaltungsdie 110 aufweist. Nach der Vereinzelung sind das Halbleitersubstrat 112, die Dielektrikumsschicht 118, die Passivierungsschicht(en) 120, die Dielektrikumsschicht 130 und das Verkapselungsmaterial 164 seitlich angrenzend.
  • Ein Klebstoff 168 ist auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 gebildet. Wie weiter unten erläutert wird, wird der Klebstoff 168 verwendet werden, um den Die-Stapel 100 an einem anderen Element in der darauffolgenden Verarbeitung anzuhaften. Der Klebstoff 168 kann ein beliebiger geeigneter Klebstoff, ein Epoxid, ein Die-Befestigungsfilm (DAF, die attach film) oder dergleichen sein. In der gezeigten Ausführungsform wird der Klebstoff 168 auf der Rückseite 110B (siehe 7) des ersten integrierten Schaltungsdies 110 vor dem Vereinzeln zum Trennen des ersten integrierten Schaltungsdies 110 aufgebracht. In einer anderen Ausführungsform wird der Klebstoff 168 erst bei einem späteren Verarbeitungsschritt aufgebracht.
  • Nach der Vereinzelung kann der Die-Stapel 100 z. B. auf einem Band 166 platziert werden. In Ausführungsformen, wo der Klebestoff 168 auf der Rückseite 110B (siehe 7) des ersten integrierten Schaltungsdies 110 aufgebracht wird, kann der Klebstoff 168 verwendet werden, um den Die-Stapel 100 an dem Band 166 anzuhaften.
  • Die 9, 10, 11, 12, 13, 14, 15, 16, 17 und 18A sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines integrierten Schaltungspackages, das den Die-Stapel 100 implementiert, gemäß einigen Ausführungsformen. Der Die-Stapel 100 ist in dem integrierten Schaltungspackage 200 gepackt. Es ist das Packen von Vorrichtungen in einer Packageregion 202A veranschaulicht, allerdings sei darauf hingewiesen, dass eine beliebige Anzahl an Packageregionen gleichzeitig gebildet werden kann. Die Packageregion 202A wird in der darauffolgenden Verarbeitung vereinzelt werden. Das vereinzelte integrierte Schaltungspackage 200 kann ein Fan-out-Package, wie etwa ein integriertes Fan-out-Package (InFO-Package), sein. Das vereinzelte integrierte Schaltungspackage 200 wird dann an einem Packagesubstrat zum Bilden eines abgeschlossenen Systems montiert.
  • In 9 ist ein Trägersubstrat 202 bereitgestellt und ist eine Release-Schicht 204 auf dem Trägersubstrat 202 gebildet. Das Trägersubstrat 202 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 202 kann ein Wafer sein, so dass mehrere Packages gleichzeitig auf dem Trägersubstrat 202 gebildet werden können. Die Release-Schicht 204 kann aus einem polymerbasierten Material gebildet werden, welches zusammen mit dem Trägersubstrat 202 von den darüberliegenden Strukturen entfernt werden kann, die in darauffolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die Release-Schicht 204 ein epoxidbasiertes Wärmefreisetzungsmaterial, welches seine haftende Eigenschaft verliert, wenn es erhitzt wird, wie etwa eine Licht-Wärme-Wandlungsantihaftbeschichtung (LTHC-Antihaftbeschichtung, light-to-heat-conversion release coating). In anderen Ausführungsformen kann die Release-Schicht 204 ein ultravioletter (UV) Kleber sein, welcher seine haftende Eigenschaft verliert, wenn er mit UV-Licht belichtet wird. Die Release-Schicht 204 kann als eine Flüssigkeit ausgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 202 laminiert wird, oder kann dergleichen sein. Die obere Fläche der Release-Schicht 204 kann geebnet werden und kann einen hohen Grad an Planarität aufweisen.
  • Eine Rückseitenumverteilungsstruktur 206 kann wahlweise auf der Release-Schicht 204 gebildet werden. In der gezeigten Ausführungsform weist die Rückseitenumverteilungsstruktur 206 eine Dielektrikumsschicht 208, eine Metallisierungsstruktur 210 (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) und eine Dielektrikumsschicht 212 auf. Die Rückseitenumverteilungsstruktur 206 ist optional. In einigen Ausführungsformen ist eine Dielektrikumsschicht ohne Metallisierungsstrukturen auf der Release-Schicht 204 anstelle der Rückseitenumverteilungsstruktur 206 gebildet.
  • Die Dielektrikumsschicht 208 ist auf der Release-Schicht 204 gebildet. Die untere Fläche der Dielektrikumsschicht 208 kann die obere Fläche der Release-Schicht 204 berühren. In einigen Ausführungsformen ist die Dielektrikumsschicht 208 aus einem Polymer, wie etwa PBO, Polyimid, einem BCB-basierten Polymer oder dergleichen gebildet. In anderen Ausführungsformen ist die Dielektrikumsschicht 208 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG) oder dergleichen; oder dergleichen gebildet. Die Dielektrikumsschicht 208 kann durch einen beliebigen akzeptablen Abscheidungsprozess, wie etwa Spin-Coating, CVD, Laminierung, dergleichen oder eine Kombination davon gebildet werden.
  • Die Metallisierungsstruktur 210 ist auf der Dielektrikumsschicht 208 gebildet. Als ein Beispiel zum Bilden der Metallisierungsstruktur 210 wird eine Keimschicht über der Dielektrikumsschicht 208 gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine Verbundschicht, die mehrere Teilschichten aufweist, die aus verschiedenen Materialen gebildet sind, sein kann. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung von zum Beispiel physischer Dampfabscheidung (PVD) oder dergleichen gebildet werden. Ein Fotolack wird dann auf der Keimschicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 210. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Fotolack und Abschnitte der Keimschicht, auf welchen das leitfähige Material nicht gebildet ist, entfernt. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Strippprozess, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt ist, werden die freigelegten Abschnitte der Keimschicht entfernt, wie etwa durch Verwenden eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die Metallisierungsstruktur 210.
  • Die Dielektrikumsschicht 212 ist auf der Metallisierungsstruktur 210 und der Dielektrikumsschicht 208 gebildet. In einigen Ausführungsformen ist die Dielektrikumsschicht 212 aus einem Polymer gebildet, welches ein lichtempfindliches Material sein kann, wie etwa PBO, Polyimid, BCB oder dergleichen, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In anderen Ausführungsformen ist die Dielektrikumsschicht 212 aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG; oder dergleichen gebildet. Die Dielektrikumsschicht 212 kann durch Spin-Coating, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden.
  • Es sei darauf hingewiesen, dass die Rückseitenumverteilungsstruktur 206 eine beliebige Anzahl an Dielektrikumsschichten und Metallisierungsstrukturen aufweisen kann. Wenn mehr Dielektrikumsschichten und Metallisierungsstrukturen zu bilden sind, können die zuvor erörterten Schritte und Prozesse wiederholt werden. Die Metallisierungsstrukturen können leitfähige Leitungen und leitfähige Durchkontaktierungen aufweisen. Die leitfähigen Durchkontaktierungen können während dem Bilden der Metallisierungsstruktur durch Bilden der Keimschicht und des leitfähigen Materials der Metallisierungsstruktur in der Öffnung einer darunterliegenden Dielektrikumsschicht gebildet werden. Die leitfähigen Durchkontaktierungen können daher die verschiedenen leitfähigen Leitungen miteinander verbinden und elektrisch koppeln.
  • In 10 sind leitfähige Durchkontaktierungen 220 gebildet, die sich durch die oberste Dielektrikumsschicht der Rückseitenumverteilungsstruktur 206 (z. B. die Dielektrikumsschicht 212) und von dem Trägersubstrat 202 weg erstrecken. Die leitfähigen Durchkontaktierungen 220 sind mit der obersten Metallisierungsstruktur der Rückseitenumverteilungsstruktur 206 (z. B. der Metallisierungsstruktur 210) verbunden. Die leitfähigen Durchkontaktierungen 220 sind optional und können weggelassen werden, wie weiter unten erläutert wird. Zum Beispiel sind die leitfähigen Durchkontaktierungen 220 in Ausführungsformen, wo die Rückseitenumverteilungsstruktur 206 weggelassen ist, möglicherweise weggelassen (oder nicht). Als ein Beispiel zum Bilden der leitfähigen Durchkontaktierungen 220 kann die Dielektrikumsschicht 212 strukturiert werden, um Öffnungen zu bilden, die Abschnitte der Metallisierungsstruktur 210 freilegen. Die Strukturierung kann durch einen akzeptablen Prozess, wie etwa durch Belichten der Dielektrikumsschicht 212, wenn die Dielektrikumsschicht 212 ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung von zum Beispiel eines anisotropen Ätzens erfolgen. Wenn die Dielektrikumsschicht 212 ein lichtempfindliches Material ist, kann die Dielektrikumsschicht 212 nach dem Belichten entwickelt werden. Eine Keimschicht wird dann über der Dielektrikumsschicht 212 und Abschnitten der Metallisierungsstruktur 210, die durch die Öffnungen freigelegt sind, gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine Verbundschicht, die mehrere Teilschichten aufweist, die aus verschiedenen Materialen gebildet sind, sein kann. In einer konkreten Ausführungsform weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung von zum Beispiel PVD oder dergleichen gebildet werden. Ein Fotolack wird auf der Keimschicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht den leitfähigen Durchkontaktierungen. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder elektrolose Plattierung, oder dergleichen gebildet sein. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Der Fotolack und Abschnitte der Keimschicht, auf welchen das leitfähige Material nicht gebildet ist, werden entfernt. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Strippprozess, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt ist, werden die freigelegten Abschnitte der Keimschicht entfernt, wie etwa durch Verwenden eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und das leitfähige Material bilden die leitfähigen Durchkontaktierungen 220.
  • Der vereinzelte Die-Stapel 100 wird dann benachbart zu den leitfähigen Durchkontaktierungen 220 platziert. Der Die-Stapel 100 kann auf der Rückseitenumverteilungsstruktur 206 (z. B. der Dielektrikumsschicht 212) platziert werden, wenn die Rückseitenumverteilungsstruktur 206 gebildet wird, oder auf der Release-Schicht 204 platziert werden, wenn die Rückseitenumverteilungsstruktur 206 weggelassen wird. Der Klebstoff 168 wird verwendet, um den vereinzelten Die-Stapel 100 an der darunterliegenden Schicht (z. B. der Dielektrikumsschicht 212 oder der Release-Schicht 204) anzuhaften. In Ausführungsformen, wo der Klebstoff 168 nicht auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 aufgebracht wird, kann er stattdessen über der Fläche des Trägersubstrats 202, z. B. auf der Dielektrikumsschicht 212 oder der Release-Schicht 204, aufgebracht werden.
  • In 11 ist ein Verkapselungsmaterial 222 auf den verschiedenen Komponenten und um diese herum gebildet. Nach dem Bilden kapselt das Verkapselungsmaterial 222 die leitfähigen Durchkontaktierungen 220 und den Die-Stapel 100 ein. Das Verkapselungsmaterial 222 kann eine Formmasse, ein Epoxid oder dergleichen sein. Das Verkapselungsmaterial 222 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und wird über dem Trägersubstrat 202 gebildet, so dass die leitfähigen Durchkontaktierungen 220 und/oder der Die-Stapel 100 vergraben oder bedeckt sind. Das Verkapselungsmaterial 222 kann in flüssiger oder halbflüssiger Form aufgebracht und dann darauffolgend ausgehärtet werden. In einigen Ausführungsformen weisen die Verkapselungsmaterialien 164, 222 verschiedene Formmaterialien auf. Zum Beispiel kann das Verkapselungsmaterial 222 aus einer Formmasse gebildet werden und kann das Verkapselungsmaterial 164 aus einer Formunterfüllung, z. B. einem Formmaterial, das Füllstoffe mit einer kleineren Größe als das Formmaterial, das für das Verkapselungsmaterial 222 verwendet wird, aufweist, gebildet werden.
  • Die 12, 13 und 14 veranschaulichen einen Planarisierungsprozess, der auf dem Verkapselungsmaterial 222 und dem Die-Stapel 100 durchgeführt werden kann, um die leitfähigen Durchkontaktierungen 134, 154, 220 freizulegen. Der Planarisierungsprozess entfernt Material des Halbleitersubstrats 142, der leitfähigen Durchkontaktierungen 134, 154, 220 und/oder der Verkapselungsmaterialien 164, 222, bis die leitfähigen Durchkontaktierungen 134, 154, 220 freigelegt sind. Die oberen Flächen der planarisierten Merkmale sind nach dem Planarisierungsprozess koplanar. Nach der Planarisierung erstrecken sich die leitfähigen Durchkontaktierungen 134 durch das Verkapselungsmaterial 164 hindurch (z. B. sind die leitfähigen Durchkontaktierungen 134 Through-Vias) und erstrecken sich die leitfähigen Durchkontaktierungen 220 durch das Verkapselungsmaterial 222 hindurch (z. B. sind die leitfähigen Durchkontaktierungen 220 Through-Vias). Gemäß einigen Ausführungsformen umfasst der Planarisierungsprozess eine Kombination aus Schleif-, Ätz- und CMP-Prozessen. Die 12, 13 und 14 sind ein Beispiel eines Planarisierungsprozesses, der verwendet werden könnte, um die leitfähigen Durchkontaktierungen 134, 154, 220 freizulegen. Es sei darauf hingewiesen, dass auch andere Planarisierungsprozesse verwendet werden können. Zum Beispiel können andere Kombinationen von Schleif-, Ätz- und/oder CMP-Prozessen verwendet werden, um die leitfähigen Durchkontaktierungen 134, 154, 220 freizulegen.
  • In 12 ist das Verkapselungsmaterial 222 geschliffen, um den Die-Stapel 100, z. B. das Halbleitersubstrat 142, freizulegen. Es können ein oder mehrere Schleifprozess(e) durchgeführt werden, welche möglicherweise auch die leitfähigen Durchkontaktierungen 220 freilegen (oder nicht). Das Halbleitersubstrat 142 kann auch während dem Schleifprozess bzw. den Schleifprozessen gedünnt werden. Das Dünnen des Halbleitersubstrats 142 bei diesem Verarbeitungsschritt kann dabei helfen, die Kosten der Freilegung der leitfähigen Durchkontaktierungen 154 in darauffolgenden Verarbeitungsschritten zu verringern. In einigen Ausführungsformen wird ein erster Schleifprozess durchgeführt, um das Halbleitersubstrat 142 freizulegen, und wird ein zweiter Schleifprozess durchgeführt, um das Halbleitersubstrat 142 zu dünnen, wobei der zweite Schleifprozess mit einer geringeren Entfernungsrate als der erste Schleifprozess durchgeführt wird. Zum Beispiel kann der erste Schleifprozess mit einem ersten Schleifkopf durchgeführt werden, der eine erste Oberflächenrauigkeit aufweist, und kann der zweite Schleifprozess mit einem zweiten Schleifkopf durchgeführt werden, der eine zweite Oberflächenrauigkeit aufweist, wobei die zweite Oberflächenrauigkeit geringer als die erste Oberflächenrauigkeit ist. Das Dünnen des Halbleitersubstrats 142 mit einer langsameren Entfernungsrate kann dabei helfen, ein übermäßiges Schleifen zu verhindern, das die leitfähigen Durchkontaktierungen 154 beschädigen kann.
  • In 13 sind das Verkapselungsmaterial 222 und das Halbleitersubstrat 142 geschliffen, um die leitfähigen Durchkontaktierungen 154 freizulegen. Es können ein oder mehrere Schleifprozess(e) durchgeführt werden, was auch die leitfähigen Durchkontaktierungen 220 freilegt, wenn sie nicht bereits freigelegt sind. In einigen Ausführungsformen wird ein dritter Schleifprozess durchgeführt, um das Halbleitersubstrat 142 zu dünnen und die leitfähigen Durchkontaktierungen 154 freizulegen, wobei der dritte Schleifprozess mit einer geringeren Entfernungsrate als der erste und der zweite Schleifprozess, die bezüglich 12 erläutert sind, durchgeführt wird. Zum Beispiel kann der dritte Schleifprozess mit einem Schleifkopf durchgeführt werden, der eine geringere Oberflächenrauigkeit als die Oberflächenrauigkeit der Schleifköpfe aufweist, die bei dem ersten und dem zweiten Schleifprozess verwendet werden, die bezüglich 12 erläutert sind. Ausgehend vom vorherigen Beispiel kann der dritte Schleifprozess mit einem dritten Schleifkopf durchgeführt werden, der eine dritte Oberflächenrauigkeit aufweist, wobei die dritte Oberflächenrauigkeit geringer als die erste und die zweite Oberflächenrauigkeit ist, die bezüglich 12 erläutert sind. Das Freilegen der leitfähigen Durchkontaktierungen 154 mit einer langsameren Entfernungsrate kann dabei helfen, ein übermäßiges Schleifen zu verhindern, das die leitfähigen Durchkontaktierungen 154 beschädigen kann.
  • In 14 kann eine Barriereschicht 224 wahlweise um die leitfähigen Durchkontaktierungen 154 herum gebildet werden. Die Barriereschicht 224 kann dabei helfen, die leitfähigen Durchkontaktierungen 154 elektrisch voneinander zu isolieren, wodurch ein Kurzschließen verhindert wird. Als ein Beispiel zum Bilden der Barriereschicht 224 kann das Halbleitersubstrat 142 ausgespart werden, um Seitenwandabschnitte der leitfähigen Durchkontaktierungen 154 freizulegen. Das Aussparen kann durch einen Ätzprozess, wie etwa ein Trockenätzen, durchgeführt werden. Ein Barrierematerial kann dann in der Aussparung gebildet werden. Das Barrierematerial kann ein dielektrisches Material, wie etwa ein Polyimidmaterial mit geringer Temperatur, sein, wenngleich auch ein beliebiges sonstiges geeignetes Dielektrikum, wie etwa PBO, ein Verkapselungsmaterial, Kombinationen von diesen oder dergleichen verwendet werden kann. Es kann ein Planarisierungsprozess, wie etwa CMP, Schleifen oder Rückätzen, durchgeführt werden, um überschüssige Abschnitte des Barrierematerials über dem Halbleitersubstrat 142 zu entfernen. Die verbleibenden Abschnitte des Barrierematerials in den Aussparungen bilden die Barriereschicht 224. Nachdem die Barriereschicht 224 gebildet ist, wird sie seitlich von dem Verkapselungsmaterial 164 umgeben.
  • In 15 ist eine Vorderseitenumverteilungsstruktur 240 über dem Verkapselungsmaterial 222, den leitfähigen Durchkontaktierungen 220 und dem Die-Stapel 100 gebildet. Die Vorderseitenumverteilungsstruktur 240 weist die Dielektrikumsschichten 242, 246, 250, 254 und die Metallisierungsstrukturen 244, 248, 252 auf. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die Vorderseitenumverteilungsstruktur 240 ist als ein Beispiel gezeigt, das drei Schichten von Metallisierungsstrukturen aufweist. Es können mehr oder weniger Dielektrikumsschichten und Metallisierungsstrukturen in der Vorderseitenumverteilungsstruktur 240 gebildet werden. Wenn weniger Dielektrikumsschichten und Metallisierungsstrukturen zu bilden sind, können die nachstehend erörterten Schritte und Prozesse weggelassen werden. Wenn mehr Dielektrikumsschichten und Metallisierungsstrukturen zu bilden sind, können die nachstehend erörterten Schritte und Prozesse wiederholt werden.
  • Als ein Beispiel zum Bilden der Vorderseitenumverteilungsstruktur 240 kann die Dielektrikumsschicht 242 auf dem Verkapselungsmaterial 222, den leitfähigen Durchkontaktierungen 220 und dem Die-Stapel 100 abgeschieden werden. Die Barriereschicht 224 berührt somit die Dielektrikumsschicht 242. In einigen Ausführungsformen ist die Dielektrikumsschicht 242 aus einem lichtempfindlichen Material, wie etwa PBO, Polyimid, BCB, oder dergleichen, gebildet, welches unter Verwendung einer Lithographiemaske strukturiert werden kann. Die Dielektrikumsschicht 242 kann durch Spin-Coating, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die Dielektrikumsschicht 242 wird dann strukturiert. Die Strukturierung bildet Öffnungen, die Abschnitte der leitfähigen Durchkontaktierungen 134, 154, 220 freilegen. Die Strukturierung kann durch einen akzeptablen Prozess, wie etwa durch Belichten der Dielektrikumsschicht 242, wenn die Dielektrikumsschicht 242 ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung von zum Beispiel eines anisotropen Ätzens erfolgen. Wenn die Dielektrikumsschicht 242 ein lichtempfindliches Material ist, kann die Dielektrikumsschicht 242 nach dem Belichten entwickelt werden.
  • Dann wird die Metallisierungsstruktur 244 gebildet. Die Metallisierungsstruktur 244 weist Leitungsabschnitte (die auch als leitfähige Leitungen bezeichnet werden) auf der Hauptfläche der Dielektrikumsschicht 242 auf, die sich entlang von dieser erstrecken. Die Metallisierungsstruktur 244 weist ferner Durchkontaktierungsabschnitte (auch als leitfähige Durchkontaktierungen bezeichnet) auf, die sich durch die Dielektrikumsschicht 242 erstrecken, die mit den leitfähigen Durchkontaktierungen 134, 154, 220 zu verbinden sind. Als ein Beispiel zum Bilden der Metallisierungsstruktur 244 ist eine Keimschicht über der Dielektrikumsschicht 242 und in den Öffnungen, die sich durch die Dielektrikumsschicht 242 erstrecken, gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, welche eine einzelne Schicht oder eine Verbundschicht, die mehrere Teilschichten aufweist, die aus verschiedenen Materialen gebildet sind, sein kann. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung von zum Beispiel PVD oder dergleichen gebildet werden. Ein Fotolack wird dann auf der Keimschicht gebildet und strukturiert. Der Fotolack kann durch Spin-Coating oder dergleichen gebildet werden und kann zur Strukturierung belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 244. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Keimschicht freizulegen. Ein leitfähiges Material wird dann in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Die Kombination des leitfähigen Materials und der darunterliegenden Abschnitte der Keimschicht bildet die Metallisierungsstruktur 244. Der Fotolack und Abschnitte der Keimschicht, auf welchen das leitfähige Material nicht gebildet ist, werden entfernt. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Strippprozess, wie etwa unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem der Fotolack entfernt ist, werden die freigelegten Abschnitte der Keimschicht entfernt, wie etwa durch Verwenden eines akzeptablen Ätzprozesses, wie etwa durch Nass- oder Trockenätzen.
  • Die Dielektrikumsschicht 246 wird dann auf der Metallisierungsstruktur 244 und der Dielektrikumsschicht 242 abgeschieden. Die Dielektrikumsschicht 246 kann auf eine ähnliche Art und aus ähnlichen Materialien wie die Dielektrikumsschicht 242 gebildet werden.
  • Dann wird die Metallisierungsstruktur 248 gebildet. Die Metallisierungsstruktur 248 weist Leitungsabschnitte auf der Hauptfläche der Dielektrikumsschicht 246 auf, die sich entlang von dieser erstrecken. Die Metallisierungsstruktur 248 weist ferner Durchkontaktierungsabschnitte auf, die sich durch die Dielektrikumsschicht 246 hindurch erstrecken, die mit der Metallisierungsstruktur 244 zu verbinden sind. Die Metallisierungsstruktur 248 kann auf eine ähnliche Art und aus ähnlichen Materialien wie die Metallisierungsstruktur 244 gebildet werden. In einigen Ausführungsformen weist die Metallisierungsstruktur 248 eine andere Größe als die Metallisierungsstruktur 244 auf. Zum Beispiel können die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 248 breiter oder dicker als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 244 sein. Ferner kann die Metallisierungsstruktur 248 mit einer größeren Neigung als die Metallisierungsstruktur 244 gebildet werden.
  • Die Dielektrikumsschicht 250 wird dann auf der Metallisierungsstruktur 248 und der Dielektrikumsschicht 246 abgeschieden. Die Dielektrikumsschicht 250 kann auf eine ähnliche Art und aus ähnlichen Materialien wie die Dielektrikumsschicht 242 gebildet werden.
  • Dann wird die Metallisierungsstruktur 252 gebildet. Die Metallisierungsstruktur 252 weist Leitungsabschnitte auf der Hauptfläche der Dielektrikumsschicht 250 auf, die sich entlang dieser erstrecken. Die Metallisierungsstruktur 252 weist ferner Durchkontaktierungsabschnitte auf, die sich durch die Dielektrikumsschicht 250 hindurch erstrecken, die mit der Metallisierungsstruktur 248 zu verbinden sind. Die Metallisierungsstruktur 252 kann auf eine ähnliche Art und aus ähnlichen Materialien wie die Metallisierungsstruktur 244 gebildet werden. Die Metallisierungsstruktur 252 ist die oberste Metallisierungsstruktur der Vorderseitenumverteilungsstruktur 240. Von daher sind alle Zwischenmetallisierungsstrukturen der Vorderseitenumverteilungsstruktur 240 (z. B. die Metallisierungsstrukturen 244 und 248) zwischen der Metallisierungsstruktur 252 und dem Die-Stapel 100 angeordnet. In einigen Ausführungsformen weist die Metallisierungsstruktur 252 eine andere Größe als die Metallisierungsstrukturen 244 und 248 auf. Zum Beispiel können die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 252 breiter oder dicker als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstrukturen 244 und 248 sein. Ferner kann die Metallisierungsstruktur 252 mit einer größeren Neigung als die Metallisierungsstruktur 248 gebildet werden.
  • Die Dielektrikumsschicht 254 wird dann auf der Metallisierungsstruktur 252 und der Dielektrikumsschicht 250 abgeschieden. Die Dielektrikumsschicht 254 kann auf eine ähnliche Art und aus ähnlichen Materialien wie die Dielektrikumsschicht 242 gebildet werden.
  • In 16 sind Unter-Höcker-Metallurgien (UBMs, under-bump metallurgies) 256 zum externen Anschließen an die Vorderseitenumverteilungsstruktur 240 gebildet. Die UBMs 256 weisen Höckerabschnitte auf der Hauptfläche der Dielektrikumsschicht 254 auf, die sich entlang von dieser erstrecken, und weisen Durchkontaktierungsabschnitte auf, die sich durch die Dielektrikumsschicht 254 hindurch erstrecken, die mit der Metallisierungsstruktur 252 zu verbinden sind. In der Folge sind die UBMs 256 elektrisch mit den leitfähigen Durchkontaktierungen 134, 154, 220 gekoppelt. Die UBMs 256 können aus einem ähnlichen Material wie die Metallisierungsstruktur 244 gebildet sein. In einigen Ausführungsformen weisen die UBMs 256 eine andere Größe als die Metallisierungsstrukturen 244, 248, 252 auf.
  • Leitfähige Anschlüsse 258 werden dann auf den UBMs 256 gebildet. Die leitfähigen Anschlüsse 258 können Kugelgitteranordnungsanschlüsse (BGA-Anschlüsse), Lötkugeln, Metallsäulen, Höcker mit Chipverbindung durch kontrollierten Kollaps (C4), Mikrohöcker, durch ENEPIG-Technik (electroless nickel electroless palladium-immersion gold technique) gebildete Höcker oder dergleichen sein. Die leitfähigen Anschlüsse 258 können ein leitfähiges Material, wie etwa Lötmetall, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon, aufweisen. In einigen Ausführungsformen werden die leitfähigen Anschlüsse 258 durch anfängliches Bilden einer Schicht aus Lötmetall durch Verdampfen, Elektroplattierung, Drucken, Löttransfer, Kugelplatzierung oder dergleichen gebildet. Nachdem eine Schicht von Lötmetall auf der Struktur gebildet worden ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu formen. In einer anderen Ausführungsform weisen die leitfähigen Anschlüsse 258 Metallsäulen (wie etwa eine Kupfersäule) auf, die durch ein Sputtern, Drucken, Elektroplattierung, elektrolose Plattierung, CVD oder dergleichen gebildet werden. Die Metallsäulen können lötmetallfrei sein und weisen im Wesentlichen vertikale Seitenwände auf. In einigen Ausführungsformen wird eine Metalldeckschicht auf der Oberseite der Metallsäulen gebildet. Die Metalldeckschicht kann Nickel, Zinn, Zinnblei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon aufweisen und kann durch einen Plattierungsprozess gebildet werden.
  • Eine oder mehrere integrierte passive Vorrichtungen (IPDs, integrated passive devices) 260 sind wahlweise an die UBMs 256 mit einer Untergruppe der leitfähigen Anschlüsse 258 angeschlossen. Die IPDs 260 können oberflächenmontierte Vorrichtungen (SMDs, surface mount devices), integrierte passive Vorrichtungen (IPDs) mit 2 Anschlüssen, IPDs mit mehreren Anschlüssen oder sonstige Arten von passiven Vorrichtungen sein. Die IPDs 260 können eine Hauptstruktur und eine oder mehrere passive Vorrichtungen in der Hauptstruktur aufweisen. Die Hauptstruktur kann z. B. ein Halbleitersubstrat, ein Verkapselungsmaterial oder dergleichen sein. Die passiven Vorrichtungen können Kondensatoren, Widerstände, Spulen, dergleichen oder eine Kombination davon umfassen, welche in und/oder auf der Hauptstruktur gebildet sein können. Die IPDs 260 können durch Aufschmelzen der leitfähigen Anschlüsse 258 mit den UBMs 256 verbunden werden. In einigen Ausführungsformen (die weiter unten bezüglich der 19 bis 23B erläutert werden) kann der Die-Stapel 100 eine passive Vorrichtung aufweisen, die an die Dies des Die-Stapels 100 gebondet ist, und können somit die IPDs 260 weggelassen werden. In einigen Ausführungsformen kann eine Unterfüllung (nicht gezeigt) zwischen der obersten Dielektrikumsschicht der Vorderseitenumverteilungsstruktur 240 (z. B. der Dielektrikumsschicht 254) und jeder der IPDs 260 gebildet sein.
  • In 17 wird ein Trägersubstratdebonden durchgeführt, um das Trägersubstrat 202 von der Rückseitenumverteilungsstruktur 206, z. B. der Dielektrikumsschicht 208, abzulösen (zu debonden). Gemäß einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts, wie etwa eines Laserlichts oder eines ultravioletten (UV) Lichts auf die Release-Schicht 204, so dass sich die Release-Schicht 204 unter der Wärme des Lichts zersetzt und das Trägersubstrat 202 entfernt werden kann. Die Struktur kann dann umgedreht und z. B. auf einem Band platziert werden.
  • Ferner sind leitfähige Anschlüsse 262 durch die Dielektrikumsschicht 208 der Rückseitenumverteilungsstruktur 206 gebildet. Es können Öffnungen durch die Dielektrikumsschicht 208 der Rückseitenumverteilungsstruktur 206 gebildet werden, wobei Abschnitte der Metallisierungsstrukturen 210 freigelegt werden. Die Öffnungen können zum Beispiel unter Verwendung von Laserbohren, Ätzen oder dergleichen gebildet werden. Die leitfähigen Anschlüsse 262 werden in den Öffnungen gebildet und werden angeschlossen, um Abschnitte der Metallisierungsstrukturen 210 freizulegen. Die leitfähigen Anschlüsse 262 können auf eine ähnliche Art und aus ähnlichen Materialien wie die leitfähigen Anschlüsse 258 gebildet werden.
  • In 18A wird ein Vereinzelungsprozess durch Sägen entlang von Ritzlinienregionen, z. B. um die Vorrichtungsregion 202A herum, durchgeführt. Der Vereinzelungsprozess umfasst das Sägen der Umverteilungsstrukturen 206, 240 und des Verkapselungsmaterials 222. Der Vereinzelungsprozess trennt die Packageregion 202A von benachbarten Packageregionen (nicht veranschaulicht), um ein integriertes Schaltungspackage 200 zu bilden. Nach der Vereinzelung sind die Umverteilungsstrukturen 206, 240 und das Verkapselungsmaterial 222 seitlich angrenzend.
  • Ein weiteres integriertes Schaltungspackage 300 kann an dem integrierten Schaltungspackage 200 befestigt werden, um eine Package-auf-Package-Struktur zu bilden. Das integrierte Schaltungspackage 300 kann eine Speichervorrichtung sein. Das integrierte Schaltungspackage 300 kann an dem integrierten Schaltungspackage 200 befestigt werden, bevor oder nachdem das integrierte Schaltungspackage 200 vereinzelt wird.
  • Das integrierte Schaltungspackage 300 weist ein Substrat 302 und ein oder mehrere Dies 304, die mit dem Substrat 302 verbunden sind, auf. In einigen Ausführungsformen sind ein oder mehrere Stapel der Dies 304 mit dem Substrat 302 verbunden. Das Substrat 302 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen hergestellt sein. In einigen Ausführungsformen können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen von diesen und dergleichen verwendet werden. Zusätzlich kann das Substrat 302 ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein. Allgemein weist ein SOI-Substrat eine Schicht eines Halbleitermaterials, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI, silicon germanium on insulator) oder Kombinationen davon auf. Das Substrat 302 basiert in einer anderen Ausführungsform auf einem Isolierkern, wie etwa ein glasfaserverstärkter Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz, wie etwa FR4. Andere Kernmaterialien umfassen Bismaleimid-Triazin-Harz (BT-Harz), andere gedruckte Leiterplattenmaterialien (PCB-Materialien, printed circuit board materials) oder -filme oder dergleichen. Build-up-Filme, wie etwa der Ajinomoto-Build-up-Film (ABF), oder andere Laminate können für das Substrat 302 verwendet werden.
  • Das Substrat 302 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Wie ein Fachmann erkennen wird, kann eine große Vielfalt an Vorrichtungen, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen von diesen und dergleichen verwendet werden, um die strukturellen und funktionellen Anforderungen bezüglich der Gestaltung für das integrierte Schaltungspackage 300 zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren gebildet werden. Das Substrat 302 kann auch Metallisierungsschichten (nicht gezeigt) und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind ausgelegt, um die verschiedenen Vorrichtungen zu verbinden, um eine funktionelle Schaltungsanordnung zu bilden. Die Metallisierungsschichten können aus sich abwechselnden Schichten aus dielektrischem (z. B. dielektrischem low-K-Material) und leitfähigem Material (z. B. Kupfer) mit Durchkontaktierungen, die die Schichten aus leitfähigem Material miteinander verbinden, gebildet sein und können durch einen beliebigen geeigneten Prozess (wie etwa Abscheidung, Damascene, Dual-Damascene oder dergleichen) gebildet sein. In einigen Ausführungsformen ist das Substrat 302 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrat 302 kann Bond-Pads 306 auf einer Seite des Substrats 302 aufweisen, um sich mit den leitfähigen Anschlüssen 262 zu verbinden. In einigen Ausführungsformen werden die Bond-Pads 306 durch Bilden von Aussparungen (nicht gezeigt) in Dielektrikumsschichten (nicht gezeigt) auf der Seite des Substrats 302 gebildet. Die Aussparungen können gebildet werden, um den Bond-Pads 306 zu ermöglichen, in die Dielektrikumsschichten eingebettet zu werden. In anderen Ausführungsformen sind die Aussparungen weggelassen, da die Bond-Pads 306 auf der Dielektrikumsschicht gebildet werden können. In einigen Ausführungsformen weisen die Bond-Pads 306 eine dünne Keimschicht (nicht gezeigt) auf, die aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder einer Kombination davon hergestellt ist. Das leitfähige Material der Bond-Pads 306 kann über der dünnen Keimschicht abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, einen elektrolosen Plattierungsprozess, CVD, ALD, PVD, dergleichen oder eine Kombination davon gebildet werden. In einer Ausführungsform ist das leitfähige Material der Bond-Pads 306 Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination davon.
  • In einer Ausführungsform sind die Bond-Pads 306 UBMs, die drei Schichten aus leitfähigen Materialien, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel, aufweisen. Zum Beispiel können die Bond-Pads 306 aus Kupfer gebildet werden, auf einer Schicht aus Titan (nicht gezeigt) gebildet werden, und eine Nickellackierung aufweisen, welche die Haltbarkeitsdauer des integrierten Schaltungspackages 300 verbessern kann, was besonders vorteilhaft sein kann, wenn das integrierte Schaltungspackage 300 eine Speichervorrichtung, wie etwa ein DRAM-Modul, ist. Ein Fachmann wird jedoch erkennen, dass viele geeignete Anordnungen von Materialien und Schichten, wie etwa eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titanwolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die zum Bilden der Bond-Pads 306 geeignet sind, vorhanden sind. Beliebige geeignete Materialien oder Schichten aus Material, die für die Bond-Pads 306 verwendet werden können, sollen vollständig innerhalb des Umfangs der vorliegenden Anmeldung aufgenommen sein.
  • In der veranschaulichten Ausführungsform sind die Dies 304 durch Drahtbonds 308 mit dem Substrat 302 verbunden, wenngleich andere Verbindungen, wie etwa leitfähige Höcker, verwendet werden können. In einer Ausführungsform sind die Dies 304 gestapelte Speicherdies. Zum Beispiel können die Dies 304 Speicherdies sein, wie etwa Speichermodule mit geringer Leistung (LP, Low-Power) und doppelter Datenrate (DDR), wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder dergleichen.
  • Die Dies 304 und die Drahtbonds 308 (wenn vorhanden) können durch ein Formmaterial 310 eingekapselt werden. Das Formmaterial 310 kann auf den Dies 304 und den Drahtbonds 308 zum Beispiel unter Verwendung von Formpressen geformt werden. In einigen Ausführungsformen ist das Formmaterial 310 eine Formmasse, ein Polymer, ein Epoxid, ein Siliziumoxidfüllermaterial, dergleichen oder eine Kombination davon. Es kann ein Aushärtungsprozess durchgeführt werden, um das Formmaterial 310 auszuhärten; der Aushärtungsprozess kann ein thermisches Aushärten, ein UV-Aushärten, dergleichen oder eine Kombination davon sein. In einigen Ausführungsformen sind die Dies 304 in dem Formmaterial 310 vergraben, und nach dem Aushärten des Formmaterials 310 wird ein Planarisierungsschritt, wie etwa ein Schleifen, durchgeführt, um überschüssige Abschnitte des Formmaterials 310 zu entfernen und eine im Wesentlichen planare Fläche für das integrierte Schaltungspackage 300 bereitzustellen.
  • Nachdem das integrierte Schaltungspackage 300 gebildet ist, wird das integrierte Schaltungspackage 300 an dem integrierten Schaltungspackage 200 durch die leitfähigen Anschlüsse 262 befestigt. Die leitfähigen Anschlüsse 262 können durch Aufschmelzen der leitfähigen Anschlüsse 262 an die Bond-Pads 306 angeschlossen werden. Die Dies 304 können somit elektrisch mit dem Die-Stapel 100 durch die leitfähigen Anschlüsse 262, die leitfähigen Durchkontaktierungen 220 und die Umverteilungsstrukturen 206, 240 gekoppelt werden.
  • In einigen Ausführungsformen ist ein Lötstopplack (nicht gezeigt) auf der Seite des Substrats 302 gegenüber den Dies 304 gebildet. Die leitfähigen Anschlüsse 262 können in Öffnungen in dem Lötstopplack angeordnet werden, die mit leitfähigen Merkmalen (z. B. den Bond-Pads 306) in dem Substrat 302 zu verbinden sind. Der Lötstopplack kann verwendet werden, um Flächen des Substrats 302 vor externer Beschädigung zu schützen.
  • In einigen Ausführungsformen weisen die leitfähigen Anschlüsse 262 einen Epoxidfluss (nicht gezeigt) auf, der auf diesen gebildet ist, bevor sie mit mindestens einem Teil des Epoxidabschnitts des Epoxidflusses aufgeschmolzen werden, der verbleibt, nachdem das integrierte Schaltungspackage 300 an der Umverteilungsstruktur 206 befestigt ist.
  • In einigen Ausführungsformen ist eine Unterfüllung 312 zwischen der Umverteilungsstruktur 206 und dem Substrat 302 gebildet, die die leitfähigen Anschlüsse 262 umgibt. Die Unterfüllung 312 kann die Beanspruchung verringern und die Lötstellen schützen, die aus dem Aufschmelzen der leitfähigen Anschlüsse 262 resultieren. Die Unterfüllung 312 kann durch einen Kapillarflussprozess gebildet werden, nachdem das integrierte Schaltungspackage 300 befestigt ist, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das integrierte Schaltungspackage 300 befestigt wird. In Ausführungsformen, wo der Epoxidfluss gebildet wird, kann er als die Unterfüllung 312 wirken. Wenn die Unterfüllung 312 gebildet wird, bevor das integrierte Schaltungspackage 300 befestigt wird, können die Unterfüllung 312 und das integrierte Schaltungspackage 200 seitlich angrenzend sein.
  • Das integrierte Schaltungspackage 200 wird dann an einem Packagesubstrat 400 unter Verwendung der leitfähigen Anschlüsse 258 befestigt. Das Packagesubstrat 400 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen von diesen und dergleichen verwendet werden. Zusätzlich kann das Packagesubstrat 400 ein SOI-Substrat sein. Allgemein weist ein SOI-Substrat eine Schicht eines Halbleitermaterials, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon auf. Das Packagesubstrat 400 basiert in einer anderen Ausführungsform auf einem Isolierkern, wie etwa ein glasfaserverstärkter Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz, wie etwa FR4. Alternativ umfasst das Kernmaterial Bismaleimid-Triazin-Harz (BT-Harz) oder alternativ andere gedruckte Leiterplattenmaterialien (PCB-Materialien) oder -filme. Build-up-Filme, wie etwa der Ajinomoto-Build-up-Film (ABF), oder andere Laminate können für das Packagesubstrat 400 verwendet werden.
  • Das Packagesubstrat 400 kann aktive und passive Vorrichtungen (nicht veranschaulicht) aufweisen. Vorrichtungen, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen von diesen und dergleichen können verwendet werden, um die strukturellen und funktionellen Anforderungen bezüglich der Gestaltung für das System zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren gebildet werden.
  • Das Packagesubstrat 400 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht veranschaulicht) und Bond-Pads 402 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind ausgelegt, um die verschiedenen Vorrichtungen zu verbinden, um eine funktionelle Schaltungsanordnung zu bilden. Die Metallisierungsschichten können aus sich abwechselnden Schichten aus dielektrischem (z. B. dielektrischem low-k-Material) und leitfähigem Material (z. B. Kupfer) mit Durchkontaktierungen, die die Schichten aus leitfähigem Material miteinander verbinden, gebildet sein und können durch einen beliebigen geeigneten Prozess (wie etwa Abscheidung, Damascene, Dual-Damascene oder dergleichen) gebildet sein. In einigen Ausführungsformen weist das Packagesubstrat 400 im Wesentlichen keine aktiven und passiven Vorrichtungen auf.
  • Die leitfähigen Anschlüsse 258 werden aufgeschmolzen, um die UBMs 256 an den Bond-Pads 402 zu befestigen. Die leitfähigen Anschlüsse 258 verbinden das Packagesubstrat 400 einschließlich der Metallisierungsschichten in dem Packagesubstrat 400 mit dem integrierten Schaltungspackage 200 einschließlich der Metallisierungsstrukturen der Umverteilungsstruktur 240. In einigen Ausführungsformen können oberflächenmontierte Vorrichtungen (z. B. SMDs (nicht veranschaulicht)) an dem Packagesubstrat 400, z. B. an den Bond-Pads 402, befestigt werden.
  • Die leitfähigen Anschlüsse 258 können einen Epoxidfluss (nicht veranschaulicht) aufweisen, der auf diesen gebildet ist, bevor sie mit mindestens einem Teil des Epoxidabschnitts des Epoxidflusses aufgeschmolzen werden, der verbleibt, nachdem das integrierte Schaltungspackage 200 an dem Packagesubstrat 400 befestigt ist. Dieser verbleibende Epoxidabschnitt kann als Unterfüllung wirken, um die Beanspruchung zu verringern und die Lötstellen zu schützen, die aus dem Aufschmelzen der leitfähigen Steckverbinder 258 resultieren. In einigen Ausführungsformen kann eine Unterfüllung (nicht veranschaulicht) zwischen dem integrierten Schaltungspackage 200 und dem Packagesubstrat 400 gebildet werden, wobei sie die leitfähigen Anschlüsse 258 umgibt. Die Unterfüllung kann durch einen Kapillarflussprozess gebildet werden, nachdem das integrierte Schaltungspackage 200 befestigt ist, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das integrierte Schaltungspackage 200 befestigt wird.
  • 18B ist eine Querschnittsansicht eines integrierten Schaltungspackages, das den Die-Stapel 100 implementiert, gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform ist die Unterfüllung 162 (siehe 5) von dem Die-Stapel 100 weggelassen. Wie zuvor bezüglich der 5 und 6 erwähnt wurde, kann das Verkapselungsmaterial 164 Seitenwände jeder der Die-Anschlüsse 122B, der Die-Anschlüsse 152 und der aufschmelzbaren Anschlüsse 160 umgeben und physisch berühren. Ferner kann sich das Verkapselungsmaterial 164 durch die Dielektrikumsschicht 130 hindurch erstrecken, wenn die Unterfüllung 162 weggelassen ist.
  • Die 19, 20, 21 und 22 sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines Die-Stapels 500 gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform weisen die integrierten Schaltungsdies des Die-Stapels 500 keine TSVs auf, was ermöglicht, dass dickere integrierte Schaltungsdies als in den bezüglich der 1 bis 18B erläuterten Ausführungsformen verwendet werden können. Somit können auch andere Arten von dicken Vorrichtungen, wie etwa IPDs, in dem Die-Stapel 500 aufgenommen werden. Die integrierten Schaltungsdies des Die-Stapels 500 sind direkt Vorderfläche-auf-Vorderfläche mit aufschmelzbaren Anschlüssen gebondet. Es ist das Stapeln von integrierten Schaltungsdies in einer Vorrichtungsregion 102A des Wafers 102 veranschaulicht, jedoch ist darauf hinzuweisen, dass der Wafer 102 eine beliebige Anzahl an Vorrichtungsregionen aufweisen kann und die integrierten Schaltungsdies gestapelt werden können, um einen Die-Stapel in jeder Vorrichtungsregion zu bilden.
  • In 19 ist eine Zwischenstruktur, die ähnlich wie die bezüglich 3 erläuterte ist, gebildet oder erhalten worden mit der Ausnahme, dass die Dielektrikumsschicht 130 weiter mit einer Öffnung 132C strukturiert ist. Wie weiter unten erläutert wird, wird eine passive Vorrichtung in der Öffnung 132C platziert werden. Die Öffnung 132C legt eine dritte Untergruppe der Die-Anschlüsse 122C frei, an welche die passive Vorrichtung gebondet werden wird.
  • Es wird ein zweiter integrierter Schaltungsdie 140 gebildet oder erhalten, der ähnlich wie der bezüglich 4 erläuterte ist. In dieser Ausführungsform weist der zweite integrierte Schaltungsdie 140 keine leitfähigen Durchkontaktierungen 154 auf (siehe 4). Von daher kann der zweite integrierte Schaltungsdie 140 mit einer größeren Dicke ohne wesentlich erhöhte Herstellungskosten gebildet werden. Die Gesamtdicke des Die-Stapels 500 kann somit vergrößert werden, wodurch ermöglicht wird, dass der Die-Stapel 500 andere Arten von dicken Vorrichtungen, wie etwa passive Vorrichtungen, aufnimmt.
  • Es wird eine passive Vorrichtung 170 gebildet oder erhalten. Die passive Vorrichtung 170 kann eine IPD sein, wie etwa eine integrierte passive Vorrichtung (IPD) mit 2 Anschlüssen, eine IPD mit mehreren Anschlüssen, oder eine andere Art von passiver Vorrichtung. Die passive Vorrichtung 170 kann in einem Wafer gebildet sein, welcher verschiedene Vorrichtungsregionen aufweisen kann, die in darauffolgenden Schritten vereinzelt werden, um mehrere integrierte Schaltungsdies zu bilden. Die passive Vorrichtung 170 wird gemäß anwendbaren Herstellungsprozessen zum Bilden von passiven elektrischen Komponenten verarbeitet. Zum Beispiel kann die passive Vorrichtung 170 eine Hauptstruktur 172 und eine oder mehrere passive Vorrichtungen in der Hauptstruktur 172 aufweisen. Die Hauptstruktur 172 kann z. B. ein Halbleitersubstrat, ein Verkapselungsmaterial oder dergleichen sein. Die passiven Vorrichtungen können Kondensatoren, Widerstände, Spulen, dergleichen oder eine Kombination davon umfassen, welche in und/oder auf der Hauptstruktur 172 gebildet sein können. Die passive Vorrichtung 170 kann auch Kontaktpads 176, eine Dielektrikumsschicht 178, eine oder mehrere Passivierungsschicht(en) 180 und Die-Anschlüsse 182 aufweisen, welche jeweils ähnlich wie die Kontaktpads 116, die Dielektrikumsschicht 118, die Passivierungsschicht(en) 120 und die Die-Anschlüsse 122 des ersten integrierten Schaltungsdies 110 sein können. Die Die-Anschlüsse 182 werden auf einer Vorderseite 170F der passiven Vorrichtung 170 freigelegt. Die Hauptstruktur 172, die Dielektrikumsschicht 178 und die Passivierungsschicht(en) 180 sind nach der Vereinzelung der Passivierungsvorrichtung 170 seitlich angrenzend.
  • In 20 ist der zweite integrierte Schaltungsdie 140 in der Öffnung 132B platziert und an den ersten integrierten Schaltungsdie 110 (z. B. den Wafer 102) gebondet, und ist die passive Vorrichtung 170 in der Öffnung 132C platziert und an den ersten integrierten Schaltungsdie 110 (z. B. den Wafer 102) gebondet. Das Bonden kann ähnlich wie das bezüglich 5 erläuterte sein. Insbesondere sind der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 direkt Vorderfläche-auf-Vorderfläche mit einer ersten Untergruppe der aufschmelzbaren Anschlüsse 160 gebondet, so dass die Vorderseite 110F des ersten integrierten Schaltungsdies 110 an die Vorderseite 140F des zweiten integrierten Schaltungsdies 140 gebondet ist. Der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 werden durch Kontaktieren der aufschmelzbaren Anschlüsse 160A mit den Die-Anschlüssen 122B und den Die-Anschlüssen 152 und Aufschmelzen der aufschmelzbaren Anschlüsse 160A gebondet. Gleichermaßen sind auch der erste integrierte Schaltungsdie 110 und die passive Vorrichtung 170 direkt Vorderfläche-auf-Vorderfläche mit einer zweiten Untergruppe der aufschmelzbaren Anschlüsse 160B gebondet, so dass die Vorderseite 110F des ersten integrierten Schaltungsdies 110 an die Vorderseite 170F der passiven Vorrichtung 170 gebondet ist. Der erste integrierte Schaltungsdie 110 und die passive Vorrichtung 170 werden durch Kontaktieren der aufschmelzbaren Anschlüsse 160B mit den Die-Anschlüssen 122C und den Die-Anschlüssen 182 und Aufschmelzen der aufschmelzbaren Anschlüsse 160B gebondet. Das Bonden des ersten integrierten Schaltungsdies 110, des zweiten integrierten Schaltungsdies 140 und der passiven Vorrichtung 170 mit den aufschmelzbaren Anschlüssen 160 ermöglicht, das Bonden mit geringeren Kosten als andere Bondingtechniken, wie etwa hybrides Bonden, durchzuführen. In einigen Ausführungsformen werden der zweite integrierte Schaltungsdie 140 und die passive Vorrichtung 170 gleichzeitig an den ersten integrierten Schaltungsdie 110 gebondet, wie etwa durch Aufschmelzen der aufschmelzbaren Anschlüsse 160A, 160B mit einem selben Aufschmelzprozess.
  • Die Unterfüllungen 162 werden wahlweise zwischen dem ersten integrierten Schaltungsdie 110 und jeweils dem zweiten integrierten Schaltungsdie 140 und der passiven Vorrichtung 170 gebildet, wobei sie die aufschmelzbaren Anschlüsse 160A, 160B umgeben. Insbesondere ist eine erste Unterfüllung 162A zwischen dem ersten integrierten Schaltungsdie 110 und dem zweiten integrierten Schaltungsdie 140 gebildet und ist eine zweite Unterfüllung 162B zwischen dem ersten integrierten Schaltungsdie 110 und der passiven Vorrichtung 170 gebildet. Die Unterfüllungen 162A, 162B können auf eine ähnliche Art wie die bezüglich 5 erläuterten gebildet werden.
  • Ein Verkapselungsmaterial 164 wird dann auf den leitfähigen Durchkontaktierungen 134, dem zweiten integrierten Schaltungsdie 140 und der passiven Vorrichtung 170 und um diese herum gebildet. Das Verkapselungsmaterial 164 kann auf eine ähnliche Art wie das bezüglich 6 erläuterte gebildet werden. Die Komponenten der Struktur werden nach der Verkapselung vergraben oder bedeckt.
  • In 21 wird ein Planarisierungsprozess auf dem Verkapselungsmaterial 164 durchgeführt, um die leitfähigen Durchkontaktierungen 134, die Rückseite 140B des zweiten integrierten Schaltungsdies 140 und die Rückseite 170B der passiven Vorrichtung 170 freizulegen. Der Planarisierungsprozess kann ähnlich wie der bezüglich 7 erläuterte sein.
  • In einigen Ausführungsformen umfasst der Planarisierungsprozess das Dünnen des Halbleitersubstrats 142 und der Hauptstruktur 172. Der Dünnungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein. Nach dem Planarisierungsprozess können das Verkapselungsmaterial 164 und die Dielektrikumsschicht 130 eine kombinierte Dicke aufweisen, zum Beispiel im Bereich von ungefähr 70 µm bis ungefähr 180 µm, wie etwa ungefähr 100 µm.
  • Wahlweise kann das Halbleitersubstrat 112 gedünnt werden, was dabei helfen kann, die Gesamtdicke des Die-Stapels 500 zu verringern. Der Dünnungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein, welcher auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 durchgeführt wird. Nach dem Dünnungsprozess kann das Halbleitersubstrat 112 eine Dicke aufweisen, zum Beispiel im Bereich von ungefähr 100 µm bis ungefähr 150 µm, wie etwa ungefähr 130 µm.
  • In 22 wird ein Vereinzelungsprozess durch Sägen entlang von Ritzlinienregionen, z. B. um die Vorrichtungsregion 102A herum, durchgeführt. Der Vereinzelungsprozess kann ähnlich wie der bezüglich 8 erläuterte sein. Der Vereinzelungsprozess trennt die Vorrichtungsregion 102A (die den ersten integrierten Schaltungsdie 110 aufweist) von benachbarten Vorrichtungsregionen (nicht veranschaulicht) des Wafers 102, um den Die-Stapel 500 zu bilden. Der vereinzelte Die-Stapel 500 kann dann z. B. auf einem Band 166 platziert werden. Ein Klebstoff 168 ist wahlweise auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 gebildet. Der Klebstoff 168 kann auf eine ähnliche Art wie der bezüglich 8 erläuterte gebildet sein.
  • 23A ist eine Querschnittsansicht eines integrierten Schaltungspackages, das den Die-Stapel 500 implementiert, gemäß einigen anderen Ausführungsformen. Der Die-Stapel 500 kann unter Verwendung eines Prozesses, der ähnlich wie der bezüglich der 9-17 erörterte ist, in ein integriertes Schaltungspackage 600 gepackt werden. Das integrierte Schaltungspackage 600 kann ein Fan-out-Package, wie etwa ein integriertes Fan-out-Package (InFO-Package), sein. Ein weiteres integriertes Schaltungspackage 300 kann an dem integrierten Schaltungspackage 600 unter Verwendung der leitfähigen Anschlüsse 262 befestigt werden, um eine Package-auf-Package-Struktur zu bilden. Das integrierte Schaltungspackage 300 kann ähnlich wie das bezüglich 18A erläuterte sein. Das integrierte Schaltungspackage 600 wird dann unter Verwendung der leitfähigen Anschlüsse 258 zum Bilden eines abgeschlossenen Systems an einem Packagesubstrat 400 befestigt. Das Packagesubstrat 400 kann ähnlich wie das bezüglich 18A erläuterte sein.
  • Wie zuvor erwähnt wurde, weist der Die-Stapel 500 passive Vorrichtungen, wie etwa die passive Vorrichtung 170 (siehe 22), auf. Von daher können in dieser Ausführungsform die IPDs 260 (siehe 18A) weggelassen werden. Somit weist das integrierte Schaltungspackage 600 möglicherweise keine passive Vorrichtungen, wie etwa SMDs, auf, die an der Vorderseitenumverteilungsstruktur 240 montiert sind. In einer anderen Ausführungsform kann der Die-Stapel 500 passive Vorrichtungen aufweisen und kann das integrierte Schaltungspackage 600 auch SMDs aufweisen.
  • 23B ist eine Querschnittsansicht eines integrierten Schaltungspackages, das den Die-Stapel 500 implementiert, gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform ist die Unterfüllung 162 (siehe 5) von dem Die-Stapel 500 weggelassen. Wie zuvor bezüglich der 5 und 6 erwähnt wurde, kann das Verkapselungsmaterial 164 jeweils Seitenwände der Die-Anschlüsse 122B, der Die-Anschlüsse 122C, der Die-Anschlüsse 152, der Die-Anschlüsse 182 und der aufschmelzbaren Anschlüsse 160 umgeben und physisch berühren. Ferner kann sich das Verkapselungsmaterial 164 durch die Dielektrikumsschicht 130 hindurch erstrecken, wenn die Unterfüllung 162 weggelassen ist.
  • Die 24, 25, 26, 27, 28 und 29 sind Querschnittsansichten von Zwischenschritten während einem Prozess zum Bilden eines Die-Stapels 700 gemäß einigen anderen Ausführungsformen. In dieser Ausführungsform sind die integrierten Schaltungsdies des Die-Stapels 700 direkt Rückfläche-auf-Vorderfläche ohne die Verwendung von aufschmelzbaren Anschlüssen gebondet. Es ist das Stapeln von integrierten Schaltungsdies in einer Vorrichtungsregion 102A des Wafers 102 veranschaulicht, jedoch ist darauf hinzuweisen, dass der Wafer 102 eine beliebige Anzahl an Vorrichtungsregionen aufweisen kann und die integrierten Schaltungsdies gestapelt werden können, um einen Die-Stapel in jeder Vorrichtungsregion zu bilden.
  • In 24 ist ein Wafer 102 gebildet oder erhalten. Der Wafer 102 ist ähnlich wie der bezüglich 1 erläuterte mit der Ausnahme, dass die Die-Anschlüsse 122 Post-Passivierungs-Interconnects (PPIs) sind. Somit weisen die Die-Anschlüsse 122 erste Abschnitte, die sich durch die Passivierungsschicht(en) 120 hindurch erstrecken, und auch zweite Abschnitte, die sich entlang der Passivierungsschicht(en) 120 erstrecken, auf. Wie weiter unten erläutert wird, ermöglicht das Verwenden von Die-Anschlüssen, die PPIs sind, dass mehr leitfähige Durchkontaktierungen 134 in dem Die-Stapel 700 gebildet werden.
  • In 25 ist eine Dielektrikumsschicht 130 auf dem Wafer 102 gebildet, wie etwa auf den Die-Anschlüssen 122 und der/den Passivierungsschicht(en) 120. Die Dielektrikumsschicht 130 kann auf eine ähnliche Art wie die bezüglich 2 erläuterte gebildet werden. Die leitfähigen Durchkontaktierungen 134 werden dann durch die Dielektrikumsschicht 130 sich von dem Wafer 102 weg erstreckend gebildet. Die leitfähigen Durchkontaktierungen 134 können auf eine ähnliche Art wie die bezüglich 3 erläuterten gebildet werden. Da die Die-Anschlüsse 122 PPIs sind, können sie dabei helfen, die Beanspruchung, die von den leitfähigen Durchkontaktierungen 134 hervorgerufen wird, über die Fläche des Die-Stapels 700 umzuverteilen. Somit können mehr leitfähige Durchkontaktierungen 134 in dem Die-Stapel 700 gebildet werden als in den Ausführungsformen, die bezüglich der 3 und 19 erörtert werden. Wenn mehr leitfähige Durchkontaktierungen 134 gebildet werden, können sie eine geringere Neigung als die leitfähigen Durchkontaktierungen 134 aufweisen, die bezüglich der 3 und 19 erörtert werden. Zum Beispiel können die leitfähigen Durchkontaktierungen 134 mit einer Neigung im Bereich von ungefähr 40 µm bis ungefähr 80 µm gebildet werden.
  • In 26 ist ein zweiter integrierter Schaltungsdie 140 gebildet oder erhalten. Der zweite integrierte Schaltungsdie 140 ist ähnlich wie der bezüglich 4 erläuterte mit der Ausnahme, dass der zweite integrierte Schaltungsdie 140 keine leitfähigen Durchkontaktierungen 154 aufweist (siehe 4), und der zweite integrierte Schaltungsdie 140 weist eine weitere Dielektrikumsschicht 156 auf der Vorderseite 140F auf, die die Die-Anschlüsse 152 bedeckt. Die Rückseite 140B des zweiten integrierten Schaltungsdies 140 ist auf der Dielektrikumsschicht 130 zwischen den leitfähigen Durchkontaktierungen 134 platziert und an die Dielektrikumsschicht 130 mit dem Klebstoff 158 gebondet. Der Klebstoff 158 ist auf der Rückseite 140B des zweiten integrierten Schaltungsdies 140 gebildet. Der Klebstoff 158 kann ein beliebiger geeigneter Klebstoff, ein Epoxid, ein Die-Befestigungsfilm (DAF) oder dergleichen sein. In der gezeigten Ausführungsform ist der Klebstoff 158 auf der Rückseite 140B des zweiten integrierten Schaltungsdies 140 vor dem Vereinzeln zum Trennen des zweiten integrierten Schaltungsdies 140 aufgebracht.
  • Der erste integrierte Schaltungsdie 110 und der zweite integrierte Schaltungsdie 140 sind direkt Rückfläche-auf-Vorderfläche mit dem Klebstoff 158 gebondet. Solch ein Bonden kann mit geringeren Kosten als andere Bondingtechniken, wie etwa hybrides Bonden, durchgeführt werden. Aufgrund der Ausrichtungen der Dies werden die leitfähigen Durchkontaktierungen 134 verwendet werden, um den ersten integrierten Schaltungsdie 110 und den zweiten integrierten Schaltungsdie 140 elektrisch zu koppeln. Der Die-Stapel 700 kann somit mehr leitfähige Durchkontaktierungen 134 als der Die-Stapel 100 (siehe 8) oder der Die-Stapel 500 (siehe 22) benötigen, um die E/A-Anschlüsse des ersten integrierten Schaltungsdies 110 aufzunehmen. Wie zuvor erwähnt wurde, können mehr leitfähige Durchkontaktierungen 134 in dem Die-Stapel 700 gebildet werden und kann ein Rückfläche-zu-Vorderfläche-Bonding erzielt werden, da die Die-Anschlüsse 122 PPIs sind.
  • In 27 ist ein Verkapselungsmaterial 164 auf den leitfähigen Durchkontaktierungen 134 und dem zweiten integrierten Schaltungsdie 140 und um diese herum gebildet. Das Verkapselungsmaterial 164 kann auf eine ähnliche Art wie die bezüglich 6 erläuterte gebildet werden.
  • In 28 wird ein Planarisierungsprozess auf dem Verkapselungsmaterial 164 und der Dielektrikumsschicht 156 durchgeführt, um die leitfähigen Durchkontaktierungen 134 und die Die-Anschlüsse 152 des zweiten integrierten Schaltungsdies 140 freizulegen. Der Planarisierungsprozess kann ähnlich wie der bezüglich 7 erläuterte sein. Nach dem Planarisierungsprozess umgeben die verbleibenden Abschnitte der Dielektrikumsschicht 156 die Die-Anschlüsse 152.
  • Wahlweise kann das Halbleitersubstrat 112 gedünnt werden, was dabei helfen kann, die Gesamtdicke des Die-Stapels 500 zu verringern. Der Dünnungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzprozess oder dergleichen sein, welcher auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 durchgeführt wird. Nach dem Dünnungsprozess kann das Halbleitersubstrat 112 eine Dicke aufweisen, zum Beispiel im Bereich von ungefähr 50 µm bis ungefähr 90 µm, wie etwa ungefähr 70 µm.
  • In 29 wird ein Vereinzelungsprozess durch Sägen entlang von Ritzlinienregionen, z. B. um die Vorrichtungsregion 102A herum, durchgeführt. Der Vereinzelungsprozess kann ähnlich wie der bezüglich 8 erläuterte sein. Der Vereinzelungsprozess trennt die Vorrichtungsregion 102A (die den ersten integrierten Schaltungsdie 110 aufweist) von benachbarten Vorrichtungsregionen (nicht veranschaulicht) des Wafers 102, um den Die-Stapel 700 zu bilden. Der vereinzelte Die-Stapel 700 kann dann z. B. auf einem Band 166 platziert werden. Ein Klebstoff 168 ist wahlweise auf der Rückseite 110B des ersten integrierten Schaltungsdies 110 gebildet. Der Klebstoff 168 kann auf eine ähnliche Art wie der bezüglich 8 erläuterte gebildet werden.
  • 30 ist eine Querschnittsansicht eines integrierten Schaltungspackages, das den Die-Stapel 700 implementiert, gemäß einigen anderen Ausführungsformen. Der Die-Stapel 700 kann unter Verwendung eines Prozesses, der ähnlich wie der bezüglich der 9-17 erörterte ist, in ein integriertes Schaltungspackage 800 gepackt werden. Das integrierte Schaltungspackage 800 kann ein Fan-out-Package, wie etwa ein integriertes Fan-out-Package (InFO-Package), sein. Die Metallisierungsstrukturen der Vorderseitenumverteilungsstruktur 240 sind elektrisch mit dem ersten integrierten Schaltungsdie 110 und dem zweiten integrierten Schaltungsdie 140 gekoppelt. In einigen Ausführungsformen weist der Die-Stapel 700 keine passiven Vorrichtungen auf. In solchen Ausführungsformen können die IPDs 260 mit den UBMs 256 verbunden sein. Die IPDs 260 können ähnlich wie die bezüglich 16 erläuterten sein. Ein weiteres integriertes Schaltungspackage 300 kann an dem integrierten Schaltungspackage 800 unter Verwendung der leitfähigen Anschlüsse 262 befestigt werden, um eine Package-auf-Package-Struktur zu bilden. Das integrierte Schaltungspackage 300 kann ähnlich wie das bezüglich 18A erläuterte sein. Das integrierte Schaltungspackage 800 wird dann unter Verwendung der leitfähigen Anschlüsse 258 zum Bilden eines abgeschlossenen Systems an einem Packagesubstrat 400 befestigt. Das Packagesubstrat 400 kann ähnlich wie das bezüglich 18A erläuterte sein.
  • Ausführungsformen können Vorteile erzielen. Das Bilden der Die-Stapel 100, 500, 700 durch Bonden der integrierten Schaltungsdies 110, 140 mit aufschmelzbaren Anschlüssen oder Klebstoffen kann ermöglichen, das Bonden mit geringeren Kosten als andere Bondingtechniken, wie etwa hybrides Bonden, durchzuführen. Das Bilden der Die-Stapel 100, 500, 700 mit geringeren Kosten kann insbesondere wünschenswert sein, wenn der Die-Stapel eine Vorrichtung mit geringer Leistung ist. Wenngleich das hybride Bonden ermöglichen kann, dass die Die-Stapel 100, 500, 700 eine geringere Die-Anschlussneigung oder eine größere Anzahl an Eingangs-/Ausgangsanschlüssen (E/A-Anschlüssen) aufweisen, können ferner solche Merkmale unnötig sein, wenn der Die-Stapel eine Vorrichtung mit geringer Leistung ist. Einige Ausführungsformen können auch ermöglichen, passive Vorrichtungen kostengünstig in einem integrierten Schaltungspackage aufzunehmen.
  • Es können auch andere Merkmale und Prozesse aufgenommen werden. Zum Beispiel können Teststrukturen aufgenommen werden, um bei dem Überprüfungstesten des 3D-Packens oder 3DIC-Vorrichtungen zu helfen. Die Teststrukturen können zum Beispiel Test-Pads, die in einer Umverteilungsschicht oder auf einem Substrat, das das Testen des 3D-Packens oder 3DIC ermöglicht, gebildet sind, die Verwendung von Sonden und/oder Sondenkarten oder dergleichen umfassen. Das Überprüfungstesten kann auf Zwischenstrukturen sowie auf der Endstruktur durchgeführt werden. Zusätzlich können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenüberprüfung von Known Good Dies zum Erhöhen des Ertrags und Verringern der Kosten enthalten.
  • In einer Ausführungsform weist eine Struktur Folgendes auf: einen ersten integrierten Schaltungsdie, der erste Die-Anschlüsse aufweist; eine erste Dielektrikumsschicht auf den ersten Die-Anschlüssen; erste leitfähige Durchkontaktierungen, die sich durch die erste Dielektrikumsschicht hindurch erstrecken, wobei die ersten leitfähigen Durchkontaktierungen mit einer ersten Untergruppe der ersten Die-Anschlüsse verbunden sind; einen zweiten integrierten Schaltungsdie, der an eine zweite Untergruppe der ersten Die-Anschlüsse mit ersten aufschmelzbaren Anschlüssen gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste Verkapselungsmaterial und den ersten integrierten Schaltungsdie umgibt; und eine erste Umverteilungsstruktur, die erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen an die ersten leitfähigen Durchkontaktierungen und die zweiten leitfähigen Durchkontaktierungen angeschlossen sind.
  • In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: eine Unterfüllung, die jeden der ersten aufschmelzbaren Anschlüsse und die zweite Untergruppe der ersten Die-Anschlüsse umgibt, wobei sich die Unterfüllung durch die erste Dielektrikumsschicht hindurch erstreckt. In einigen Ausführungsformen der Struktur weist das erste Verkapselungsmaterial einen ersten Abschnitt auf, der jeweils die ersten aufschmelzbaren Anschlüsse und die zweite Untergruppe der ersten Die-Anschlüsse umgibt, wobei sich der erste Abschnitt des ersten Verkapselungsmaterials durch die erste Dielektrikumsschicht hindurch erstreckt. In einigen Ausführungsformen der Struktur weist der zweite integrierte Schaltungsdie Folgendes auf: Substrat-Durchkontaktierungen (TSVs), wobei die ersten Umverteilungsleitungen der ersten Umverteilungsstruktur mit den TSVs verbunden sind; und eine Barriereschicht, die die TSVs umgibt, wobei die Barriereschicht eine zweite Dielektrikumsschicht der ersten Umverteilungsstruktur berührt. In einigen Ausführungsformen der Struktur weist der zweite integrierte Schaltungsdie keine TSVs auf und weist die Struktur ferner Folgendes auf: eine passive Vorrichtung, die an eine dritte Untergruppe der ersten Die-Anschlüsse mit zweiten aufschmelzbaren Anschlüssen gebondet ist, wobei das erste Verkapselungsmaterial die passive Vorrichtung umgibt. In einigen Ausführungsformen der Struktur weist das erste Verkapselungsmaterial ein erstes Formmaterial auf, weist das zweite Verkapselungsmaterial ein zweites Formmaterial auf, und unterscheidet sich das erste Formmaterial von dem zweiten Formmaterial. In einigen Ausführungsformen der Struktur weist das erste Formmaterial Füllstoffe mit einer kleineren Größe als das zweite Formmaterial auf. In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: eine zweite Umverteilungsstruktur, die zweite Umverteilungsleitungen aufweist, wobei die zweiten Umverteilungsleitungen mit den zweiten leitfähigen Durchkontaktierungen verbunden sind; eine Speichervorrichtung, die mit den zweiten Umverteilungsleitungen der zweiten Umverteilungsstruktur verbunden ist; und ein Packagesubstrat, das mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist. In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: eine oberflächenmontierte passive Vorrichtung, die mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist.
  • In einer Ausführungsform weist eine Struktur Folgendes auf: einen ersten integrierten Schaltungsdie, der Post-Passivierungs-Interconnects (PPIs) aufweist; eine Dielektrikumsschicht auf den PPIs; erste leitfähige Durchkontaktierungen, die sich durch die Dielektrikumsschicht hindurch erstrecken, wobei die ersten leitfähigen Durchkontaktierungen mit den PPIs verbunden sind; einen zweiten integrierten Schaltungsdie, der ein Halbleitersubstrat und Die-Anschlüsse aufweist, wobei das Halbleitersubstrat an die Dielektrikumsschicht mit einem Klebstoff gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste Verkapselungsmaterial und den ersten integrierten Schaltungsdie umgibt; und eine erste Umverteilungsstruktur, die erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen mit den ersten leitfähigen Durchkontaktierungen, den Die-Anschlüssen und den zweiten leitfähigen Durchkontaktierungen verbunden sind.
  • In einigen Ausführungsformen der Struktur weist das erste Verkapselungsmaterial ein erstes Formmaterial auf, weist das zweite Verkapselungsmaterial ein zweites Formmaterial auf, und unterscheidet sich das erste Formmaterial von dem zweiten Formmaterial. In einigen Ausführungsformen der Struktur weist das erste Formmaterial Füllstoffe mit einer kleineren Größe als das zweite Formmaterial auf. In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: eine zweite Umverteilungsstruktur, die zweite Umverteilungsleitungen aufweist, wobei die zweiten Umverteilungsleitungen mit den zweiten leitfähigen Durchkontaktierungen verbunden sind; eine Speichervorrichtung, die mit den zweiten Umverteilungsleitungen der zweiten Umverteilungsstruktur verbunden ist; und ein Packagesubstrat, das mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist. In einigen Ausführungsformen weist die Struktur ferner Folgendes auf: eine oberflächenmontierte passive Vorrichtung, die mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist.
  • In einer Ausführungsform umfasst ein Verfahren Folgendes: Bilden erster leitfähiger Durchkontaktierungen auf einem ersten integrierten Schaltungsdie; Bonden eines zweiten integrierten Schaltungsdies an den ersten integrierten Schaltungsdie mit ersten aufschmelzbaren Anschlüssen, wobei der zweite integrierte Schaltungsdie benachbart zu den ersten leitfähigen Durchkontaktierungen ist; Verkapseln der ersten leitfähigen Durchkontaktierungen und des zweiten integrierten Schaltungsdies mit einer ersten Formmasse; Vereinzeln der ersten Formmasse und des ersten integrierten Schaltungsdies zum Bilden eines Die-Stapels; Platzieren des Die-Stapels benachbart zu den zweiten leitfähigen Durchkontaktierungen; Verkapseln der zweiten leitfähigen Durchkontaktierungen und des Die-Stapels mit einer zweiten Formmasse; und Bilden einer ersten Umverteilungsstruktur auf der zweiten Formmasse und dem Die-Stapel, wobei die erste Umverteilungsstruktur erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen mit den ersten leitfähigen Durchkontaktierungen und den zweiten leitfähigen Durchkontaktierungen verbunden sind.
  • In einigen Ausführungsformen des Verfahrens weist der erste integrierte Schaltungsdie erste Die-Anschlüsse auf, weist der zweite integrierte Schaltungsdie zweite Die-Anschlüsse auf und umfasst das Bonden des zweiten integrierten Schaltungsdies an den ersten integrierten Schaltungsdie Folgendes: Abscheiden einer Dielektrikumsschicht auf dem ersten integrierten Schaltungsdie; Strukturieren der Dielektrikumsschicht mit einer ersten Öffnung, wobei die erste Öffnung eine erste Untergruppe der ersten Die-Anschlüsse freilegt; Platzieren des zweiten integrierten Schaltungsdies in der ersten Öffnung; und Anschließen der zweiten Die-Anschlüsse an die erste Untergruppe der ersten Die-Anschlüsse mit den ersten aufschmelzbaren Anschlüssen. In einigen Ausführungsformen umfasst das Verfahren ferner: Strukturieren der Dielektrikumsschicht mit einer zweiten Öffnung, wobei die zweite Öffnung eine zweite Untergruppe der ersten Die-Anschlüsse freilegt; Platzieren einer passiven Vorrichtung in der zweiten Öffnung, wobei die passive Vorrichtung dritte Die-Anschlüsse aufweist; und Anschließen der dritten Die-Anschlüsse an die zweite Untergruppe der ersten Die-Anschlüsse mit zweiten aufschmelzbaren Anschlüssen. In einigen Ausführungsformen des Verfahrens weist der zweite integrierte Schaltungsdie ein Halbleitersubstrat und Substrat-Durchkontaktierungen (TSVs), die sich durch das Halbleitersubstrat hindurch erstrecken, auf, und umfasst das Verfahren ferner Folgendes: nach dem Verkapseln der zweiten leitfähigen Durchkontaktierungen und des Die-Stapels mit der zweiten Formmasse, Planarisieren der zweiten Formmasse, wobei die ersten leitfähigen Durchkontaktierungen, die zweiten leitfähigen Durchkontaktierungen und die TSVs nach dem Planarisieren freigelegt sind. In einigen Ausführungsformen des Verfahrens umfasst das Planarisieren Folgendes: Dünnen der zweiten Formmasse mit einem ersten Schleifprozess, um das Halbleitersubstrat freizulegen; Dünnen des Halbleitersubstrats mit einem zweiten Schleifprozess, wobei der zweite Schleifprozess eine geringere Entfernungsrate als der erste Schleifprozess aufweist; und Dünnen des Halbleitersubstrats mit einem dritten Schleifprozess, um die TSVs freizulegen, wobei der dritte Schleifprozess eine geringere Entfernungsrate als der zweite Schleifprozess aufweist. In einigen Ausführungsformen umfasst das Verfahren ferner: nach dem dritten Schleifprozess, Aussparen des Halbleitersubstrats, um Seitenwandabschnitte der TSVs freizulegen; und Abscheiden einer Barriereschicht um die Seitenwandabschnitte der TSVs herum.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62952856 [0001]

Claims (20)

  1. Struktur, die Folgendes aufweist: einen ersten integrierten Schaltungsdie, der erste Die-Anschlüsse aufweist; eine erste Dielektrikumsschicht auf den ersten Die-Anschlüssen; erste leitfähige Durchkontaktierungen, die sich durch die erste Dielektrikumsschicht erstrecken, wobei die ersten leitfähigen Durchkontaktierungen an eine erste Untergruppe der ersten Die-Anschlüsse angeschlossen sind; einen zweiten integrierten Schaltungsdie, der an eine zweite Untergruppe der ersten Die-Anschlüsse mit ersten aufschmelzbaren Anschlüssen gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste Verkapselungsmaterial und den ersten integrierten Schaltungsdie umgibt; und eine erste Umverteilungsstruktur, die erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen an die ersten leitfähigen Durchkontaktierungen und die zweiten leitfähigen Durchkontaktierungen angeschlossen sind.
  2. Struktur nach Anspruch 1, die ferner Folgendes aufweist: eine Unterfüllung, die jeweils die ersten aufschmelzbaren Anschlüsse und die zweite Untergruppe der ersten Die-Anschlüsse umgibt, wobei sich die Unterfüllung durch die erste Dielektrikumsschicht hindurch erstreckt.
  3. Struktur nach Anspruch 1 oder 2, wobei das erste Verkapselungsmaterial einen ersten Abschnitt aufweist, der jeweils die ersten aufschmelzbaren Anschlüsse und die zweite Untergruppe der ersten Die-Anschlüsse umgibt, wobei sich der erste Abschnitt des ersten Verkapselungsmaterials durch die erste Dielektrikumsschicht hindurch erstreckt.
  4. Struktur nach einem der vorherigen Ansprüche, wobei der zweite integrierte Schaltungsdie Folgendes aufweist: Substrat-Durchkontaktierungen (TSVs), wobei die ersten Umverteilungsleitungen der ersten Umverteilungsstruktur mit den TSVs verbunden sind; und eine Barriereschicht, die die TSVs umgibt, wobei die Barriereschicht eine zweite Dielektrikumsschicht der ersten Umverteilungsstruktur berührt.
  5. Struktur nach einem der vorherigen Ansprüche, wobei der zweite integrierte Schaltungsdie keine TSVs aufweist, wobei die Struktur ferner Folgendes aufweist: eine passive Vorrichtung, die an eine dritte Untergruppe der ersten Die-Anschlüsse mit zweiten aufschmelzbaren Anschlüssen gebondet ist, wobei das erste Verkapselungsmaterial die passive Vorrichtung umgibt.
  6. Struktur nach einem der vorherigen Ansprüche, wobei das erste Verkapselungsmaterial ein erstes Formmaterial aufweist, wobei das zweite Verkapselungsmaterial ein zweites Formmaterial aufweist, und wobei sich das erste Formmaterial von dem zweiten Formmaterial unterscheidet.
  7. Struktur nach Anspruch 6, wobei das erste Formmaterial Füllstoffe mit einer kleineren Größe als das zweite Formmaterial aufweist.
  8. Struktur nach einem der vorherigen Ansprüche, die ferner Folgendes aufweist: eine zweite Umverteilungsstruktur, die zweite Umverteilungsleitungen aufweist, wobei die zweiten Umverteilungsleitungen mit den zweiten leitfähigen Durchkontaktierungen verbunden sind; eine Speichervorrichtung, die mit den zweiten Umverteilungsleitungen der zweiten Umverteilungsstruktur verbunden ist; und ein Packagesubstrat, das mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist.
  9. Struktur nach Anspruch 8, die ferner Folgendes aufweist: eine oberflächenmontierte passive Vorrichtung, die mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist.
  10. Struktur, die Folgendes aufweist: einen ersten integrierten Schaltungsdie, der Post-Passivierungs-Interconnects (PPIs) aufweist; eine Dielektrikumsschicht auf den PPIs; erste leitfähige Durchkontaktierungen, die sich durch die Dielektrikumsschicht hindurch erstrecken, wobei die ersten leitfähigen Durchkontaktierungen mit den PPIs verbunden sind; einen zweiten integrierten Schaltungsdie, der ein Halbleitersubstrat und Die-Anschlüsse aufweist, wobei das Halbleitersubstrat an die Dielektrikumsschicht mit einem Klebstoff gebondet ist; ein erstes Verkapselungsmaterial, das den zweiten integrierten Schaltungsdie und die ersten leitfähigen Durchkontaktierungen umgibt, wobei das erste Verkapselungsmaterial und der erste integrierte Schaltungsdie seitlich angrenzend sind; zweite leitfähige Durchkontaktierungen benachbart zu dem ersten integrierten Schaltungsdie; ein zweites Verkapselungsmaterial, das die zweiten leitfähigen Durchkontaktierungen, das erste Verkapselungsmaterial und den ersten integrierten Schaltungsdie umgibt; und eine erste Umverteilungsstruktur, die erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen mit den ersten leitfähigen Durchkontaktierungen, den Die-Anschlüssen und den zweiten leitfähigen Durchkontaktierungen verbunden sind.
  11. Struktur nach Anspruch 10, wobei das erste Verkapselungsmaterial ein erstes Formmaterial aufweist, wobei das zweite Verkapselungsmaterial ein zweites Formmaterial aufweist, und wobei sich das erste Formmaterial von dem zweiten Formmaterial unterscheidet.
  12. Struktur nach Anspruch 11, wobei das erste Formmaterial Füllstoffe mit einer kleineren Größe als das zweite Formmaterial aufweist.
  13. Struktur nach einem der vorherigen Ansprüche 10 bis 12, die ferner Folgendes aufweist: eine zweite Umverteilungsstruktur, die zweite Umverteilungsleitungen aufweist, wobei die zweiten Umverteilungsleitungen mit den zweiten leitfähigen Durchkontaktierungen verbunden sind; eine Speichervorrichtung, die mit den zweiten Umverteilungsleitungen der zweiten Umverteilungsstruktur verbunden ist; und ein Packagesubstrat, das mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist.
  14. Struktur nach Anspruch 13, die ferner Folgendes aufweist: eine oberflächenmontierte passive Vorrichtung, die mit den ersten Umverteilungsleitungen der ersten Umverteilungsstruktur verbunden ist.
  15. Verfahren umfassend: Bilden erster leitfähiger Durchkontaktierungen auf einem ersten integrierten Schaltungsdie; Bonden eines zweiten integrierten Schaltungsdies an den ersten integrierten Schaltungsdie mit ersten aufschmelzbaren Anschlüssen, wobei der zweite integrierte Schaltungsdie benachbart zu den ersten leitfähigen Durchkontaktierungen ist; Verkapseln der ersten leitfähigen Durchkontaktierungen und des zweiten integrierten Schaltungsdies mit einer ersten Formmasse; Vereinzeln der ersten Formmasse und des ersten integrierten Schaltungsdies zum Bilden eines Die-Stapels; Platzieren des Die-Stapels benachbart zu den zweiten leitfähigen Durchkontaktierungen; Verkapseln der zweiten leitfähigen Durchkontaktierungen und des Die-Stapels mit einer zweiten Formmasse; und Bilden einer ersten Umverteilungsstruktur auf der zweiten Formmasse und dem Die-Stapel, wobei die erste Umverteilungsstruktur erste Umverteilungsleitungen aufweist, wobei die ersten Umverteilungsleitungen mit den ersten leitfähigen Durchkontaktierungen und den zweiten leitfähigen Durchkontaktierungen verbunden sind.
  16. Verfahren nach Anspruch 15, wobei der erste integrierte Schaltungsdie erste Die-Anschlüsse aufweist, der zweite integrierte Schaltungsdie zweite Die-Anschlüsse aufweist und das Bonden des zweiten integrierten Schaltungsdies an den ersten integrierten Schaltungsdie Folgendes umfasst: Abscheiden einer Dielektrikumsschicht auf dem ersten integrierten Schaltungsdie; Strukturieren der Dielektrikumsschicht mit einer ersten Öffnung, wobei die erste Öffnung eine erste Untergruppe der ersten Die-Anschlüsse freilegt; Platzieren des zweiten integrierten Schaltungsdies in der ersten Öffnung; und Anschließen der zweiten Die-Anschlüsse an die erste Untergruppe der ersten Die-Anschlüsse mit den ersten aufschmelzbaren Anschlüssen.
  17. Verfahren nach Anspruch 16, das ferner Folgendes umfasst: Strukturieren der Dielektrikumsschicht mit einer zweiten Öffnung, wobei die zweite Öffnung eine zweite Untergruppe der ersten Die-Anschlüsse freilegt; Platzieren einer passiven Vorrichtung in der zweiten Öffnung, wobei die passive Vorrichtung dritte Die-Anschlüsse aufweist; und Anschließen der dritten Die-Anschlüsse an die zweite Untergruppe der ersten Die-Anschlüsse mit zweiten aufschmelzbaren Anschlüssen.
  18. Verfahren nach einem der vorherigen Ansprüche 15 bis 17, wobei der zweite integrierte Schaltungsdie ein Halbleitersubstrat und Substrat-Durchkontaktierungen (TSVs) aufweist, die sich durch das Halbleitersubstrat hindurch erstrecken, und ferner umfassend: nach dem Verkapseln der zweiten leitfähigen Durchkontaktierungen und des Die-Stapels mit der zweiten Formmasse, Planarisieren der zweiten Formmasse, wobei die ersten leitfähigen Durchkontaktierungen, die zweiten leitfähigen Durchkontaktierungen und die TSVs nach dem Planarisieren freigelegt werden.
  19. Verfahren nach Anspruch 18, wobei das Planarisieren Folgendes umfasst: Dünnen der zweiten Formmasse mit einem ersten Schleifprozess, um das Halbleitersubstrat freizulegen; Dünnen des Halbleitersubstrats mit einem zweiten Schleifprozess, wobei der zweite Schleifprozess eine geringere Entfernungsrate als der erste Schleifprozess aufweist; und Dünnen des Halbleitersubstrats mit einem dritten Schleifprozess, um die TSVs freizulegen, wobei der dritte Schleifprozess eine geringere Entfernungsrate als der zweite Schleifprozess aufweist.
  20. Verfahren nach Anspruch 19, das ferner Folgendes umfasst: nach dem dritten Schleifprozess, Aussparen des Halbleitersubstrats, um Seitenwandabschnitte der TSVs freizulegen; und Abscheiden einer Barriereschicht um die Seitenwandabschnitte der TSVs herum.
DE102020112959.9A 2019-12-23 2020-05-13 Integriertes schaltungspackage und verfahren Pending DE102020112959A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962952856P 2019-12-23 2019-12-23
US62/952,856 2019-12-23
US16/868,111 US11227837B2 (en) 2019-12-23 2020-05-06 Integrated circuit package and method
US16/868,111 2020-05-06

Publications (1)

Publication Number Publication Date
DE102020112959A1 true DE102020112959A1 (de) 2021-06-24

Family

ID=76206306

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020112959.9A Pending DE102020112959A1 (de) 2019-12-23 2020-05-13 Integriertes schaltungspackage und verfahren

Country Status (4)

Country Link
US (2) US11227837B2 (de)
KR (1) KR102367630B1 (de)
DE (1) DE102020112959A1 (de)
TW (1) TWI746306B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230063261A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US11264362B2 (en) * 2020-05-28 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11373972B2 (en) 2020-06-16 2022-06-28 Intel Corporation Microelectronic structures including bridges
US11791274B2 (en) 2020-06-16 2023-10-17 Intel Corporation Multichip semiconductor package including a bridge die disposed in a cavity having non-planar interconnects
US11887962B2 (en) 2020-06-16 2024-01-30 Intel Corporation Microelectronic structures including bridges
US11521931B2 (en) * 2020-06-16 2022-12-06 Intel Corporation Microelectronic structures including bridges
US11923307B2 (en) 2020-06-16 2024-03-05 Intel Corporation Microelectronic structures including bridges
US11804441B2 (en) 2020-06-16 2023-10-31 Intel Corporation Microelectronic structures including bridges
US11637055B2 (en) * 2020-08-03 2023-04-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
DE102020122323A1 (de) * 2020-08-26 2022-03-03 Infineon Technologies Ag Chip mit chip-pad und zugehörigem lotflussmittel-ausgasungsgraben
US11894357B2 (en) * 2020-09-10 2024-02-06 Sj Semiconductor (Jiangyin) Corporation System-level packaging structure and method for LED chip
US20220223512A1 (en) * 2021-01-08 2022-07-14 Mediatek Inc. Semiconductor package structure
TWI756094B (zh) 2021-03-31 2022-02-21 力成科技股份有限公司 封裝結構及其製造方法
KR20220155036A (ko) * 2021-05-14 2022-11-22 삼성전자주식회사 반도체 패키지
TWI847245B (zh) * 2022-08-31 2024-07-01 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8097489B2 (en) * 2009-03-23 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of mounting pre-fabricated shielding frame over semiconductor die
WO2011125277A1 (ja) 2010-04-07 2011-10-13 株式会社島津製作所 放射線検出器およびそれを製造する方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8816404B2 (en) * 2011-09-16 2014-08-26 Stats Chippac, Ltd. Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9030010B2 (en) 2012-09-20 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9496196B2 (en) 2014-08-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of manufacture thereof
US9570322B2 (en) * 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US9984998B2 (en) * 2016-01-06 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Devices employing thermal and mechanical enhanced layers and methods of forming same
US10269702B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info coil structure and methods of manufacturing same
US10541226B2 (en) * 2016-07-29 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10224254B2 (en) * 2017-04-26 2019-03-05 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
US10510718B2 (en) * 2017-08-28 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10431549B2 (en) 2018-01-10 2019-10-01 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230063261A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US12009296B2 (en) * 2021-08-30 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
KR102367630B1 (ko) 2022-02-28
US20220139839A1 (en) 2022-05-05
US11942433B2 (en) 2024-03-26
KR20210082051A (ko) 2021-07-02
TW202125746A (zh) 2021-07-01
US20210193582A1 (en) 2021-06-24
US11227837B2 (en) 2022-01-18
TWI746306B (zh) 2021-11-11

Similar Documents

Publication Publication Date Title
DE102020112959A1 (de) Integriertes schaltungspackage und verfahren
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE102019118492B4 (de) Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102021111153A1 (de) Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements
DE102018130035B4 (de) Package und verfahren
DE102020114141B4 (de) Integriertes schaltungspackage und verfahren
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102019118624A1 (de) Platzierung vom dummy-dies ohne rückseitenaussplitterung
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102018124848B4 (de) Package-Struktur und Verfahren
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102021102227B4 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102021103541A1 (de) Ic-package und verfahren
DE102021111317A1 (de) Integriertes fan-out-package und verfahren
DE102019125790B4 (de) Integriertes schaltkreis-package und verfahren
DE102021117899B3 (de) Verfahren zur herstellung eines integrierten schaltungs-packages
KR102506102B1 (ko) 반도체 패키지 구조체 및 그 제조 방법
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102021120389A1 (de) Halbleiterpackage und verfahren, um dieses herzustellen
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102023103380A1 (de) Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren
DE102018108409B4 (de) Integrierte schaltkreis-packages und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed