DE102019118624A1 - Platzierung vom dummy-dies ohne rückseitenaussplitterung - Google Patents

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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/181—Encapsulation
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

Ein Verfahren enthält Folgendes: Bonden einer zweiten Package-Komponente an eine erste Package-Komponente, Bonden einer dritten Package-Komponente an die erste Package-Komponente, Anbringen eines Dummy-Dies an der ersten Package-Komponente, Verkapseln der zweiten Package-Komponente, der dritten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial, und Ausführen eines Planarisierungsprozesses, um eine Oberseite der zweiten Package-Komponente mit einer Oberseite des Verkapselungsmaterials bündig zu machen. Nach dem Planarisierungsprozess überlappt ein oberer Abschnitt des Verkapselungsmaterials den Dummy-Die. Der Dummy-Die wird durchgesägt, um den Dummy-Die in einen ersten Dummy-Die-Abschnitt und einen zweiten Dummy-Die-Abschnitt zu trennen. Der obere Abschnitt des Verkapselungsmaterials wird ebenfalls durchgesägt.

Description

  • HINTERGRUND
  • Seit der Entwicklung von integrierten Schaltungen (IC) ist die Halbleiterindustrie aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (d.h. Transistoren, Dioden, Widerstände, Kondensatoren usw.) unablässig stark gewachsen. Diese Verbesserungen der Integrationsdichte resultieren größtenteils aus wiederholten Reduzierungen der kleinstmöglichen Strukturelementgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Diese Integrationsverbesserungen sind im Wesentlichen zweidimensionaler Art, insofern als die von den integrierten Komponenten belegte Fläche im Wesentlichen auf der Oberfläche des Halbleiterwafers befindet. Die erhöhte Dichte und die damit einhergehende Verringerung der Fläche der integrierten Schaltung hat allgemein die Fähigkeit übertroffen, einen integrierte-Schaltung-Chip direkt auf ein Substrat zu bonden. Es sind Interposer verwendet worden, um Perlenkontaktflächen von der des Chips zu einer größeren Fläche des Interposers umzuverteilen. Darüber hinaus haben Interposer ein dreidimensionales Package ermöglicht, das mehrere Chips enthält. Es wurden auch andere Packages entwickelt, die 3D-Aspekte enthalten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1-5, 6A, 6B, 6C, 6D, 6E, 6F und 7-14 sind Querschnittsansichten und Grundrissansichten in einem beispielhaften Prozess zum Bilden einer Package-Struktur gemäß einigen Ausführungsformen.
    • 15 bis 19 sind Querschnittsansichten und Grundrissansichten in einem beispielhaften Prozess zur Bildung einer Package-Struktur gemäß einigen Ausführungsformen.
    • 20A bis 20F veranschaulichen Grundrissansichten von Package-Strukturen gemäß einigen Ausführungsformen.
    • 21A bis 21F veranschaulichen Grundrissansichten von Package-Strukturen gemäß einigen Ausführungsformen.
    • 22A bis 22D veranschaulichen Grundrissansichten von Package-Strukturen gemäß einigen Ausführungsformen.
    • 23 veranschaulicht einen Prozessfluss zum Bilden einer Package-Struktur gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den FIG. veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den FIG. gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Eine Package-Struktur mit Dummy-Dies und das Verfahren zu ihrer Herstellung werden gemäß verschiedenen Ausführungsformen bereitgestellt. Die Zwischenstufen bei der Bildung der Package-Struktur werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird eine Package-Struktur, die Dummy-Dies enthält, neben den aktiven Dies platziert, um das Verziehen der Package-Struktur zu reduzieren. Diese Reduzierung des Verziehens der Package-Struktur ermöglicht eine zuverlässigere Package-Struktur, indem die Wahrscheinlichkeit kalter Lötstellen zwischen den aktiven Dies und dem Interposer reduziert wird. Gemäß einigen Ausführungsformen werden die Dummy-Dies entlang des Umfangsrandes der Package-Struktur angeordnet, wie zum Beispiel in den, oder in der Nähe der, Ritzlinienregionen. Dementsprechend werden die Dummy-Dies beim Vereinzeln der Package-Struktur durchgesägt. Man lässt eine Schicht aus Vergussmasse die Dummy-Dies überlappen, um das Ausplatzen der Dummy-Dies bei der Vereinzelung zu verhindern.
  • Es werden Ausführungsformen mit Bezug auf einen konkreten Kontext beschrieben, und zwar ein Package mit einem Die-Interposer-Substrat-Stapel unter Verwendung einer Chip-on-Wafer-on-Substrate (CoWoS)-Verarbeitung. Es können jedoch auch andere Ausführungsformen auf andere Packages angewendet werden, wie zum Beispiel ein Package mit einem Die-Die-Substrat-Stapel, und andere Verarbeitungen. Die im vorliegenden Text besprochenen Ausführungsformen sollen Beispiele geben, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen. Dem Durchschnittsfachmann fallen sofort Modifizierungen ein, die vorgenommen werden können, ohne die vorgesehenen Geltungsbereiche verschiedener Ausführungsformen zu verlassen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge ausgeführt werden.
  • 1-5, 6A, 6B, 6C, 6D, 6E, 6F und 7-14 veranschaulichen die Querschnittsansichten und Grundrissansichten (zum Beispiel Draufsichten) von Zwischenstufen bei der Bildung einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch in dem in 23 gezeigten Prozessfluss schematisch widergespiegelt.
  • 1 veranschaulicht die Bildung eines Wafers 10, der Package-Komponenten 28 (2) gemäß einigen Ausführungsformen enthält. Die Package-Komponenten 28 können Vorrichtungs-Dies, Packages oder dergleichen sein. Eine Package-Komponente 28 kann eine beliebige Anzahl von Dies, Substraten, Transistoren, aktiven Vorrichtungen, passiven Vorrichtungen oder dergleichen umfassen. In einer Ausführungsform kann die Package-Komponente 28 ein Substrat 20 enthalten, das ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator (Semiconductor-On-Insulator, SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein kann. Das Halbleitersubstrat ist aus einem Halbleitermaterial gebildet, das Folgendes umfassen kann: Silizium, Germanium, ein Verbundhalbleiter, der Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; ein Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Substrat 20 kann dotiert oder undotiert sein. Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen können in und/oder auf einer aktiven Fläche 22 des Halbleitersubstrats 20 ausgebildet sein.
  • Eine Package-Komponente 28 kann eine Interconnect-Struktur 24 enthalten, die eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsstrukturen, die auf der aktiven Fläche 22 ausgebildet sind, enthält. Die eine oder die mehreren Metallisierungsstrukturen in der einen oder den mehreren dielektrischen Schichten können elektrische Signale zwischen den Vorrichtungen routen, wie zum Beispiel unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und können auch verschiedene elektrische Vorrichtungen enthalten, wie Kondensatoren, Widerstände, Induktivitäten oder dergleichen. Die verschiedenen Vorrichtungen und Metallisierungsstrukturen können miteinander verbunden werden, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Stromverteilung, Eingabe-/Ausgabe-Schaltungen oder dergleichen enthalten. Zusätzlich sind elektrische Verbinder 26, wie zum Beispiel leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer umfassen) in und/oder auf der Interconnect-Struktur 24 ausgebildet, um eine externe elektrische Verbindung zu den Schaltungen und Vorrichtungen herzustellen. Gemäß einigen Ausführungsformen ragen die elektrischen Verbinder 26 von der Interconnect-Struktur 24 hervor und bilden Säulenstrukturen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung können mehrere Zwischenmetalldielektrikum (Inter-Metal Dielectric, IMD)-Schichten in der Interconnect-Struktur 24 gebildet werden. Eine IMD-Schicht kann zum Beispiel aus einem dielektrischen Material mit niedrigem k-Wert, wie zum Beispiel Phosphosilikatglas (PSG), Borphosphosilikatglas (BPSG), Fluorsilikatglas (FSG), SiOxCy, Spin-On-Glas, Spin-On-Polymeren, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundmaterialien davon, Kombinationen davon oder dergleichen, durch jedes dem Fachmann bekannte geeignete Verfahren, wie zum Beispiel Aufschleudern, chemische Aufdampfung (CVD), plasmaverstärkte CVD (PECVD), chemische Aufdampfung von hochdichtem Plasma (HDP-CVD) oder dergleichen, gebildet werden. In der IMD-Schicht kann eine Metallisierungsstruktur zum Beispiel unter Verwendung von Fotolithografietechniken gebildet werden, um ein Photoresistmaterial auf der IMD-Schicht abzuscheiden und zu strukturieren, um Abschnitte der IMD-Schicht freizulegen, die die Metallisierungsstruktur werden sollen. Ein Ätzprozess, wie zum Beispiel ein anisotroper Trockenätzprozess, kann verwendet werden, um Aussparungen und/oder Öffnungen in der IMD-Schicht entsprechend den freigelegten Abschnitten der IMD-Schicht zu erzeugen. Die Aussparungen und/oder Öffnungen können mit einer Diffusionssperrschicht ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehrere Schichten aus Tantalnitrid, Tantal, Titannitrid, Titan, Kobalt, Wolfram, dergleichen oder eine Kombination derselben umfassen, die durch Atomschichtabscheidung (Atomic Layer Deposition, ALD) oder dergleichen abgeschieden werden. Das leitfähige Material der Metallisierungsstrukturen kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen umfassen, die durch CVD, physikalische Aufdampfung (PVD) oder dergleichen abgeschieden werden. Überschüssige Diffusionssperrschichten und/oder überschüssiges leitfähiges Material auf der IMD-Schicht können zum Beispiel unter Verwendung eines chemisch-mechanischen Polier (CMP)-Prozesses entfernt werden.
  • In 2 wird der Wafer 10 zu einzelnen Package-Komponenten 28 vereinzelt. In der Regel enthalten die Package-Komponenten 28 die gleichen Schaltungen, wie zum Beispiel Vorrichtungen und Metallisierungsstrukturen, obgleich die Dies unterschiedliche Schaltungen aufweisen können. Die Vereinzelung kann durch Blattsägen, Laserschneiden oder dergleichen erfolgen.
  • Jede der Package-Komponenten 28 kann einen oder mehrere Logik-Dies (zum Beispiel zentrale Verarbeitungseinheit, eine Grafikverarbeitungseinheit, ein feldprogrammierbares Gate-Array (FPGA), System-on-Chip (SOC)-Dies, Mikrocontroller oder dergleichen), Speicher-Dies (zum Beispiel einen Dynamic Random Access Memory (DRAM)-Die, einen Static Random Access Memory (SRAM)-Die oder dergleichen), Energieverwaltungs-Dies (zum Beispiel Power Management Integrated Circuit (PMIC)-Dies), Hochfrequenz (HF)-Dies, Sensor-Dies, Micro-Electro-Mechanical-System (MEMS)-Dies, Signalverarbeitungs-Dies (zum Beispiel Digital Signal Processing (DSP)-Dies), Front-End-Dies (zum Beispiel Analog-Front-End (AFE)-Dies), dergleichen, oder eine Kombination davon enthalten.
  • 3-5 und 7-14 veranschaulichen die Querschnittsansichten von Zwischenstufen beim Verkapseln von Package-Komponenten und Dummy-Dies, die an andere Package-Komponenten gebondet werden. Die jeweiligen Prozesse sind in 23 als Prozessfluss 400 gezeigt. In den 3-5 und 7-14 werden Interposer als ein Beispiel der Package-Komponenten 36, auf die andere Package-Komponenten gebondet werden, verwendet. Es versteht sich, dass auch andere Arten von Package-Komponenten, wie zum Beispiel Package-Substrate (mit oder ohne Kern), Packages oder dergleichen als Package-Komponenten 36 verwendet werden können.
  • 3 veranschaulicht die Package-Komponente 32 gemäß einigen Ausführungsformen, die eine oder mehrere Komponenten 36 umfasst, während der Verarbeitung. Die Package-Komponente 32 kann ein Interposer-Wafer sein, der frei von aktiven Vorrichtungen (wie Transistoren und Dioden) und passiven Vorrichtungen (wie Widerständen, Kondensatoren, Induktivitäten oder dergleichen) ist. Die Package-Komponente 32 kann auch ein Vorrichtungswafer sein, der aktive und/oder passive Vorrichtungen enthält. Das Substrat 34 kann ein Halbleitersubstrat oder ein dielektrisches Substrat sein. Wenn das Substrat 34 ein Halbleitersubstrat ist, so kann es ein Volumenhalbleitersubstrat, ein Silizium-auf-Isolator (SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats 34 kann sein: Silizium, Germanium, ein Verbundhalbleiter, der Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; ein Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Substrat 34 kann dotiert oder undotiert sein. Die Package-Komponente 32 kann auch ein Package-Substrat sein, das einen Kern enthalten kann oder ein kernloses Substrat sein kann.
  • Durchkontaktierungen (Through-Vias, TVs) 38 werden so gebildet, dass sie sich von einer ersten Fläche 37 des Substrats 34 in das Substrat 34 hinein erstrecken. Die TVs 38 werden mitunter auch als Through-Substrat-Vias oder Through-Silicon-Vias, wenn das Substrat 34 ein Silizium-Substrat ist, bezeichnet. Die TVs 38 können gebildet werden, indem Aussparungen in dem Substrat 34 beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen gebildet werden. In den Aussparungen kann ein dünnes dielektrisches Material zum Beispiel durch einen Oxidationsprozess oder einen konformen Abscheidungsprozess ausgebildet werden. Eine dünne Sperrschicht kann konform über der Vorderseite des Substrats 34 und in den Öffnungen zum Beispiel durch CVD, ALD, PVD, thermische Oxidation, eine Kombination davon und/oder dergleichen abgeschieden werden. Ein leitfähiges Material kann über der dünnen Sperrschicht und in den Öffnungen abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, eine Kombination davon und/oder dergleichen gebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüssige Abschnitte von leitfähigem Material und Sperrschichten werden von der Vorderseite des Substrats 34 her zum Beispiel durch CMP entfernt. Somit können die TVs 38 ein leitfähiges Material und eine dünne Sperrschicht zwischen dem leitfähigen Material und dem Substrat 34 umfassen.
  • Die Umverteilungsstruktur 40 wird über der ersten Fläche 37 des Substrats 34 ausgebildet und dient zur elektrischen Verbindung der integrierte-Schaltung-Vorrichtungen, falls vorhanden, und/oder der TVs 38 miteinander und/oder mit externen Vorrichtungen. Die Umverteilungsstruktur 40 kann eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsstrukturen in der einen oder den mehreren dielektrischen Schichten enthalten. Die Metallisierungsstrukturen können Durchkontaktierungen und/oder Leiterbahnen umfassen, um alle Vorrichtungen und/oder TVs 38 miteinander und/oder mit einer externen Vorrichtung zu verbinden. Die Metallisierungsstrukturen werden mitunter als Umverteilungsleitungen (Redistribution Lines, RDLs) bezeichnet. Die dielektrischen Schichten können Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel PSG, BPSG, FSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundmaterialien davon, Kombinationen davon oder dergleichen umfassen. Die dielektrischen Schichten können durch jedes dem Fachmann bekannte geeignete Verfahren abgeschieden werden, wie zum Beispiel Schleuderbeschichtung, CVD, PECVD, HDP-CVD oder dergleichen. In der dielektrischen Schicht kann eine Metallisierungsstruktur zum Beispiel unter Verwendung von Fotolithografietechniken gebildet werden, um ein Photoresistmaterial auf der dielektrischen Schicht abzuscheiden und zu strukturieren, um Abschnitte der dielektrischen Schicht freizulegen, die die Metallisierungsstruktur werden sollen. Ein Ätzprozess, wie zum Beispiel ein anisotroper Trockenätzprozess, kann verwendet werden, um Aussparungen und/oder Öffnungen in der dielektrischen Schicht entsprechend den freigelegten Abschnitten der dielektrischen Schicht zu erzeugen. Die Aussparungen und/oder Öffnungen können mit einer Diffusionssperrschicht ausgekleidet und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann eine oder mehrere Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen umfassen, die durch ALD oder dergleichen abgeschieden werden, und das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen umfassen, das durch CVD, PVC oder dergleichen abgeschieden wird. Überschüssige Diffusionssperrschichten und/oder überschüssiges leitfähiges Material auf der dielektrischen Schicht können zum Beispiel durch ein CMP-Verfahren entfernt werden.
  • Die elektrischen Verbinder 41/42 werden an der Oberseite der Umverteilungsstruktur 40 auf leitfähigen Pads ausgebildet. Gemäß einigen Ausführungsformen enthalten die leitfähigen Pads Lötmetallisierungen (Under-Bump-Metallurgies, UBMs). In der veranschaulichten Ausführungsform werden die Pads in Öffnungen der dielektrischen Schichten der Umverteilungsstruktur 40 ausgebildet. In einer anderen Ausführungsform können sich die Pads (UBMs) durch eine Öffnung einer dielektrischen Schicht der Umverteilungsstruktur 40 erstrecken und können sich ebenso über die Oberseite der Umverteilungsstruktur 40 erstrecken.
  • Gemäß einigen Ausführungsformen enthalten die elektrischen Verbinder 41/42 eine Metallsäule 41 mit einer Metallkappschicht 42, die eine Lötkappe sein kann, über der Metallsäule 41. Die elektrischen Verbinder 41/42, die die Säulen 41 und die Kappschichten 42 enthalten, werden mitunter als Mikrohöcker 41/42 bezeichnet. Gemäß einigen Ausführungsformen enthalten die Metallsäulen 41 ein leitfähiges Material wie zum Beispiel Kupfer, Aluminium, Gold, Nickel, Palladium, dergleichen oder eine Kombination davon, und können durch Sputtern, Drucken, Elektroplattieren, chemisches Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen 41 können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Gemäß einigen Ausführungsformen wird am oberen Ende der Metallsäule 41 eine Metallkappschicht 42 gebildet. Die Metallkappschicht 42 kann Nickel, Zinn, Zinn-Blei, Gold, Kupfer, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden.
  • In 4 werden die Package-Komponenten 28 und 44 zum Beispiel durch Flip-Chip-Bonden mittels der elektrischen Verbinder 41/42 und der Metallsäulen 43 auf den Package-Komponenten 28/44 an eine erste Seite der Komponenten 36 gebondet, um leitfähige Verbindungen 39 zu bilden. Der jeweilige Prozess ist als Prozess 402 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. Die Metallsäulen 43 können den Metallsäulen 41 ähneln, und die Beschreibung wird hier nicht wiederholt. Die Package-Komponenten 28 und die Package-Komponente 44 können auf den elektrischen Verbindern 41/42 zum Beispiel unter Verwendung eines Aufnahme- und Ablege-Werkzeug platziert werden.
  • Die Package-Komponente 44 kann durch eine ähnliche Verarbeitung gebildet werden, wie sie oben mit Bezug auf die Package-Komponenten 28 beschrieben wurde. Gemäß einigen Ausführungsformen enthält die Package-Komponente 44 einen oder mehrere Speicher-Dies, wie zum Beispiel einen Stapel von Speicher-Dies (zum Beispiel DRAM-Dies, SRAM-Dies, High-Bandwidth Memory (HBM)-Dies, Hybrid Memory Cubes (HMC)-Dies, Low-Power (LP) Double Data Rate (DDR)-Speichermodule oder dergleichen). In dem Stapel von Speicher-Dies-Ausführungsformen kann eine Package-Komponente 44 sowohl Speicher-Dies als auch einen Speicher-Controller enthalten, wie zum Beispiel einen Stapel von vier oder acht Speicher-Dies mit einem Speicher-Controller. Gemäß einigen Ausführungsformen kann die Package-Komponente 44 auch unterschiedliche Größen haben (zum Beispiel unterschiedliche Höhen und/oder Flächeninhalte), und in anderen Ausführungsformen kann die Package-Komponente 44 die gleiche Größe aufweisen (zum Beispiel gleiche Höhen und/oder Flächeninhalte).
  • Gemäß einigen Ausführungsformen kann die Package-Komponente 44 ähnliche Höhen wie die der Package-Komponenten 28 haben (wie in 4 veranschaulicht), oder gemäß einigen Ausführungsformen können die Package-Komponenten 28 und 44 unterschiedliche Höhen aufweisen.
  • Eine Package-Komponente 44 enthält einen Hauptkörper 46, eine Interconnect-Struktur 48 und elektrische Verbinder 50. Der Hauptkörper 46 der Package-Komponente 44 kann eine beliebige Anzahl von Dies, Substraten, Transistoren, aktiven Vorrichtungen, passiven Vorrichtungen oder dergleichen umfassen. In einer Ausführungsform kann der Hauptkörper 46 ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator (SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen enthalten. Das Halbleitermaterial des Hauptkörpers 46 kann aus den ähnlichen in Frage kommenden Materialien und der Struktur des Substrats 20 ausgewählt werden. Vorrichtungen, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, können in und/oder auf einer aktiven Fläche ausgebildet sein.
  • Eine Interconnect-Struktur 48, die eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsstrukturen umfasst, wird auf der aktiven Fläche der Package-Komponente 44 gebildet. Die eine oder die mehreren Metallisierungsstrukturen in der einen oder den mehreren dielektrischen Schichten können elektrische Signale zwischen den Vorrichtungen routen, wie zum Beispiel unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und können auch verschiedene elektrische Vorrichtungen enthalten, wie Kondensatoren, Widerstände, Induktivitäten oder dergleichen. Die verschiedenen Vorrichtungen und Metallisierungsstrukturen können miteinander verbunden werden, um elektrische Funktionen zu erfüllen. Zusätzlich sind elektrische Verbinder 50, wie zum Beispiel leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer umfassen) in und/oder auf der Interconnect-Struktur 48 ausgebildet, um eine externe elektrische Verbindung zu den Schaltungen und Vorrichtungen herzustellen. Gemäß einigen Ausführungsformen stehen die elektrischen Verbinder 50 von der Interconnect-Struktur 48 hervor und bilden eine Säulenstruktur, die beim Bonden der Package-Komponente 44 an andere Strukturen zu verwenden ist. Dem Durchschnittsfachmann ist klar, dass die oben genannten Beispiele veranschaulichenden Zwecken dienen. Es können noch weitere Schaltungen verwendet werden, die für den jeweiligen Anwendungszweck geeignet sind.
  • Die leitfähigen Verbindungen 39 koppeln die Schaltungen in den Package-Komponenten 28 und 44 elektrisch über die Interconnect-Strukturen 48 und 24 bzw. die elektrischen Verbinder 50 und 26 mit den TVs 38 in den Komponenten 36.
  • Die Bondung zwischen den Package-Komponenten 28 und 44 und den Komponenten 36 kann eine Lötbondung oder eine direkte Metall-Metall-Bondung (zum Beispiel eine Kupfer-Kupfer-Bondung) sein. In einer Ausführungsform werden die Package-Komponenten 28 und die Package-Komponenten 44 durch einen Wiederaufschmelzprozess an die Komponenten 36 gebondet. Während dieses Wiederaufschmelzprozesses stehen die elektrischen Verbinder 41/42/43 mit den elektrischen Verbindern 26 bzw. 50 und den Pads der Umverteilungsstruktur 40 in Kontakt, um die Package-Komponenten 28 und die Package-Komponenten 44 physisch und elektrisch mit den Package-Komponenten 36 zu koppeln.
  • In 4 und den anschließenden FIG. sind eine erste Package-Region 45A und eine zweite Package-Region 45B für die Bildung eines ersten Packages bzw. eines zweiten Packages veranschaulicht. Ritzlinienregionen 47 befinden sich zwischen benachbarten Package-Regionen. Wie in 4 veranschaulicht, werden ein erster Die 28 und mehrere zweite Dies 44 in der ersten Package-Region 45A und in der zweiten Package-Region 45B angebracht.
  • In 5 wird ein Unterfüllmaterial 52 in die Lücken zwischen den Package-Komponenten 28/44 und den entsprechenden darunterliegenden Abschnitten der Umverteilungsstruktur 40 eingefüllt. Der jeweilige Prozess ist als Prozess 404 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. Das Unterfüllmaterial 52 kann sich aufwärts entlang der Seitenwände der Package-Komponenten 28 und der Package-Komponente 44 erstrecken. Das Unterfüllmaterial 52 kann jedes akzeptable Material sein, wie zum Beispiel ein Polymer, ein Epoxid, eine Vergussunterfüllung oder dergleichen. Das Unterfüllmaterial 52 kann durch einen Kapillarfließprozess gebildet werden, nachdem die Package-Komponenten 28 und 44 angebracht wurden.
  • 6A, 6B, 6C, 6D, 6E und 6F veranschaulichen Grundrissansichten von Package-Strukturen, die Dummy-Dies 54 enthalten, die an den Komponenten 36 angehaftet werden. 7 ist eine Querschnittsansicht, die die Dummy-Dies 54 in der Package-Struktur veranschaulicht. 7 zeigt einen Verlauf entlang der Linie A-A der Grundrissansicht von 6C. Die Dummy-Dies 54 können zum Beispiel unter Verwendung eines Aufnahme- und Ablege-Werkzeug auf den Komponenten 36 platziert werden. In den 6A, 6B, 6C, 6D, 6E und 6F sind „HBM“ und „SOC“ als beispielhafte Package-Komponenten 44 bzw. 28 gekennzeichnet. Es versteht sich, dass die Package-Komponenten 44 und 28, wann immer möglich, auch beliebige andere Arten von Vorrichtungen sein können.
  • In 6A sind die Dummy-Dies 54 in den Ritzlinienregionen 47 angebracht und haben Längsrichtungen, die sich entlang der Ritzlinienregionen 47 erstrecken, die entlang einer ersten Richtung (zum Beispiel der vertikalen Richtung von 6A) verlaufen. In 6B sind die Dummy-Dies 54 zwischen benachbarten Package-Komponenten 44 derselben Region 45A und/oder 45B angebracht. In 6C sind die Dummy-Dies 54 in den Ritzlinienregionen 47 angebracht und erstrecken sich entlang der Ritzlinienregionen 47, die entlang einer ersten Richtung und einer zweiten Richtung verlaufen (zum Beispiel sowohl der vertikalen als auch der horizontalen Richtung von 6C), und befinden sich auch zwischen benachbarten Package-Komponenten 44 derselben Region 45A und/oder 45B.
  • In 6D sind die Dummy-Dies 54 zwischen benachbarten Package-Komponenten 44 derselben Region 45A und/oder 45B angebracht und befinden sich nicht in den Ritzlinienregionen 47, sondern in der Nähe der Ritzlinienregionen 47. In 6E ist die Konfiguration der Dummy-Dies 54 ähnlich der Konfiguration von 6D, mit der Ausnahme, dass die Dummy-Dies 54 auch in der Nähe der Ecken der Regionen 45A und/oder 45B neben der Package-Komponente 44 angebracht sind. Auch in dieser Ausführungsform befinden sich die Dummy-Dies 54 nicht in den Ritzlinienregionen 47, sondern in der Nähe der Ritzlinienregionen 47. In 6F sind die Dummy-Dies 54 nahe den Ecken der Regionen 45A und/oder 45B neben der Package-Komponente 44 angebracht und befinden sich nicht in den Ritzlinienregionen 47, sondern in der Nähe der Ritzlinienregionen 47.
  • Die Dummy Dies 54, die in den, oder in der Nähe der, Ritzlinienregionen 47 platziert werden, können helfen, ein Verziehen während und nach der Vereinzelung (siehe 13) der Packages in den ersten und zweiten Package-Regionen 45A und 45B zu verhindern. Ein wesentlicher Teil des Verziehens entsteht dadurch, dass zwischen den Package-Komponenten 44 und 28 ein Raum 49 (6A) vorhanden ist, in den die Vergussmasse gefüllt wird. Ein Dummy-Die 54 (zum Beispiel 6A) enthält einen ersten Abschnitt in dem Raum 49 und zweite Abschnitte auf gegenüberliegenden Seiten des ersten Abschnitts. Die Dummy-Dies 54 sind starr, um das Verziehen zu verhindern. Zum Beispiel kann die Ausführungsform von 6C (und das vereinzelte Package in 15C, auf das später eingegangen wird) das Verziehen des Packages um bis zu etwa 60% im Vergleich zu einem Package ohne Dummy-Dies 54 reduzieren.
  • Eine Möglichkeit, wie die Dummy-Dies 54 helfen können, das Verziehen zu reduzieren, besteht darin, das Package während des eigentlichen Vereinzelungsprozesses zu stützen. Eine weitere Möglichkeit, wie die Dummy-Dies 54 einen Verziehen verhindern können, besteht darin, den Unterschied bei den Wärmeausdehnungskoeffizienten (WAK) zwischen den Komponenten 36 und dem anschließend gebildeten Verkapselungsmaterial 58 (siehe 8) zu reduzieren, da die Dummy-Dies 54 einen ähnlichen WAK wie die Komponenten 36 aufhaben und sie die Menge des in dem Package benötigten Verkapselungsmaterials 58 reduzieren.
  • Wie in 7 zu sehen, werden die Dummy-Dies 54 in den Ritzlinienregionen 47 neben der Package-Komponente 44 angehaftet. Der jeweilige Prozess ist als Prozess 406 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. Die Dummy-Dies 54 werden an den Komponenten 36 mit Befestigungsstrukturen 56 angebracht. Gemäß einigen Ausführungsformen sind die Befestigungsstrukturen 56 Klebstoffe, die die Dummy-Dies 54 an den entsprechenden Komponenten 36 anhaften. Gemäß einigen Ausführungsformen enthält die Befestigungsstruktur 56 eine oder mehrere Metallsäulen mit Metallkappschichten (mitunter auch als Mikrohöcker bezeichnet), die die Dummy-Dies 54 an die Komponenten bonden. Die Dummy-Dies 54 können aus Silizium, einem dielektrischen Material, dergleichen oder einer Kombination davon hergestellt sein. Gemäß einigen Ausführungsformen sind die Dummy-Dies 54 Rohlings-Dies, die vollständig aus einem homogenen Material wie zum Beispiel Silizium gebildet sein. In den Dummy-Dies 54 werden gemäß einigen Ausführungsformen keine aktiven Vorrichtungen, passiven Vorrichtungen, Metallstrukturelemente oder dergleichen ausgebildet. Die Dummy-Dies 54 haben keine elektrischen Funktionen. Gemäß einigen Ausführungsformen sind die Dummy-Dies 54 defekte aktive Dies, die als Dummy-Dies 54 recycelt wurden. Gemäß einigen Ausführungsformen sind die Oberseiten der Dies 54 niedriger als die Rückseiten einer oder beider der Package-Komponenten 28 und 44.
  • In den Ausführungsformen der Klebebefestigungsstruktur 56 befindet sich der Klebstoff 56 an den Unterseiten der Dies 54 und haftet die Dummy-Dies 54 an die Komponenten 36, wie zum Beispiel die Umverteilungsstruktur 40 in der Darstellung. Der Klebstoff 56 kann jeder geeignete Klebstoff, jedes geeignete Epoxid, jeder geeignete Die Attach Film (DAF) oder dergleichen sein. Der Klebstoff 56 kann auf eine Unterseite der Dummy-Dies 54 aufgebracht werden oder kann über der Oberfläche der Umverteilungsstruktur 40 aufgebracht werden. Die Dummy-Dies 54 können mittels des Klebstoffs 56 beispielsweise unter Verwendung eines Aufnahme- und Ablege-Werkzeugs an die Umverteilungsstruktur 40 angehaftet werden. Die Unterfüllung 52 wird aufgebracht und dann ausgehärtet, entweder bevor oder nachdem die Dummy-Dies 54 angehaftet wurden.
  • In den Ausführungsformen der Mikrohöckerbefestigungsstruktur 56 werden die Mikrohöcker 56 auf Unterseiten der Dummy-Dies 54, den Oberseiten der Komponenten 36 oder beidem gebildet. Die Mikrohöcker 56 können gleichzeitig mit Mikrohöckern (zum Beispiel den elektrischen Verbindern 41/42) gebildet werden, die die Package-Komponenten 28 und 44 bonden. Die Mikrohöcker 56 bonden die Dummy-Dies 54 an die Komponenten 36, wie zum Beispiel die Umverteilungsstruktur 40 in der Darstellung. Die Mikrohöcker 56 der Dummy-Dies 54 können zusammen mit den elektrischen Verbindern 41/42/43 der Package-Komponenten 28 und 44 wiederaufgeschmolzen werden.
  • In 8 wird ein Verkapselungsmaterial 58 aufgebracht/aufgeformt, um die Package-Komponenten 28 und 44 und die Dummy-Dies 54 darin zu verkapseln. Der jeweilige Prozess ist als Prozess 408 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. Das Verkapselungsmaterial 58 kann eine Vergussmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial 58 und die Unterfüllung 52 können aus verschiedenen Materialien gebildet werden. Ein Aushärtungsprozess wird ausgeführt, um das Verkapselungsmaterial 58 auszuhärten, wie zum Beispiel eine thermische Aushärtung, eine Ultraviolett (UV)-Aushärtung oder dergleichen. Gemäß einigen Ausführungsformen werden die Package-Komponenten 28, die Package-Komponente 44 und die Dummy-Dies 54 in dem Verkapselungsmaterial 58 vergraben. Nach dem Aushärten des Verkapselungsmaterials 58 kann ein Planarisierungsprozess wie zum Beispiel ein chemisch-mechanischer Polier (CMP)-Prozess oder ein mechanischer Schleifprozess ausgeführt werden, um überschüssige Abschnitte des Verkapselungsmaterials 58 zu entfernen, die sich über den Oberseiten der Package-Komponenten 28 und/oder der Package-Komponente 44 befinden. Der jeweilige Prozess ist als Prozess 410 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. Dementsprechend werden die Oberseiten der Package-Komponenten 28 und/oder der Package-Komponenten 44 freigelegt und sind mit einer Oberseite des Verkapselungsmaterials 58 bündig.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Oberseiten der Dummy-Dies 54 niedriger als die Oberseite des Verkapselungsmaterials 58. Dementsprechend bedecken Abschnitte 58A des Verkapselungsmaterials 58 die Dummy-Dies 54. Die Dicke T4 der Abschnitte 58A ist groß genug, um die Dummy-Dies 54 ausreichend vor einem unerwünschten Ausplatzen in dem anschließenden Vereinzelungsprozess zu schützen, wie in 13 gezeigt. Wenn hingegen die Dicke T4 zu klein ist, so können die Abschnitte 58A in dem anschließenden Vereinzelungsprozess von den Dummy-Dies 54 ausplatzen oder sich ablösen. Die Dicke T4 darf aber auch nicht zu groß sein. Sonst werden die Dummy-Dies 54 dünn, und ihre Fähigkeit, das Verziehen des resultierenden Packages zu verhindern, wird beeinträchtigt. Gemäß einigen Ausführungsformen ist die Dicke T4 größer als etwa 5 µm und kann im Bereich zwischen etwa 5 µm und etwa 600 µm liegen.
  • 9 bis 12 veranschaulichen die Bildung der Struktur auf der zweiten Seite der Komponenten 36. Der jeweilige Prozess ist als Prozess 412 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. In 9 wird die Struktur von 8 umgedreht, um die Bildung der zweiten Seite der Komponenten 36 vorzubereiten. Obgleich nicht gezeigt, kann die Struktur für die Prozesse der 9 bis 12 auf einem Träger oder einer Trägerstruktur (nicht gezeigt) platziert werden. Wie in 9 gezeigt, haben das Substrat 34 und die Umverteilungsstruktur 40 der Komponenten 36 auf dieser Stufe der Verarbeitung eine kombinierte Dicke T1 in einem Bereich zwischen etwa 50 µm und etwa 415 µm, wie zum Beispiel etwa 415 µm. Die Dummy-Dies 54 (einschließlich der Befestigungsstruktur 56) haben eine Dicke T2 in einem Bereich von etwa 30 µm bis etwa 415 µm, wie zum Beispiel etwa 400 µm.
  • In 10 wird ein Ausdünnungsprozess auf der zweiten Seite des Substrats 34 ausgeführt, um das Substrat 34 zu einer zweite Fläche 60 auszudünnen, bis TVs 38 frei liegen. Der Ausdünnungsprozess kann einen Rückätzprozess, einen Schleifprozess, dergleichen oder eine Kombination davon enthalten. Gemäß einigen Ausführungsformen haben das Substrat 34 und die Umverteilungsstruktur 40 der Komponenten 36 nach dem Ausdünnungsprozess eine kombinierte Dicke T3 in einem Bereich zwischen etwa 30 µm und etwa 200 µm, wie zum Beispiel etwa 52 µm.
  • In 11 wird auf der zweiten Fläche 60 des Substrats 34 eine Umverteilungsstruktur ausgebildet, die dazu dient, die TVs 38 elektrisch miteinander und/oder mit externen Vorrichtungen zu verbinden. Die Umverteilungsstruktur enthält eine oder mehrere dielektrische Schichten 62 und Metallisierungsstrukturen 64 in der einen oder den mehreren dielektrischen Schichten 62. Die Metallisierungsstrukturen können Durchkontaktierungen und/oder Leiterbahnen umfassen, um die TVs 38 miteinander und/oder mit einer externen Vorrichtung zu verbinden. Die Metallisierungsstrukturen 64 werden mitunter als Umverteilungsleitungen (Redistribution Lines, RDLs) bezeichnet. Die dielektrischen Schichten 62 können Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel PSG, BPSG, FSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundmaterialien davon, Kombinationen davon oder dergleichen umfassen. Die dielektrischen Schichten 62 können durch jedes dem Fachmann bekannte geeignete Verfahren abgeschieden werden, wie zum Beispiel Schleuderbeschichtung, CVD, PECVD, HDP-CVD oder dergleichen. Die Metallisierungsstrukturen 64 können in der dielektrischen Schicht 62 zum Beispiel durch Damaszenprozesse gebildet werden.
  • In 12 werden ferner die elektrischen Verbinder 66 auf den Metallisierungsstrukturen 64 ausgebildet und werden elektrisch mit den TVs 38 gekoppelt. Die elektrischen Verbinder 66 werden an der Oberseite der Umverteilungsstruktur auf den Metallisierungsstrukturen 64 ausgebildet. Gemäß einigen Ausführungsformen enthalten die Metallisierungsstrukturen 64 UBMs. In der veranschaulichten Ausführungsform werden die Pads in Öffnungen der dielektrischen Schichten 62 der Umverteilungsstruktur ausgebildet. In einer anderen Ausführungsform können sich die Pads (UBMs) durch eine Öffnung einer dielektrischen Schicht 62 der Umverteilungsstruktur erstrecken und können sich ebenso über die Oberseite der Umverteilungsstruktur erstrecken.
  • Gemäß einigen Ausführungsformen sind die elektrischen Verbinder 66 Lötperlen und/oder Metallhöcker, wie zum Beispiel Ball Grid Array (BGA)-Perlen, C4-Mikrohöcker, ENIG-gebildete Höcker, ENEPIG-gebildete Höcker oder dergleichen. Die elektrischen Verbinder 66 können ein leitfähiges Material wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einer anderen Ausführungsform sind die elektrischen Verbinder 66 Metallsäulen (wie zum Beispiel eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, chemisches Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Gemäß einigen Ausführungsformen wird am oberen Ende der Metallsäulenverbinder 66 eine Metallkappschicht (nicht gezeigt) gebildet. Die Metallkappschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden.
  • Die elektrischen Verbinder 66 können zum Bonden an eine zusätzliche elektrische Komponente verwendet werden, die ein Halbleitersubstrat, ein Package-Substrat, eine gedruckte Leiterplatte (Printed Circuit Board, PCB) oder dergleichen sein kann (siehe 300 in 14).
  • In 13 werden Komponenten 36 und Dummy-Dies 54 zwischen benachbarten Regionen 45A und 45B entlang Ritzlinienregionen 47 vereinzelt, um Komponentenpackages 200 zu bilden. Der jeweilige Prozess ist als Prozess 414 in dem in 23 gezeigten Prozessfluss 400 veranschaulicht. Jedes Komponentenpackage 200 umfasst - neben anderen Strukturelementen - eine Package-Komponente 28, eine Package-Komponente 36, eine Package-Komponente 44 und verbleibende Abschnitte 54' der Dummy-Dies 54. Die Vereinzelung kann durch Sägen, Zertrennen oder dergleichen erfolgen und kann mit einem Sägeblatt ausgeführt werden. Jeder der Dummy-Dies 54 kann Abschnitte 54' haben, die auf gegenüberliegenden Seiten der jeweiligen Schnittfuge zurückbleibt. Wie oben besprochen, helfen die verbleibenden Dummy-Die-Abschnitte 54', die mechanischen Spannungen und das Verziehen während und nach dem Vereinzelungsprozess zu reduzieren. Der Verkapselungsmaterialabschnitt 58A, der den Dummy-Die 54 bedeckt, verhindert, dass der Dummy-Die 54 während des Vereinzelungsprozesses ausplatzt. Andernfalls kann, wenn der Abschnitt 58A nicht gebildet wird, der Dummy-Die 54 aufgrund der mechanischen Kraft des Trennblattes ausplatzen.
  • Nach dem Vereinzelungsprozess haben die verbleibenden Abschnitte 54' der Dummy-Dies 54 Seitenwandflächen, die mit den seitlichen Erstreckungen des Komponentenpackages 200 (siehe zum Beispiel 13 und 14) zusammen (bündig) abschließen.
  • 14 veranschaulicht die Anbringung eines Komponentenpackages 200 an einer Package-Komponente 300, um ein Package 302 zu bilden. Die elektrischen Verbinder 66 sind auf Bond-Pads der Package-Komponente 300 ausgerichtet und werden gegen diese gelegt. Die elektrischen Verbinder 66 können wiederaufgeschmolzen werden, um eine Bondung zwischen der Package-Komponente 300 und der Komponente 36 herzustellen. Die Package-Komponente 300 kann ein Package-Substrat, wie zum Beispiel ein Aufbausubstrat, in dem sich ein Kern befindet, ein Laminatsubstrat, das mehrere laminierte dielektrische Filme enthält, eine gedruckte Leiterplatte (PCB) oder dergleichen umfassen. Die Package-Komponente 300 kann elektrische Verbinder (nicht gezeigt), wie zum Beispiel Lötperlen, gegenüber dem Komponentenpackage umfassen, so dass die Package-Komponente 300 an einer anderen Vorrichtung montiert werden kann. Ein Unterfüllmaterial (nicht gezeigt) kann zwischen dem Komponentenpackage 200 und der Package-Komponente 300 abgeschieden werden und kann den elektrischen Verbinder 66 umgeben. Das Unterfüllmaterial kann jedes akzeptable Material sein, wie zum Beispiel ein Polymer, ein Epoxid, eine Vergussunterfüllung oder dergleichen.
  • 15 bis 19 veranschaulichen die Grundrissansicht und Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Sofern nicht anders angegeben, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie bei den gleichen Komponenten, die in den Ausführungsformen, die in den 1-5, 6A, 6B, 6C, 6D, 6E, 6F und 7-14 gezeigt sind, mit den gleichen Bezugszahlen bezeichnet sind. Die Details bezüglich der Bildungsprozesse und der Materialien der Komponenten, die in den 15 bis 19 gezeigt sind, können daher in der Besprechung der Ausführungsform gefunden werden, die in den 1-5, 6A, 6B, 6C, 6D, 6E, 6F, 6F und 7-14 gezeigt ist. Die anfänglichen Schritte dieser Ausführungsformen sind im Wesentlichen die gleichen, wie sie in den 1-5, 6A, 6B, 6C, 6D, 6E und 6F gezeigt sind.
  • 15 veranschaulicht eine Grundrissansicht des Dummy-Dies 54 gemäß einigen Ausführungsformen. Der Dummy-Die 54 enthält den Abschnitt 54B und die Abschnitte 54A auf gegenüberliegenden Seiten des Dummy-Die-Abschnitts 54B. Die Dummy-Die-Abschnitte 54A sind dicker als der Abschnitt 54B, so dass eine Aussparung 55 über dem Dummy-Die-Abschnitt 54B gebildet wird, wie in 16 gezeigt. Wie in 16 gezeigt, haben zum Beispiel die Dummy-Die-Abschnitte 54A eine Dicke T5, und der Dummy-Die-Abschnitt 54B hat eine Dicke T6, die kleiner als die Dicke T5 ist, was dazu führt, dass sich die Aussparung 55 in den Dummy-Die 54 hinein erstreckt. Gemäß einigen Ausführungsformen ist die Differenz (T5-T6) größer als etwa 5 µm und kann im Bereich zwischen etwa 5 µm und etwa 600 µm liegen. Die Breite W1 (15) des Abschnitts 54B ist mit ausreichender Prozessmarge größer als die Schnittfuge des Vereinzelungsprozesses (13). Darüber hinaus ist die Breite W1 groß genug, damit nach der Vereinzelung noch verbleibende Abschnitte 54B auf gegenüberliegenden Seiten der Schnittfuge zurückbleiben. Die Breite W1 kann größer als etwa 30 µm sein und kann im Bereich zwischen etwa 50 µm und etwa 1.000 µm liegen.
  • Wie in 16 zu sehen, werden die Dummy-Dies 54 an der Package-Komponente 32 angebracht. Gemäß einigen Ausführungsformen befindet sich der Dummy-Die-Abschnitt 54B in der Mitte der Ritzlinie 47, und der eine Dummy-Die-Abschnitt 54A befindet sich zwischen dem Dummy-Die-Abschnitt 54B und der Region 45A, und der andere Dummy-Die-Abschnitt 54A befindet sich zwischen dem Dummy-Die-Abschnitt 54B und der Region 45B.
  • 17 veranschaulicht des Weiteren die Verkapselung mit dem Verkapselungsmaterial 58. Gemäß einigen Ausführungsformen wird das Verkapselungsmaterial 58 in den Lücken zwischen den Package-Komponenten 28 und 44 und dem Dummy-Die 54 angeordnet. Außerdem wird Verkapselungsmaterial 58 in Aussparungen 55 in den Dummy-Dies 54 angeordnet. Anschließend wird ein Planarisierungsprozess ausgeführt, um überschüssiges Verkapselungsmaterial 58 zu entfernen. Nach der Planarisierung verbleiben Verkapselungsmaterialabschnitte 58B des Verkapselungsmaterials 58 in den Aussparungen 55 und haben eine Dicke T4, die größer als etwa 5 µm sein kann und im Bereich zwischen etwa 5 µm und etwa 600 µm liegen kann.
  • In anschließenden Prozessen werden die in den 9 bis 12 gezeigten Prozesse an der in 17 gezeigten Struktur ausgeführt; die resultierende Struktur ist in 18 gezeigt. Die Prozessdetails ähneln denen, die in den 9 bis 12 gezeigt sind, und werden daher hier nicht wiederholt. In dem resultierenden Package 200 hat ein Dummy-Die-Abschnitt 54B eine freiliegende Seitenwand. Außerdem erstreckt sich der Verkapselungsmaterialabschnitt 58B von einem Rand des Dummy-Die-Abschnitts 54B zum Rand des Packages 200, und der Verkapselungsmaterialabschnitt 58B bedeckt (wobei die Struktur auf den Kopf gedreht betrachtet wird) den Dummy-Die-Abschnitt 54B. In dem Vereinzelungsprozess zum Bilden von Packages 200 verhindert der Verkapselungsmaterialabschnitt 58B das Ausplatzen des Dummy-Dies 54. Die Breite W2 des Abschnitts 58B darf nicht zu klein sein. Andernfalls löst sich der Verkapselungsmaterialabschnitt 58B von dem Dummy-Die 54 ab. Gemäß einigen Ausführungsformen ist die Breite W2 größer als etwa 50 µm und kann im Bereich zwischen etwa 60 µm und etwa 500 µm liegen. 19 veranschaulicht die Bondung von Package 200 an die Package-Komponente 300, um ein Package 302 zu bilden.
  • 20A, 20B, 20C, 20D, 20E und 20F veranschaulichen Grundrissansichten der Package-Strukturen 302, die jeder der in den 6A, 6B, 6C, 6D, 6E bzw. 6F gezeigten Ausführungsformen der Dummy-Die 54 entsprechen. Diese Ausführungsformen sind symmetrisch, indem die Package-Komponenten 28 die Package-Komponente 44 und die Dummy-Dies 54 auf gegenüberliegenden Seiten der Package-Komponenten 28 aufweisen.
  • 21A, 21B, 21C, 21D, 21E und 21F veranschaulichen Grundrissansichten einer vereinzelten Package-Struktur in anderen Ausführungsformen in jeder der in den 6A, 6B, 6C, 6D, 6E und 6F gezeigten Ausführungsformen der Dummy-Dies 54. In diesen Ausführungsformen sind die vereinzelten Package-Strukturen asymmetrisch, da sich die Package-Komponente 44 und die Dummy-Dies 54 nur auf einer Seite (zum Beispiel der Oberseite der Grundrissansicht in den 21A, 21B, 21C, 21D, 21E und 21F) des Dies 28 befinden. Diese Package-Strukturen können unter Verwendung ähnlicher Materialien, Strukturen und Prozesse hergestellt werden wie denen, die oben in den 1 bis 5 und 7 bis 14 beschrieben sind, und die Beschreibung wird hier nicht wiederholt.
  • 22A, 22B und 22C veranschaulichen Grundrissansichten an einem ähnlichen Verarbeitungspunkt und mit ähnlichen Konfigurationen der Dummy-Dies 54 wie in den 6A, 6B bzw. 6C, mit der Ausnahme, dass bei diesen Ausführungsformen mehr Package-Komponenten 44 in jeder der Package-Strukturen vorhanden ist. Diese Package-Strukturen können unter Verwendung ähnlicher Materialien, Strukturen und Prozesse hergestellt werden wie die, die oben in den 1 bis 5 und 7 bis 14 beschrieben sind, und die Beschreibung wird hier nicht wiederholt.
  • 22D veranschaulicht eine Grundrissansicht einer anderen Ausführungsform einer Konfiguration von Dummy-Dies 54 ähnlich der in den 22A-22C, mit der Ausnahme, dass sich in dieser Ausführungsform die Dummy-Dies 54 innerhalb der Regionen 45A und 45B und nicht in den Ritzlinienregionen 47 befinden. Diese Package-Strukturen können unter Verwendung ähnlicher Materialien, Strukturen und Prozesse hergestellt werden wie die, die oben in den 1 bis 5 und 7 bis 14 beschrieben sind, und die Beschreibung wird hier nicht wiederholt. Diese Art von Konfiguration (zum Beispiel keine Dummy-Dies 54 in den Ritzlinienregionen 47) kann auch auf eine der oben beschriebenen vorherigen Konfigurationen angewendet werden.
  • Es versteht sich, dass die Verkapselungsmaterialabschnitte 58A (14) oder die Verkapselungsmaterialabschnitte 58B (19) für jedes der Packages, die auf der Grundlage der 6A, 6B, 6C, 6D und 6D gebildet werden, und in jedem der Packages, die in den 20A, 20B, 20C, 20D, 20E und 20F, in den 21A, 21B, 21C, 21D, 21E und 21F sowie in den 22A, 22B, 22C und 22D gezeigt sind, vorhanden sein können.
  • In den oben veranschaulichten Ausführungsformen werden einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen. Andere Merkmale und Prozesse können ebenfalls enthalten sein. So können zum Beispiel Teststrukturen enthalten sein, die bei Verifizierungstests der 3D-Verkapselung oder der 3DIC-Vorrichtungen helfen. Die Teststrukturen können zum Beispiel Testpads enthalten, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, was das Testen der 3D-Verkapselung oder der 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungstests können sowohl an Zwischenstrukturen als auch an der fertigen Struktur ausgeführt werden. Darüber hinaus können die im vorliegenden Text offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenverifizierung bekannter guter Dies enthalten, um die Produktionsausbeute zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung zeichnen sich durch einige vorteilhafte Merkmale aus. Der eine oder die mehreren Dummy-Dies neben den aktiven Dies können helfen, das Verziehen der entsprechenden Package-Struktur zu reduzieren. Diese Reduzierung des Verziehens der Package-Struktur ermöglicht eine zuverlässigere Package-Struktur. Weil einige Abschnitte des Verkapselungsmaterials auf den Dummy-Dies verbleiben, wird das unerwünschte Ausplatzen der Dummy-Dies verhindert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Folgendes: Bonden einer zweiten Package-Komponente an eine erste Package-Komponente; Bonden einer dritten Package-Komponente an die erste Package-Komponente; Anbringen eines Dummy-Dies an der ersten Package-Komponente; Verkapseln der zweiten Package-Komponente, der dritten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial; Ausführen eines Planarisierungsprozesses, um eine Oberseite der zweiten Package-Komponente mit einer Oberseite des Verkapselungsmaterials bündig zu machen, wobei nach dem Planarisierungsprozess ein oberer Abschnitt des Verkapselungsmaterials den Dummy-Die überlappt; und Durchsägen des Dummy-Dies, um den Dummy-Die in einen ersten Dummy-Die-Abschnitt und einen zweiten Dummy-Die-Abschnitt zu trennen, wobei der obere Abschnitt des Verkapselungsmaterials durchgesägt wird. In einer Ausführungsform hat der obere Abschnitt des Verkapselungsmaterials eine Dicke von mehr als etwa 5 µm. In einer Ausführungsform sind die zweite Package-Komponente und die dritte Package-Komponente durch einen Raum voneinander beabstandet, und wobei der Dummy-Die Folgendes umfasst: einen ersten Abschnitt in dem Raum; und zweite Abschnitte auf gegenüberliegenden Seiten des Raumes. In einer Ausführungsform wird zu einer Zeit, wo der Dummy-Die durchgesägt wird, der gesamte Dummy-Die durch das Verkapselungsmaterial bedeckt. In einer Ausführungsform umfasst zu einer Zeit, wo der Dummy-Die durchgesägt wird, der Dummy-Die eine erste Oberseite, die frei liegt, und eine zweite Oberseite, die durch den oberen Abschnitt des Verkapselungsmaterials bedeckt wird. In einer Ausführungsform umfasst der Dummy-Die Silizium. In einer Ausführungsform wird der Planarisierungsprozess ausgeführt, bis die dritte Package-Komponente noch mehr frei liegt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren Folgendes: Bonden einer ersten Package-Komponente an eine zweite Package-Komponente, wobei die erste Package-Komponente einen Vorrichtungs-Die umfasst; Anbringen eines Dummy-Dies an der zweiten Package-Komponente, wobei der Dummy-Die eine Aussparung umfasst; Verkapseln der ersten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial, wobei das Verkapselungsmaterial einen Abschnitt umfasst, der die Aussparung ausfüllt; und Ausführen eines Vereinzelungsprozesses unter Verwendung eines Sägeblattes, um ein Package zu bilden, wobei das Package die erste Package-Komponente, einen Abschnitt der zweiten Package-Komponente und einen Abschnitt des Dummy-Dies umfasst, und wobei das Sägeblatt den Abschnitt des Verkapselungsmaterials in der Aussparung durchtrennt. In einer Ausführungsform wird der Abschnitt des Verkapselungsmaterials in der Aussparung in zwei Abschnitte zerschnitten. In einer Ausführungsform wird die Aussparung mit einer Längsrichtung verlängert, und das Sägeblatt schneidet entlang der Längsrichtung. In einer Ausführungsform umfasst das Verfahren des Weiteren nach dem Verkapseln und vor dem Vereinzelungsprozess das Ausführen eines Planarisierungsprozesses zum Freilegen einer Fläche des Dummy-Dies. In einer Ausführungsform hat der Abschnitt des Verkapselungsmaterials, der sich in der Aussparung befindet und vom dem Sägeblatt durchtrennt wird, eine Dicke in einem Bereich zwischen etwa 5 µm und etwa 600 µm. In einer Ausführungsform wird beim Ausführen des Vereinzelungsprozesses die erste Package-Komponente durch das Verkapselungsmaterial hindurch freigelegt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Package von integrierten Schaltungen Folgendes: eine erste Package-Komponente; eine zweite Package-Komponente, die über der ersten Package-Komponente liegt und an diese gebondet ist; einen Dummy-Die, der über der ersten Package-Komponente liegt und an dieser angebracht ist, wobei der Dummy-Die eine erste Oberseite und eine zweite Oberseite, die niedriger als die erste Oberseite ist, aufweist; und ein Verkapselungsmaterial, in dem der Dummy-Die verkapselt ist, wobei das Verkapselungsmaterial einen ersten Abschnitt umfasst, der die zweite Oberseite des Dummy-Dies überlappt, und die erste Oberseite des Dummy-Dies durch das Verkapselungsmaterial hindurch frei liegt. In einer Ausführungsform erstreckt sich die zweite Oberseite bis zu einem Rand der Package. In einer Ausführungsform umfasst eine Seitenwand des Packages eine Seitenwand des Dummy-Dies. In einer Ausführungsform umfasst das Verkapselungsmaterial des Weiteren einen zweiten Abschnitt zwischen dem Dummy-Die und der ersten Package-Komponente. In einer Ausführungsform umfasst das Package des Weiteren eine dritte Package-Komponente, die über der ersten Package-Komponente liegt und an diese gebondet ist, wobei in einer Grundrissansicht des Packages der Dummy-Die eine Längsrichtung aufweist, und wobei: eine erste gerade Linie, die von einem ersten Ende des Dummy-Dies ausgeht und senkrecht zur Längsrichtung verläuft, die zweite Package-Komponente kreuzt; und eine zweite gerade Linie, die von einem zweiten Ende des Dummy-Dies ausgeht und senkrecht zur Längsrichtung verläuft, die dritte Package-Komponente kreuzt.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren umfassend: Bonden einer zweiten Package-Komponente an eine erste Package-Komponente; Bonden einer dritten Package-Komponente an die erste Package-Komponente; Anbringen eines Dummy-Dies an der ersten Package-Komponente; Verkapseln der zweiten Package-Komponente, der dritten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial; Ausführen eines Planarisierungsprozesses, um eine Oberseite der zweiten Package-Komponente mit einer Oberseite des Verkapselungsmaterials bündig zu machen, wobei nach dem Planarisierungsprozess ein oberer Abschnitt des Verkapselungsmaterials den Dummy-Die überlappt; und Durchsägen des Dummy-Dies, um den Dummy-Die in einen ersten Dummy-Die-Abschnitt und einen zweiten Dummy-Die-Abschnitt zu trennen, wobei der obere Abschnitt des Verkapselungsmaterials durchgesägt wird.
  2. Verfahren nach Anspruch 1, wobei der obere Abschnitt des Verkapselungsmaterials eine Dicke von mehr als etwa 5 µm hat.
  3. Verfahren nach Anspruch 1 oder 2, wobei die zweite Package-Komponente und die dritte Package-Komponente durch einen Raum voneinander beabstandet sind, und wobei der Dummy-Die Folgendes umfasst: einen ersten Abschnitt in dem Raum; und zweite Abschnitte auf gegenüberliegenden Seiten des Raumes.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei zu einem Zeitpunkt, wenn der Dummy-Die durchgesägt wird, der gesamte Dummy-Die durch das Verkapselungsmaterial bedeckt wird.
  5. Verfahren nach einem der vorangehenden Ansprüche 1 bis 3, wobei der Dummy-Die zu einer Zeit, wo der Dummy-Die durchgesägt wird, eine erste Oberseite, die freiliegt, und eine zweite Oberseite aufweist, die durch den oberen Abschnitt des Verkapselungsmaterials bedeckt wird.
  6. Verfahren nach Anspruch 5, wobei der obere Abschnitt des Verkapselungsmaterials nach dem Sägen in einer Grundrissansicht des oberen Abschnitts des Verkapselungsmaterials eine Länge und eine Breite, die kleiner als die Länge ist, aufweist, und wobei die Breite größer als etwa 50 µm ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Dummy-Die Silizium aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Planarisierungsprozess ausgeführt wird, bis die dritte Package-Komponente weiter freigelegt wird.
  9. Verfahren umfassend: Bonden einer ersten Package-Komponente an eine zweite Package-Komponente, wobei die erste Package-Komponente einen Vorrichtungs-Die umfasst; Anbringen eines Dummy-Dies an der zweiten Package-Komponente, wobei der Dummy-Die eine Aussparung umfasst; Verkapseln der ersten Package-Komponente und des Dummy-Dies in einem Verkapselungsmaterial, wobei das Verkapselungsmaterial einen Abschnitt umfasst, der die Aussparung ausfüllt; und Ausführen eines Vereinzelungsprozesses unter Verwendung eines Sägeblattes, um ein Package zu bilden, wobei das Package die erste Package-Komponente, einen Abschnitt der zweiten Package-Komponente und einen Abschnitt des Dummy-Dies umfasst, und wobei das Sägeblatt den Abschnitt des Verkapselungsmaterials in der Aussparung durchtrennt.
  10. Verfahren nach Anspruch 9, wobei der Abschnitt des Verkapselungsmaterials in der Aussparung in zwei Abschnitte zerschnitten wird.
  11. Verfahren nach Anspruch 9 oder 10, wobei die Aussparung mit einer Längsrichtung verlängert wird, und das Sägeblatt entlang der Längsrichtung schneidet.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, ferner umfassend: nach dem Verkapseln und vor dem Vereinzelungsprozess, Ausführen eines Planarisierungsprozesses, um eine Fläche des Dummy-Dies freizulegen.
  13. Verfahren nach einem der vorangehenden Ansprüche 9 bis 12, wobei der Abschnitt des Verkapselungsmaterials, der sich in der Aussparung befindet und vom dem Sägeblatt durchtrennt wird, eine Dicke von etwa 5 µm bis etwa 600 µm hat.
  14. Verfahren nach einem der vorangehenden Ansprüche 9 bis 13, wobei nach dem Vereinzelungsprozess der Abschnitt des Verkapselungsmaterials in der Aussparung einen verbleibenden Abschnitt in dem Package aufweist, und der verbleibende Abschnitt des Verkapselungsmaterials eine Breite von etwa 60 µm bis etwa 500 µm aufweist.
  15. Verfahren nach einem der vorangehenden Ansprüche 9 bis 14, wobei beim Ausführen des Vereinzelungsprozesses die erste Package-Komponente durch das Verkapselungsmaterial hindurch freigelegt wird.
  16. Package von integrierten Schaltungen, wobei das Package Folgendes umfasst: eine erste Package-Komponente; eine zweite Package-Komponente, die über der ersten Package-Komponente liegt und an diese gebondet ist; einen Dummy-Die, der über der ersten Package-Komponente liegt und an dieser angebracht ist, wobei der Dummy-Die eine erste Oberseite und eine zweite Oberseite, die niedriger als die erste Oberseite ist, aufweist; und ein Verkapselungsmaterial, in dem der Dummy-Die verkapselt ist, wobei das Verkapselungsmaterial einen ersten Abschnitt aufweist, der die zweite Oberseite des Dummy-Dies überlappt, und die erste Oberseite des Dummy-Dies durch das Verkapselungsmaterial hindurch freigelegt ist.
  17. Package nach Anspruch 16, wobei sich die zweite Oberseite bis zu einem Rand des Packages erstreckt.
  18. Package nach Anspruch 16 oder 17, wobei eine Seitenwand des Packages eine Seitenwand des Dummy-Dies aufweist.
  19. Package nach einem der Ansprüche 16 bis 18, wobei das Verkapselungsmaterial des Weiteren einen zweiten Abschnitt zwischen dem Dummy-Die und der ersten Package-Komponente aufweist.
  20. Package nach einem der Ansprüche 16 bis 19, ferner aufweisend eine dritte Package-Komponente, die über der ersten Package-Komponente liegt und an diese gebondet ist, wobei der Dummy-Die in einer Grundrissansicht des Packages eine Längsrichtung aufweist, wobei eine erste gerade Linie, die von einem ersten Ende des Dummy-Dies ausgeht und senkrecht zur Längsrichtung verläuft, die zweite Package-Komponente kreuzt, wobei eine zweite gerade Linie, die von einem zweiten Ende des Dummy-Dies ausgeht und senkrecht zur Längsrichtung verläuft, die dritte Package-Komponente kreuzt.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244879B2 (en) * 2019-09-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11901333B2 (en) * 2019-10-08 2024-02-13 Intel Corporation No mold shelf package design and process flow for advanced package architectures
KR20210059417A (ko) * 2019-11-15 2021-05-25 삼성전자주식회사 보강 구조물을 갖는 반도체 패키지
US20220157777A1 (en) * 2020-11-13 2022-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having dummy dies and method of forming the same
CN112908948A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种封装结构及其制造方法
KR20230021211A (ko) 2021-08-04 2023-02-14 삼성전자주식회사 가장자리 영역에서 매립 절연 패턴을 포함하는 반도체 칩, 이 칩을 포함하는 반도체 패키지 및 이 칩의 제조 방법
US20230065443A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Probe head structure and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160358865A1 (en) * 2015-06-03 2016-12-08 Inotera Memories, Inc. Wafer level package and fabrication method thereof
DE102017122096A1 (de) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gehäusetrukturen und Ausbildungsverfahren
DE102017122831A1 (de) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäusestrukturen und Ausbildungsverfahren
US20190096825A1 (en) * 2017-09-27 2019-03-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101074828A (zh) 2006-05-15 2007-11-21 中国国际海运集装箱(集团)股份有限公司 一种冷藏集装箱用制冷装置和控制方法
TW200950014A (en) 2008-05-23 2009-12-01 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
US9831195B1 (en) * 2016-10-28 2017-11-28 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US10529690B2 (en) 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160358865A1 (en) * 2015-06-03 2016-12-08 Inotera Memories, Inc. Wafer level package and fabrication method thereof
DE102017122096A1 (de) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gehäusetrukturen und Ausbildungsverfahren
DE102017122831A1 (de) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäusestrukturen und Ausbildungsverfahren
US20190096825A1 (en) * 2017-09-27 2019-03-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

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