DE102021105570A1 - Wafer-zu-wafer-bondstruktur - Google Patents

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bonding
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Ming-Fa Chen
Chao-Wen Shih
Sung-Feng Yeh
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

Es werden eine Paketstruktur und ein Verfahren zum Herstellen bereitgestellt, bei denen eine Bondschicht aus dielektrischem Material an einer Rückseite eines Wafers bereitgestellt wird und eine Bondschicht aus dielektrischem Material an einer Vorderseite eines angrenzenden Wafers bereitgestellt wird, wobei die Bondschichten aus dielektrischem Material durch Fusionsbonden zusammengefügt werden.

Description

  • HINTERGRUND
  • Halbleiterbauelemente werden in einer Vielzahl von elektronischen Anwendungen wie PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten verwendet. Halbleiterbauelemente werden typischerweise durch aufeinanderfolgendes Abscheiden von Schichten aus isolierendem bzw. dielektrischem Material, Schichten aus leitfähigem Material und Halbleiterschichten auf ein Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithografie zum Ausbilden von Schaltungskomponenten und Elementen darauf gefertigt. Typischerweise werden auf einem einzigen Halbleiterwafer dutzende oder hunderte von integrierten Schaltungen hergestellt. Die einzelnen Chips werden durch Zersägen der integrierten Schaltungen entlang von Ritzlinien vereinzelt. Die einzelnen Chips werden dann einzeln, in Mehrchip-Module oder in Pakete (Gehäuse) anderen Typs gepackt.
  • Die Halbleiterindustrie hat aufgrund der fortlaufenden Verbesserung der Integrationsdichte verschiedenster elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum verzeichnet. Diese Verbesserung der Integrationsdichte ist größtenteils wiederholten Verringerungen der minimalen Größe von Strukturmerkmalen geschuldet (z. B. durch immer kleinere Halbleiterprozessknoten bis hin zu Sub-20-nm-Knoten), wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie geringerer Leistungsaufnahme und kürzeren Latenzzeiten in letzter Zeit zugenommen hat, ist auch der Bedarf nach kleineren und kreativeren Paket-Technologien für Halbleiterchips gestiegen.
  • Mit der Weiterentwicklung der Halbleitertechnologie sind gestapelte Halbleiterbauelemente, z. B. dreidimensionale integrierte Schaltkreise (3D-ICs), als wirksame Alternative zur weiteren Verringerung der physischen Größe von Halbleiterbauelementen aufgetaucht. In einem gestapelten Halbleiterbauelement werden aktive Schaltungen, wie etwa Logik, Speicher, Prozessorschaltungen und dergleichen, auf verschiedenen Halbleiterwafern gefertigt. Um den Formfaktor des Halbleiterbauelements weiter zu reduzieren, können zwei oder mehr Halbleiterwafer aufeinander montiert bzw. gestapelt werden. POP-Bauelemente (Packageon-Package- bzw. Paket-auf-Paket-Bauelemente) sind eine Art von 3D-IC, bei dem Chips gepackt werden und dann zusammen mit einem oder mehreren weiteren gepackten Chips gepackt werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 bis 2, 3a bis 3d und 4 bis 10 veranschaulichen Zwischenschritte in einem Prozess zum Ausbilden eines ersten Wafers eines Pakets gemäß einigen Ausführungsformen.
    • 11 bis 19 veranschaulichen Zwischenschritte in einem Prozess zum Ausbilden eines zweiten Wafers eines Pakets gemäß einigen Ausführungsformen.
    • 20a, 20b und 21 bis 26 veranschaulichen eine Waferstapelkonfiguration gemäß einigen Ausführungsformen.
    • 27 bis 30 veranschaulichen einen Prozess zum Ausbilden eines zweischichtigen Waferstapels gemäß einigen Ausführungsformen.
    • 31 bis 32 veranschaulichen einen Prozess zum Verwenden eines zweischichtigen Waferstapels gemäß einigen Ausführungsformen.
    • 33 bis 34 veranschaulichen einen Prozess zum Ausbilden eines vierschichtigen Waferstapels gemäß einigen Ausführungsformen.
    • 35 bis 36 veranschaulichen einen Prozess zum Verwenden eines vierschichtigen Waferstapels gemäß einigen Ausführungsformen.
    • 37a bis 37d veranschaulichen einen Prozess zum Verwenden eines einschichtigen, zweischichtigen und/oder vierschichtigen Stapels gemäß einigen Ausführungsformen.
    • 38a bis 38b veranschaulichen einen Prozess zum Bilden eines Pakets unter Verwendung eines einschichtigen, zweischichtigen und/oder vierschichtigen Stapels gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. - beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Ausführungsformen stellen eine Mehrchip-Stapelstruktur bereit. In einigen Ausführungsformen können Kombinationen aus ein-, zwei- und vierschichtigen Waferstrukturen an einem Bauelementwafer, etwa einem Steuerungswafer, angebracht werden. Jede der Mehrschichtstrukturen kann aktive Bauelemente und durchgehende Durchkontaktierungen durch das Substrat des Wafers enthalten. Vor dem Bonden eines Wafers an einen weiteren Wafer kann das Substrat gedünnt werden, um die durchgehenden Durchkontaktierungen freizulegen. Eine Bondschicht kann dann derart ausgebildet werden, dass die durchgehenden Durchkontaktierungen die Bondschicht durchlaufen. Die durchgehenden Durchkontaktierungen können an Bondpads (Bond-Flächen) des nächsten Wafers gebondet werden. Die Mehrchip-Strukturen können im Voraus hergestellt werden und anschließend an einen weiteren Wafer, etwa einen Steuerungswafer, gebondet werden.
  • 1 bis 7 veranschaulichen Zwischenschritte eines Prozesses zum Ausbilden und Vorbereiten von Chips 112. Einer oder mehrere der Chips 112 können als Logikchip ausgebildet sein, etwa als CPU-Chip, Mikrosteuereinheit-Chip (MCU-Chip), Eingabe/Ausgabe-Chip (E/A-Chip), Baseband-Chip (BB-Chip), Anwendungsprozessorchip (AP-Chip), System auf einem Chip (SoC - System on Chip), System auf integrierten Chips (SoIC - System on Integrated Chips) oder dergleichen. Einer oder mehrere der Chips 112 können auch ein Speicherchip sein, etwa ein DRAM-Chip (Dynamic Random Access Memory-Chip) oder ein SRAM-Chip (Static Random Access Memory-Chip) oder dergleichen. In den veranschaulichten Ausführungsformen können ein oder mehrere Chips oder Chipstapel an die Chips 112 gebondet werden.
  • Unter Bezugnahme auf 1 ist eine Draufsicht eines Wafers 100, der mehrere Chips 112 aufweist, gemäß einigen Ausführungsformen veranschaulicht. Die Chips 112 können so konfiguriert sein, dass sie jeweils die gleiche Chipfunktion oder unterschiedliche Chipfunktionen aufwiesen. Zwischen den Chips 112 befinden sich Schnittgassen 111, die zum Vereinzeln der Chips 112 in einem nachfolgenden Prozess vorgesehen sind. Die Chips 112 können als Paketbereiche aufgefasst werden und die Schnittgassen 111 können als Nicht-Paketbereiche aufgefasst werden. In einigen Ausführungsformen sind in den Schnittgassen 111 keine aktiven oder passiven Bauelemente ausgebildet, in derartigen Ausführungsformen sind die Schnittgassen 111 also frei von aktiven oder passiven Bauelementen.
  • In 2 ist eine Querschnittsansicht eines Abschnitts des Wafers 100 veranschaulicht. In dem veranschaulichten Abschnitt sind ein erster Chip 112 und ein zweiter Chip 112 veranschaulicht und durch eine Schnittgasse 111 getrennt. Details sind der Einfachheit halber weggelassen. Es versteht sich, dass die Veranschaulichungen bezüglich der Chips 112 Informationszwecken dienen und nicht als auf eine bestimmte Konfiguration beschränkt anzusehen sind.
  • Die Chips 112 können ein Substrat 115 umfassen, das ein oder mehrere darin ausgebildete aktive oder passive Bauelemente aufweist. Das Substrat 115 kann aus Silizium gebildet sein, es kann allerdings auch aus anderen Elementen der Gruppe III, IV und/oder V gebildet sein, wie zum Beispiel Silizium, Germanium, Gallium, Arsen und Kombinationen davon. Das Substrat kann auch in Form eines Silizium-auf-Isolator-Substrats (SOI-Substrats) vorliegen. Das SOI-Substrat kann eine Schicht aus einem Halbleitermaterial (z. B. Silizium, Germanium und/oder dergleichen) umfassen, die über einer Isolationsschicht (z. B. einem vergrabenen Oxid und/oder dergleichen) ausgebildet ist, die auf einem Siliziumsubstrat ausgebildet ist. Außerdem können andere verwendbare Substrate mehrschichtige Substrate, Gradientensubstrate, Substrate mit hybrider Ausrichtung, beliebige Kombinationen davon und/oder dergleichen umfassen.
  • In den veranschaulichten Ausführungsformen umfasst der Wafer 100 für jeden der Chips 112 einen Bauelementbereich 110. Die Bauelementbereiche 110 können eingebettete Bauelemente wie Transistoren 118 oder andere aktive Bauelemente wie Dioden und möglicherweise passive Bauelemente wie Kondensatoren, Induktoren, Widerstände oder dergleichen umfassen. Über dem Bauelementbereich 110 befindet sich eine Interconnect-Struktur (Verbindungsstruktur) 130, die Bauelemente miteinander verbindet und Eingangs-/Ausgangssignale zu den Bauelementen leitet.
  • Die Interconnect-Struktur 130 kann dielektrische Schichten sowie Metallleitungen und Durchkontaktierungen umfassen, die in dielektrischen Schichten ausgebildet sind, deren Details der Einfachheit halber nicht gezeigt sind. Die dielektrischen Schichten der Interconnect-Struktur 130 können auch als Zwischenmetall-Dielektrikum-Schichten (IMD-Schichten - inter-metal dielectric layers) bezeichnet werden. Einige oder alle der dielektrischen Schichten können aus einem dielektrischen Material mit niedrigem k-Wert ausgebildet werden, das eine Dielektrizitätskonstante (k-Wert) von weniger als ungefähr 3,0 oder von ungefähr 2,5 aufweist. Die dielektrischen Schichten der Interconnect-Struktur 130 können aus Black Diamond (eingetragenes Warenzeichen von Applied Materials), einem kohlenstoffhaltigen dielektrischen Material mit niedrigem k-Wert, Wasserstoffsilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen ausgebildet werden. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung sind einige oder alle dielektrischen Schichten aus dielektrischen Materialien mit einem k-Wert, der nicht niedrig ist, gebildet, wie etwa Siliziumoxid, Siliziumkarbid (SiC), Siliziumkarbonitrid (SiCN), Siliziumoxikarbonitrid (SiOCN) oder dergleichen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der dielektrischen Schichten der Interconnect-Struktur 130 Abscheiden eines porogenhaltigen dielektrischen Materials und anschließendes Durchführen eines Aushärtungsprozesses, um das Porogen auszutreiben, und daher werden die verbleibenden dielektrischen Schichten porös. Ätzstoppschichten, die aus Siliziumkarbid, Siliziumnitrid oder dergleichen ausgebildet werden können, können zwischen IMD-Schichten ausgebildet werden.
  • Die Metallleitungen und Durchkontaktierungen der Interconnect-Struktur 130 werden in den dielektrischen Schichten der Interconnect-Struktur 130 ausgebildet. Demgemäß kann die Interconnect-Struktur 130 eine Vielzahl von Metallschichten (Metallleitungen in derselben Schicht) aufweisen, die durch die Durchkontaktierungen der Interconnect-Struktur 130 miteinander verbunden sind. Die Metallleitungen und Durchkontaktierungen können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. Der Ausbildungsprozess kann einfache Damascene-Prozesse und Dual-Damascene-Prozesse umfassen. Bei einem einfachen Damascene-Prozess wird zunächst ein Graben in einer der dielektrischen Schichten der Interconnect-Struktur 130 gebildet und dann mit einem leitfähigen Material gefüllt. Ein Planarisierungsprozess, wie beispielsweise ein CMP-Prozess, wird dann durchgeführt, um die überschüssigen Abschnitte des leitfähigen Materials höher als die obere Oberfläche der IMD-Schicht zu entfernen, wodurch eine Metallleitung in dem Graben zurückbleibt. Bei einem Dual-Damascene-Prozess wird sowohl ein Graben als auch eine Durchkontaktierungsöffnung in einer IMD-Schicht gebildet, wobei die Durchkontaktierungsöffnung unter dem Graben liegt und mit diesem verbunden ist. Das leitfähige Material wird dann in den Graben und die Durchkontaktierungsöffnung gefüllt, um eine Metallleitung und eine Durchkontaktierung zu bilden. Das leitfähige Material kann eine Diffusionssperre und ein kupferhaltiges metallisches Material über der Diffusionssperre umfassen. Die Diffusionssperre kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 132 über der Interconnect-Struktur 130 ausgebildet. Die dielektrischen Schichten 132 können aus mehreren Schichten gebildet werden. In einigen Ausführungsformen können die dielektrischen Schichten 132 aus Siliziumoxid, Siliziumoxinitrid, Siliziumoxikarbid oder dergleichen gebildet werden.
  • Durchkontaktierungsöffnungen die Durchkontaktierungen 120 entsprechen, können durch die dielektrischen Schichten 132 hindurch und in das Substrat 115 hinein gebildet werden. In einigen Ausführungsformen können die Durchkontaktierungsöffnungen metallische Merkmale der Interconnect-Struktur 130 zum Koppeln mit den aktiven und/oder passiven Bauelementen in dem Bauelementbereich 110 freilegen. Eine oder mehrere der Durchkontaktierungsöffnungen, die den Durchkontaktierungen 120 entsprechen, legen möglicherweise keine metallischen Merkmale der Interconnect-Struktur 130 frei, sodass ein Durchkontaktierungsmaterial, das anschließend in der Durchkontaktierungsöffnung ausgebildet wird, mit keinem der Bauelemente in dem Bauelementbereich 110 gekoppelt ist und als Dummy-Durchkontaktierung betrachtet werden kann. Die Durchkontaktierungsöffnungen können unter Verwendung eines fotolithografischen Prozesses gebildet werden, bei dem zum Beispiel Fotolacke und/oder Hartmasken verwendet werden, die über der dielektrischen Schicht 132 ausgebildet und strukturiert werden. Eine anisotrope Ätzung kann verwendet werden, um die Durchkontaktierungsöffnungen durch die Fotolacke und/oder Hartmasken hindurch zu bilden.
  • Die Durchkontaktierungen 120 und Kontaktpads (Kontakt-Flächen) 125 können über den dielektrischen Schichten 132 ausgebildet werden. Die Durchkontaktierungen 120 und die Kontaktpads 125 können durch ähnliche Prozesse wie bei der vorstehend beschriebenen Ausbildung der Durchkontaktierungen und der Metallleitungen der Interconnect-Struktur 130 ausgebildet werden, es können jedoch auch andere geeignete Prozesse verwendet werden. Zum Beispiel kann eine Keimschicht in den Durchkontaktierungsöffnungen abgeschieden werden, und die Durchkontaktierungen können durch Abscheiden eines leitfähigen Materials in den Durchkontaktierungsöffnungen auf der Keimschicht, beispielsweise durch Galvanisieren oder stromloses Plattieren, ausgebildet werden. Die Kontaktpads 125 können gleichzeitig oder in einem nachfolgenden ähnlichen Prozess ausgebildet werden. Die Durchkontaktierungen 120 und die Kontaktpads 125 können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden.
  • In einigen Ausführungsformen umfassen die Chips 112 einen oder mehrere bekanntermaßen gute Chips (KGDs - Known Good Dies), die funktionsgeprüft worden sind. In einigen Ausführungsformen können die Chips 112, die die Prüfung nicht bestehen, keiner weiteren Verarbeitung unterzogen werden und recycelt oder verworfen werden. In anderen Ausführungsformen können die Chips 112, die die Prüfung nicht bestanden haben, zusammen mit den KGDs während der weiteren Verarbeitung in dem Wafer 100 verbleiben und in einem späteren Schritt recycelt oder verworfen werden. Zum Beispiel wird in Ausführungsformen mit Wafer-zu-Wafer-Bonden bei Prozessen ein gesamter, nicht vereinzelter Wafer an den Wafer 100 gebondet, während in Ausführungsformen mit Chip-zu-Wafer- oder Chip-zu-Chip-Bonden bei Prozessen vereinzelte Chips an den Wafer 100 gebondet werden bzw. vereinzelte Chips an vereinzelte Chips des Wafers 100 gebondet werden. Somit werden in einigen Ausführungsformen nur diejenigen Chips 112, welche KGDs sind, nachfolgenden Verarbeitungen zum Packen unterzogen, und Chips, die die CP-Prüfung nicht bestehen, werden nicht gepackt.
  • 3a, 3b, 3c und 3d veranschaulichen verschiedene Ausführungsformen zum Verwenden des Wafers 100 und der Chips 112 in einem Packprozess. In 3a und 3b bleibt der Wafer 100 intakt und wird an einem Trägersubstrat 190 angebracht, in 3c und 3d wird der Wafer 100 vereinzelt, um die Chips 112 freizugeben. Die KGDs können dann an dem Trägersubstrat 190 angebracht werden. In 3a und 3c werden der Wafer 100 und/oder die Chips 112 gedreht (d. h. sie werden umgedreht und nach unten gerichtet an dem Trägersubstrat 190 angebracht). In 3b und 3d bleiben der Wafer 100 und/oder die Chips 112 nach oben gerichtet, und die Rückseite (nicht aktive Seite) des Wafers 100 und/oder der Chips 112 wird an dem Trägersubstrat 190 angebracht.
  • Im Allgemeinen stellt das Trägersubstrat 190 während nachfolgender Verarbeitungsschritte verschiedenen Merkmalen (z. B. dem Wafer 100) temporäre mechanische und strukturelle Unterstützung bereit. Auf diese Weise wird Schaden an den Chips 112 reduziert oder verhindert. Das Trägersubstrat 190 kann zum Beispiel Glas, Keramik, massives Silizium und dergleichen umfassen. Eine Trennschicht 150 kann dazu verwendet werden, den Wafer 100 und/oder die Chips 112 an dem Trägersubstrat 190 anzubringen. In einigen Ausführungsformen kann das Trägersubstrat 190 im Wesentlichen frei von aktiven Bauelementen und/oder funktionellen Schaltkreisen sein. In einigen Ausführungsformen kann das Trägersubstrat 190 massives Silizium umfassen, und der Wafer 100 und/oder die Chips 112 können durch eine dielektrische Trennschicht 150 an dem Trägersubstrat 190 angebracht werden. In einigen Ausführungsformen kann das Trägersubstrat 190 ein Halteband umfassen.
  • Die Trennschicht 150 kann ein beliebiger Chipbefestigungsfilm oder ein beliebiger geeigneter Klebstoff, ein beliebiges geeignetes Epoxidharz, ein beliebiger geeigneter Ultraviolettkleber (UV-Kleber) (der die Haftung verliert, wenn er UV-Strahlung ausgesetzt wird) oder dergleichen sein. Die Trennschicht 150 kann unter Verwendung eines Abscheidungsprozesses, einer Schleuderbeschichtung, eines Druckprozesses, eines Laminierungsprozesses oder dergleichen auf der Oberfläche des Trägersubstrats 190 oder auf der Oberfläche des Wafers 100 und/oder der Chips 112 ausgebildet werden. In anderen Ausführungsformen kann die Trennschicht 150 eine Wärmetrennschicht sein, wobei die Haftfestigkeit der Trennschicht wesentlich reduziert ist, nachdem die Trennschicht 150 einer geeigneten Wärmequelle ausgesetzt worden ist.
  • In einigen Ausführungsformen wird zum Anbringen des Wafers 100 und/oder der Chips 112 an dem Trägersubstrat 190 ein Fusionsbondprozess verwendet, bei dem eine isolierende Schicht des Wafers 100 direkt an eine dielektrische Trennschicht 150 gebondet wird, um eine Isolator-zu-Isolator-Bindung auszubilden. Weitere Details hinsichtlich des Fusionsbondens werden nachstehend in Zusammenhang mit dem nachstehend mit Bezug auf 20a beschriebenen Wafer-zu-Wafer-Bonden erörtert.
  • In einigen Ausführungsformen, z. B. in 3c und 3d, wird der Wafer 100 in einzelne Chips 112 vereinzelt, beispielsweise durch Sägen, Laserabtragung oder dergleichen. Anschließend können die Chips durch einen Bestückungsprozess auf dem Trägersubstrat 190 positioniert werden. Ein Spaltfüllmaterial 155 kann dann abgeschieden werden, um die Chips 112 einzukapseln, und dann derart zurückgeschliffen werden, dass eine obere Oberfläche des Spaltfüllmaterials 155 bündig mit einer oberen Oberfläche der Chips 112 ist. Das Spaltfüllmaterial 155 kann eine Formmasse wie ein Epoxidharz, ein Harz, ein formbares Polymer, Polyimid und dergleichen umfassen. Die Formmasse kann aufgebracht werden, während sie im Wesentlichen flüssig ist, und dann durch eine chemische Reaktion ausgehärtet werden, wie etwa bei einem Epoxidharz oder Harz. In anderen Ausführungsformen kann die Formmasse ein ultraviolett- (UV) oder wärmehärtendes Polymer sein, das als Gel oder verformbarer Feststoff aufgebracht wird. In einigen Ausführungsformen kann das Spaltfüllmaterial 155 ein Nicht-Polymer wie Siliziumdioxid, Siliziumnitrid oder dergleichen umfassen, zum Beispiel ein weiteres Oxid oder Nitrid, das unter Verwendung eines beliebigen geeigneten Prozesses abgeschieden wird. Das Spaltfüllmaterial 155 kann zum Beispiel durch einen CVD-, PECVD- oder ALD-Abscheidungsprozess, FCVD oder einen Glasaufschleuderprozess ausgebildet werden. Zur Vereinfachung der Bezugnahme kann die resultierende Struktur als Wafer 100' bezeichnet werden, es ist jedoch zu beachten, dass dies kein wirklicher Wafer ist, sondern in der weiteren Beschreibung als Ersatzbezeichnung für den Wafer 100 verwendet werden kann.
  • Gemäß einigen Ausführungsformen ist der Wafer 100 oder der Wafer 100' in 4 bis 7 nach unten gerichtet, wie zum Beispiel in 3a und 3c. In derartigen Ausführungsformen kann die Rückseite des Wafers 100 oder des Wafers 100' gedünnt werden. Obwohl die Struktur aus 3a veranschaulicht ist, versteht es sich, dass sie durch die Struktur (als Wafer 100' bezeichnet) aus 3c ersetzt werden kann. Sie kann auch durch die Strukturen aus 3b und 3d ersetzt werden; da diese Strukturen jedoch nach oben gerichtet ausgerichtet sind, werden in derartigen Ausführungsformen die in 4 bis 7 veranschaulichten Prozesse weggelassen. In 4 wird der Wafer 100 gedünnt, um die Dicke des Wafers 100 zu reduzieren. Das Dünnen kann durch einen CMP-Prozess, Schleifen, Ätzen oder einen anderen geeigneten Prozess erfolgen. Das Dünnen legt die Durchkontaktierungen 120 in dem Wafer 100 und/oder den Chips 112 frei und reduziert außerdem die Dicke des Wafers 100 und/oder der Chips 112, um eine bessere Wärmeableitung bereitzustellen und weniger vertikalen Raum einzunehmen. Nach dem Dünnen können der Wafer 100 und/oder die Chips 112 eine Dicke von ungefähr 2 bis 100 µm aufweisen, z. B. zwischen ungefähr 10 und 50 µm. In einigen Ausführungsformen sind eine obere Oberfläche des Spaltfüllmaterials 155 und eine obere Oberfläche (die Rückseite) des Wafers 100 und/oder der Chips 112 innerhalb von Prozessschwankungen im Wesentlichen koplanar.
  • In anderen Ausführungsformen können die Durchkontaktierungen 120, anstatt vor dem Dünnen, nach dem Dünnen des Wafers 100 und/oder der Chips 112 ausgebildet werden. In derartigen Ausführungsformen können die Durchkontaktierungen 120 unter Verwendung von Prozessen und Materialien ausgebildet werden, die den vorstehend bereits beschriebenen zum Ausbilden der Durchkontaktierungen, zum Beispiel der Interconnect-Struktur 130, ähnlich sind.
  • 5 bis 7 umfassen einen Prozess zum Hinzufügen einer Bondschicht zu der Rückseite des gedünnten Substrats 115 aus 4 gemäß einigen Ausführungsformen. In 5 kann das Substrat 115 durch einen beliebigen geeigneten Prozess, zum Beispiel durch einen Rückätzprozess unter Verwendung eines geeigneten Nass- oder Trockenätzprozesses, vertieft werden. Somit können obere Seitenwände der Durchkontaktierungen 120 freigelegt werden. In einigen Ausführungsformen kann das Substrat 115 um eine Tiefe von zwischen 0,8 µm und ungefähr 3 µm vertieft werden, andere Abmessungen werden jedoch auch in Betracht gezogen und können verwendet werden.
  • In 6 kann eine Bondschicht 160 über den freiliegenden Abschnitten der Durchkontaktierungen 120 abgeschieden werden. Die Bondschicht 160 kann aus einem beliebigen geeigneten isolierenden Material bestehen, etwa einem Oxid wie Siliziumoxid, einem Nitrid wie Siliziumnitrid, einem Polyimid oder dergleichen. Die Bondschicht 160 kann unter Verwendung eines beliebigen geeigneten Prozesses abgeschieden werden. Die Bondschicht 160 kann zum Beispiel durch einen CVD-, PECVD- oder ALD-Abscheidungsprozess, FCVD oder einen Glasaufschleuderprozess ausgebildet werden.
  • In 7 kann die Bondschicht 160 planarisiert werden, beispielsweise durch einen CMP-Prozess, wodurch eine obere Oberfläche der Durchkontaktierungen 120 bündig mit der Bondschicht 160 gestaltet wird. Die Dicke der Bondschicht 160 kann zwischen ungefähr 0,8 µm und 3 µm betragen, andere Abmessungen werden jedoch auch in Betracht gezogen und können verwendet werden.
  • 8 bis 10 umfassen einen Prozess zum Hinzufügen einer Bondschicht zu der Rückseite des gedünnten Substrats 115 aus 4 gemäß einigen Ausführungsformen. In 8 wird eine Bondschicht 160 auf dem Substrat 115 und den Durchkontaktierungen 120 abgeschieden. Die Bondschicht 160 kann unter Verwendung von Prozessen und Materialien ausgebildet werden, die den vorstehend mit Bezug auf 6 erörterten ähnlich sind. Die Dicke der Bondschicht 160 kann zwischen ungefähr 0,8 µm und 3 µm betragen, andere Abmessungen werden jedoch auch in Betracht gezogen und können verwendet werden.
  • In 9 werden Öffnungen in der Bondschicht 160 gebildet, die den Durchkontaktierungen 120 entsprechen. Die Öffnungen können unter Verwendung einer beliebigen geeigneten Technik ausgebildet werden, beispielsweise durch Laser- oder mechanisches Bohren oder eine Fotolithografietechnik. In einigen Ausführungsformen können die Öffnungen eine größere Breite aufweisen als die Durchkontaktierungen 120.
  • In 10 werden Durchkontaktierungserweiterungen 165 in den Öffnungen der Bondschicht 160 abgeschieden. Die Durchkontaktierungserweiterungen 165 können aus dem gleichen Material oder aus einem anderen Material als das Material der Durchkontaktierungen 120 bestehen. Die Durchkontaktierungserweiterungen 165 können durch eine beliebige geeignete Technik ausgebildet werden, etwa durch Verwendung von PVD, CVD, Galvanisieren, stromlosem Plattieren usw. In einigen Ausführungsformen kann vor dem Abscheiden der Durchkontaktierungserweiterungen 165 eine Keimschicht und/oder eine Sperrschicht in der Öffnung und über der Bondschicht 160 abgeschieden werden. Das Material der Durchkontaktierungserweiterungen 165 kann über den Öffnungen und über die Bondschicht 160 hinausragen. Nach der Abscheidung des Materials der Durchkontaktierungserweiterungen 165 kann eine Planarisierungstechnik wie zum Beispiel ein CMP verwendet werden, um die Durchkontaktierungserweiterungen 165 bündig mit der Bondschicht 160 zu gestalten. In einigen Ausführungsformen können die Durchkontaktierungserweiterungen 165 breiter als die Durchkontaktierungen 120 sein, wodurch ein Pad-Gebiet gebildet wird.
  • In Ausführungsformen kann bei einem Wafer-zu-Wafer- oder einem Wafer-zu-Chip-Bondprozess ein Wafer oder ein Waferstapel an den Wafer 100 und/oder die Chips 112 gebondet werden. In Ausführungsformen, in denen ein Waferstapel verwendet wird, kann der Waferstapel separat ausgebildet werden und als im Voraus gebildeter Waferstapel auf den Wafer 100 und/oder die Chips 112 gebondet werden. Diese Ausführungsformen sind nachstehend beschrieben.
  • In 11 ist eine Draufsicht eines Wafers 200, der mehrere Chips 212 aufweist, gemäß einigen Ausführungsformen veranschaulicht. Die Chips 212 können so konfiguriert sein, dass sie jeweils die gleiche Chipfunktion oder unterschiedliche Chipfunktionen aufwiesen. In einigen Ausführungsformen können die Chips 212 als Logikchip ausgebildet sein, etwa als CPU-Chip, MCU-Chip, E/A-Chip, BB-Chip, AP-Chip, SoC, SoIC oder dergleichen. In anderen Ausführungsformen können einer oder mehrere der Chips 212 ein Speicherchip, etwa ein DRAM-Chip oder ein SRAM-Chip, oder dergleichen sein. In den veranschaulichten Ausführungsformen können mehrere der Wafer 200 gestapelt werden, um einen Speicherbauelementstapel zu bilden. Zwischen den Chips 212 befinden sich Schnittgassen 211, die zum Vereinzeln der Chips 212 in einem nachfolgenden Prozess vorgesehen sind. Die Chips 212 können als Paketbereiche aufgefasst werden und die Schnittgassen 211 können als Nicht-Paketbereiche aufgefasst werden. Im Allgemeinen werden in den Schnittgassen 211 keine aktiven oder passiven Bauelemente ausgebildet, die Schnittgassen 211 sind also frei von aktiven oder passiven Bauelementen.
  • In 12 ist eine Querschnittsansicht eines Abschnitts des Wafers 200 veranschaulicht. In dem veranschaulichten Abschnitt sind ein erster Chip 212 und ein zweiter Chip 212 veranschaulicht und durch eine Schnittgasse 211 getrennt. Details sind der Einfachheit halber weggelassen. Es versteht sich, dass die Veranschaulichungen bezüglich der Chips 212 Informationszwecken dienen und nicht als auf eine bestimmte Konfiguration beschränkt anzusehen sind.
  • Die Chips 212 können ein Substrat 215 umfassen, das ein oder mehrere darin ausgebildete passive Bauelemente aufweist. Das Substrat 215 kann aus Materialien gebildet sein, die den vorstehend mit Bezug auf das Substrat 115 erörterten ähnlich sind und hier nicht wiederholt werden.
  • Der Wafer 200 umfasst für jeden der Chips 212 einen Bauelementbereich 210. Die Bauelementbereiche 210 können dahingehend den Bauelementbereichen 110 ähnlich sein, dass sie eingebettete Bauelemente wie Transistoren oder andere aktive Bauelemente wie Dioden und möglicherweise passive Bauelemente wie Kondensatoren, Induktoren, Widerstände oder dergleichen umfassen. Über dem Bauelementbereich 210 befindet sich eine Interconnect-Struktur (Verbindungsstruktur) 230, die Bauelemente miteinander verbindet und Eingangs-/Ausgangssignale zu den Bauelementen leitet. Die Interconnect-Struktur 230 kann unter Verwendung von ähnlichen Materialien und Prozessen wie bei der vorstehend beschriebenen Interconnect-Struktur 130 ausgebildet werden. Insbesondere kann die Interconnect-Struktur 230 mehrere ILD-Schichten umfassen, einschließlich einer obersten ILD-Schicht, die ihrerseits mehrere Schichten umfassen kann, wie dies etwa vorstehend bei der dielektrischen Schicht 132 beschrieben ist.
  • In 13 können Durchkontaktierungsöffnungen 219 durch die Interconnect-Struktur 230 hindurch und in das Substrat 215 hinein ausgebildet werden. In einigen Ausführungsformen können die Durchkontaktierungsöffnungen metallische Merkmale der Interconnect-Struktur 230 zum Koppeln mit den aktiven und/oder passiven Bauelementen in dem Bauelementbereich 210 freilegen. Eine oder mehrere der Durchkontaktierungsöffnungen 219 legen möglicherweise keine metallischen Merkmale der Interconnect-Struktur 230 frei, sodass ein Durchkontaktierungsmaterial, das anschließend in den Durchkontaktierungsöffnungen 219 ausgebildet wird, mit keinem der Bauelemente in dem Bauelementbereich 210 gekoppelt ist und als Dummy-Durchkontaktierung betrachtet werden kann. Die Durchkontaktierungsöffnungen 219 können unter Verwendung eines fotolithografischen Prozesses gebildet werden, bei dem zum Beispiel Fotolacke und/oder Hartmasken verwendet werden, die über der obersten dielektrischen Schicht der Interconnect-Struktur 23 0 ausgebildet und strukturiert werden. Eine anisotrope Ätzung kann verwendet werden, um die Durchkontaktierungsöffnungen durch die Photolack und/oder Hartmasken hindurch zu bilden. Die Durchkontaktierungsöffnungen 219 können mit beliebiger Struktur in dem Substrat 215 ausgebildet werden.
  • In 14 kann gemäß einigen Ausführungsformen Material für Durchkontaktierungen 220 über der Interconnect-Struktur 230 ausgebildet werden. Die Durchkontaktierungen 220 können durch ähnliche Prozesse wie bei der vorstehend beschriebenen Ausbildung der Durchkontaktierungen der Interconnect-Struktur 130 ausgebildet werden, es können jedoch auch andere geeignete Prozesse verwendet werden. Zum Beispiel kann eine Keimschicht in den Durchkontaktierungsöffnungen 219 abgeschieden werden, und die Durchkontaktierungen 220 können durch Abscheiden eines leitfähigen Materials in den Durchkontaktierungsöffnungen 219 auf der Keimschicht, beispielsweise durch Galvanisieren, stromloses Plattieren, PVD, CVD oder dergleichen, ausgebildet werden. In einigen Ausführungsformen können Kontaktpads 225 (siehe 16) gleichzeitig ausgebildet werden. Die Durchkontaktierungen 220 können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. Das Material für die Durchkontaktierungen 220 kann über die Durchkontaktierungsöffnungen 219 hinausragen und Abschnitte der Interconnect-Struktur 230 bedecken.
  • In 15 kann ein Planarisierungs- oder Schleifprozess verwendet werden, um eine obere Oberfläche der Durchkontaktierungen 220 bündig mit einer oberen Oberfläche der Interconnect-Struktur 230 zu gestalten. In 16 werden Kontaktpads 225 ausgebildet. Die Kontaktpads 225a sind physisch und elektrisch mit einer Durchkontaktierung 220 gekoppelt, und die Kontaktpads 225b sind nicht physisch mit einer Durchkontaktierung 220 gekoppelt, können jedoch physisch und elektrisch mit einer Metallleitung in der Interconnect-Struktur 230 gekoppelt sein. Daher können sie über die Interconnect-Struktur 230 auch elektrisch mit einer Durchkontaktierung 220 gekoppelt sein. Die Kontaktpads 225 können unter Verwendung eines beliebigen geeigneten Prozesses ausgebildet werden. Zum Beispiel kann eine Lackschicht abgeschieden und strukturiert werden, um Öffnungen zu bilden, die den Kontaktpads 225 entsprechen. Eine Keimschicht kann in den Öffnungen und über der Lackschicht abgeschieden werden. Als Nächstes können die Kontaktpads 225 unter Verwendung eines beliebigen geeigneten Prozesses abgeschieden werden und dann nach Bedarf bündig gestaltet werden. Schließlich kann die Lackschicht entfernt werden, wodurch auch die Keimschicht und, sofern vorhanden, auf der Keimschicht über der Lackschicht abgeschiedenes Metall entfernt werden. In einer weiteren Ausführungsform können die Kontaktpads 225 auch durch Ausbilden einer Deckschicht aus leitfähigem Material und Ätzen zum Entfernen der nicht beizubehaltenden Abschnitte des leitfähigen Materials abgeschieden werden.
  • In einer weiteren Ausführungsform kann eine dielektrische Schicht über der Interconnect-Struktur 230 abgeschieden werden, können Öffnungen, die den Kontaktpads 225 entsprechen, in der dielektrischen Schicht gebildet werden, kann in den Öffnungen eine Keimschicht abgeschieden werden und kann das Material der Kontaktpads 225 in den Öffnungen auf der Keimschicht abgeschieden werden. Ein Planarisierungsprozess kann dann eine flache obere Oberfläche bereitstellen.
  • In 17 wird eine dielektrische Schicht 235 über den Kontaktpads 225 abgeschieden. In einigen Ausführungsformen kann die dielektrische Schicht 235 (oder eine Teilschicht davon) der dielektrischen Schicht entsprechen, die verwendet wird, um die Ausbildung der Kontaktpads 225 zu unterstützen. Die Dicke der dielektrischen Schicht 235 kann um 0 nm bis 50 nm größer als die Dicke der Kontaktpads 225 sein. Anders ausgedrückt kann in einigen Ausführungsformen die dielektrische Schicht 235 dicker als die Kontaktpads 225 sein, während in anderen Ausführungsformen die dielektrische Schicht 235 eine obere Oberfläche aufweisen kann, die bündig mit der oberen Oberfläche der Kontaktpads 225 ist.
  • In 17 kann außerdem eine dielektrische Schicht 240 als Teil einer Bondstruktur 260 über den Kontaktpads 225 abgeschieden werden (siehe 19). Die dielektrische Schicht 235 und die dielektrische Schicht 240 können ein beliebiges geeignetes dielektrisches Material enthalten, etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikarbid, Siliziumoxikarbonitrid oder dergleichen, und können unter Verwendung eines beliebigen geeigneten Prozesses ausgebildet werden. Die dielektrische Schicht 235 und die dielektrische Schicht 240 können zum Beispiel durch einen CVD-, PECVD- oder ALD-Abscheidungsprozess, FCVD oder einen Glasaufschleuderprozess ausgebildet werden.
  • In 18 werden Bondpad-Durchkontaktierungen 245 ausgebildet. Die Bondpad-Durchkontaktierungen 245 können unter Verwendung von ähnlichen Prozessen und Materialien wie bei den vorstehend beschriebenen Durchkontaktierungen 220 ausgebildet werden. In einer weiteren Ausführungsform können die Bondpad-Durchkontaktierungen 245 gleichzeitig mit Bondpads 255 ausgebildet werden (siehe 19).
  • In 19 wird eine Bondschicht 250 über der dielektrischen Schicht 240 abgeschieden. Die Bondpads 255 werden in der Bondschicht 250 ausgebildet. Die Bondpads können unter Verwendung beliebiger der Materialien und Prozesse ausgebildet werden, die vorstehend mit Bezug auf die Kontaktpads 225 beschrieben sind. In einigen Ausführungsformen wird die Bondschicht 250 vor dem Ausbilden der Bondpad-Durchkontaktierungen 245 ausgebildet. Dann können die Bondpad-Durchkontaktierungen 245 und die Bondpads 255 gleichzeitig ausgebildet werden, indem zuerst Öffnungen in der Bondschicht 250, die den Bondpads 255 entsprechen, und dann Öffnungen in der dielektrischen Schicht 240, die den Bondpad-Durchkontaktierungen 245 entsprechen, gebildet werden. Als Nächstes kann eine Sperrschicht gleichzeitig sowohl für die Bondpad-Durchkontaktierungen 245 als auch die Bondpads 255 in den Öffnungen abgeschieden werden und anschließend das leitfähige Material der Bondpads 255. Schließlich kann eventuell vorhandenes überschüssiges leitfähiges Material durch einen Planarisierungs- oder Schleifprozess entfernt werden, der die oberen Oberflächen der Bondpads 255 und der Bondschicht 250 bündig gestaltet.
  • In einigen Ausführungsformen kann die Bondschicht 250 aus einem beliebigen geeigneten Material gebildet werden und eine Dicke zwischen ungefähr 0,8 µm und ungefähr 3 µm aufweisen, andere Abmessungen können jedoch auch verwendet werden. In einigen Ausführungsformen kann die Bondschicht 250 aus einem Oxid wie Siliziumoxid, einem Nitrid wie Siliziumnitrid, einem Polyimid oder dergleichen gebildet werden. In einigen Ausführungsformen kann die Bondschicht 250 aus dem gleichen Material gebildet werden, das zur Ausbildung der Bondschicht 160 verwendet wird. Die Bondschicht 250 wird verwendet, um bei einem Wafer-zu-Wafer-Bondprozess eine Fusionsbondung mit einer weiteren Bondschicht 250 zu bilden. Ein ähnlicher Prozess kann auch verwendet werden, um eine Fusionsbondung zwischen der Bondschicht 250 und der Bondschicht 160 zu bilden (siehe 7 und 9).
  • In 20a wird der Wafer 200 umgedreht und an den Wafer 100, zum Beispiel den aus 7 oder 10, gebondet. Die verwendete Bondtechnik kann eine hybride Bondtechnik sein, bei der die Bondschicht 160 des Wafers 100 und die Bondschicht 250 des Wafers 200 durch Fusionsbonden zusammengefügt werden und das Bondpad 255 durch eine direkte Metall-zu-Metall-Bindung direkt an die Durchkontaktierung 120 gebondet wird, ohne ein dazwischenliegendes Bondmaterial, wie z. B. ein Lot oder ein anderes eutektisches Material, zu verwenden. Hybrides Bonden weist den Vorteil auf, dass kein Lotmaterial zwischen den beiden gebondeten Verbindern erforderlich ist. Hybrides Bonden erzeugt eine Bond-Grenzfläche zwischen zwei Bauelementen, die eine direkte Metall-zu-Metall-Bindung der metallischen Merkmale in einem ersten Bauelement an metallische Merkmale in einem zweiten Bauelement sowie eine Fusionsbondung (bzw. Dielektrikum-zu-Dielektrikum-Bindung) von isolierenden Materialien in dem ersten Bauelement an isolierende Materialien in dem zweiten Bauelement umfasst. Es kann ein beliebiger geeigneter hybrider Bondprozess verwendet werden.
  • In dem hybriden Bondprozess werden die Bondpads 255 und die Bondschicht 250 mit den Durchkontaktierungen 120 und der Bondschicht 160 des Wafers 100 ausgerichtet und in Kontakt gebracht. Anschließend kann ein Tempern durchgeführt werden, um die leitfähigen Materialien direkt zu bonden und die isolierenden Materialien durch Fusionsbonden zusammenzufügen. Das Tempern bewirkt eine Interdiffusion der Metalle in den Bondpads 255 und der Durchkontaktierung 120, um eine direkte Metall-zu-Metall-Bindung zu bewirken. Das Tempern bewirkt auch, dass sich die Bondschicht 250 und die Bondschicht 160 dort, wo sie in direktem Kontakt miteinander stehen, durch Fusionsbonden zusammengefügt werden, indem chemische Bindungen zwischen den beiden Schichten ausgebildet werden. Zum Beispiel können die Atome (z. B. Sauerstoffatome) in einem der isolierenden Materialien der Bondschicht 160 und 250 chemische bzw. kovalente Bindungen (z. B. O-H-Bindungen) mit den Atomen (z. B. Wasserstoffatomen) in der anderen der Bondschichten 160 und 250 eingehen. Die sich ergebenden Bindungen zwischen den Bondschichten 160 und 250 sind Isolator-zu-Isolator-Bindungen. Leichte Unebenheiten der Oberflächen der Bondstrukturen können durch den Temperprozess ausgeglichen werden, während die Strukturen durch Druck zusammengehalten werden. In einigen Ausführungsformen kann eine Druckkraft von ungefähr 1 bis 10 Newton ausgeübt werden, um die Bondpads 255 und die Durchkontaktierungen 120 zusammenzudrücken und die Bondschicht 250 und die Bondschicht 160 zusammenzudrücken. In anderen Ausführungsformen wird keine Druckkraft verwendet. Der hybride Bondprozess kann bei einem Umgebungsdruck von ungefähr 1 atm bis ungefähr 100 atm, zum Beispiel ungefähr 5 atm, durchgeführt werden. Die Materialausdehnung bei der Tempertemperatur kann das Bonden vollenden und Hohlräume im Wesentlichen beseitigen.
  • Abhängig von der Robustheit des Materials der Bondschichten 160 und 250 kann die Tempertemperatur in dem hybriden Bondprozess zwischen ungefähr 150 °C und ungefähr 400 °C betragen. In Ausführungsformen, in denen beide Bondschichten 160 und 250 aus anorganischen dielektrischen Materialien, wie beispielsweise einem Oxid oder Oxinitrid, gebildet werden, kann die Tempertemperatur zwischen ungefähr 150 °C und ungefähr 400 °C betragen. Die Temperdauer des hybriden Bondprozesses kann zwischen ungefähr 0,5 Stunden und 5 Stunden betragen.
  • Durch Ausbilden der Bondschichten 160 und 250 speziell zum Bonden des Wafers 200 an den Wafer 100 kann eine bessere Fusionsbondung gebildet werden. Insbesondere stellt eine Dicke der Bondschichten 160 und 250 zwischen ungefähr 0,8 µm und 3 µm oder mehr eine Bondschichtdicke dar, die ausreichend dafür ist, das Ausbilden von chemischen Bindungen zu ermöglichen. Die minimale Solldicke von 0,8 µm ist aus mehreren Gründen wichtig. Diese Dicke stellt eine gewisse Toleranz für Schichtdickenschwankungen der beiden Bondschichten 160 und 250 bereit. Aufgrund der Schichtdickenschwankung können beim Fügen der beiden Bondschichten 160 und 250 Hohlräume zwischen den beiden Schichten beobachtet werden. Bei der Minimaldicke von ungefähr 0,8 µm können sich die Bondschicht 160 und die Bondschicht 250 beim Tempern jeweils vertikal ausdehnen, was das Füllen derartiger Hohlräume unterstützt. Die Minimaldicke von 0,8 µm bietet außerdem ausreichend Gelegenheit zur Bildung von Bindungen zwischen den Bondschichten 160 und 250. Mit anderen Worten können sich während der/des Temperprozesse(s) chemische bzw. kovalente Bindungen zwischen Materialien in der Bondschicht 160 und Materialien in der Bondschicht 250 bilden. Eine Minimaldicke von ungefähr 0,8 µm stellt genügend Material zum Bonden bereit, sodass die lokalisierten Bindungen in der Bondschicht 160 sowie der Bondschicht 250 aufbrechen und sich als kreuzweise Bindungen mit der gegenüberliegen Bondschicht 250 bzw. 160 neu bilden können. Die Minimaldicke von 0,8 µm stellt außerdem genügend Material bereit, um mehreren Temperzyklen standzuhalten. Wie vorstehend und in der nachfolgenden Erörterung angemerkt ist, können nach dem Aneinanderbonden verschiedener Strukturen in einem Temperprozess außerdem nachfolgende Strukturen (z. B. Wafer 200, Waferstapel 300 oder Waferstapel 400) in einem nachfolgenden Temperprozess gebondet werden. Wie vorstehend erörtert ist, kann jeder Temperprozess zwischen 0,5 Stunden und 5 Stunden dauern. Daher müssen die Bondschichten 160 und die Bondschichten 250 mehreren Temperprozessen standhalten. Eine Minimaldicke der Bondschichten 160 und 250 von ungefähr 0,8 µm stellt eine angemessene Robustheit bereit, um diesen Temperzyklen standzuhalten. Es ist zu beachten, dass in einigen Ausführungsformen, je nach Material der Bondschichten 160 und 250, andere Dicken in Betracht gezogen werden, einschließlich Dicken von weniger als 0,8 µm. Es versteht sich außerdem, dass Gesamtdickenschwankungen bewirken können, dass die Dicke der Bondschichten 160 und 250 in einigen Gebieten kleiner als 0,8 µm ist.
  • Die gebondeten leitfähigen Materialien der Bondpads 255 und der Durchkontaktierungen 120 können unterscheidbare Grenzflächen aufweisen. Das heißt, es ist nach dem Bonden noch möglich, die Grenzfläche zu betrachten und zu bestimmen, dass die Bondpads 255 und die Durchkontaktierungen 120 separat ausgebildet wurden und zusammengefügt worden sind. In ähnlicher Weise können auch die gebondeten isolierenden Materialien der Bondschicht 250 und der Bondschicht 160 eine unterscheidbare Grenzfläche aufweisen.
  • 20a umfasst einen vergrößerten (vergrößert dargestellten) Abschnitt der Bond-Grenzfläche. In diesem vergrößerten Abschnitt ist eine Sperrschicht 221 so veranschaulicht, dass sie die Durchkontaktierung 220 umgibt. In ähnlicher Weise ist eine Sperrschicht 121 so veranschaulicht, dass sie die Durchkontaktierung 120 umgibt, und eine Sperrschicht 246 ist so veranschaulicht, dass sie die Bondpad-Durchkontaktierungen 245 umgibt.
  • 20b veranschaulicht einen hybriden Bondprozess, bei dem die untere Struktur nicht nach unten gerichtet, sondern nach oben gerichtet ist, wie etwa in 3b und 3d vorgesehen. Insbesondere umfasst 20b die in 3d veranschaulichte Struktur als untere Struktur. Der vergrößerte Abschnitt der 20b veranschaulicht eine Metall-zu-Metall-Bindung zweier Bondpads und die Fusionsbondung der Bondschicht 250 an die dielektrische Schicht 132 nach dem hybriden Bondprozess. Der vergrößerte Abschnitt veranschaulicht außerdem metallische Merkmale 131, welche Metallleitungen und Durchkontaktierungen in der Interconnect-Struktur 130 umfassen, wobei einige Durchkontaktierungen 120 elektrisch und physisch mit den metallischen Merkmalen 131 in der Interconnect-Struktur 130 gekoppelt sein können, während andere möglicherweise nicht gekoppelt sind. Obwohl die Struktur aus 3d veranschaulicht ist, ist der vergrößerte Abschnitt auch auf die Struktur aus 3b oder 3d anwendbar.
  • In 21 wird der Wafer 200 unter Verwendung eines beliebigen geeigneten Prozesses gedünnt. Das Dünnen kann durch einen CMP-Prozess, Schleifen, Ätzen oder einen anderen geeigneten Prozess erfolgen. Das Dünnen legt die Durchkontaktierungen 220 in den Chips 212 frei und reduziert außerdem die Dicke der Chips 212, um eine bessere Wärmeableitung bereitzustellen und weniger Raum einzunehmen. Nach dem Dünnen können der Wafer 200 und die Chips 212 eine Dicke von ungefähr 2 µm bis 500 µm aufweisen, beispielsweise zwischen ungefähr 10 µm und 50 µm. In einigen Ausführungsformen sind eine obere Oberfläche des Substrats 215 des Wafers 200 und eine obere Oberfläche der Durchkontaktierungen 220 bündig miteinander.
  • In 22 bis 24 wird der Wafer 200 gemäß Ausführungsformen dazu vorbereitet, an einen weiteren Wafer gebondet zu werden, indem eine hintere Bondschicht 265 (24) hinzugefügt wird. In einigen Ausführungsformen, etwa wie in 22 veranschaulicht ist, kann das Substrat 215 des Wafers 200 vertieft werden, um die oberen Seitenwände der Durchkontaktierungen 220 freizulegen. Dieser Prozess kann dem vorstehend mit Bezug auf das Vertiefen des Substrats 115 in 5 beschriebenen Prozess ähnlich sein. Insbesondere kann das Substrat um eine Tiefe von 0,8 µm bis ungefähr 3 µm vertieft werden; anders ausgedrückt können die Durchkontaktierungen 220 um 0,8 µm bis ungefähr 3 µm aus dem Substrat 215 herausragen. In 23 kann die hintere Bondschicht 265 über den freigelegten Durchkontaktierungen 220 abgeschieden werden. Die hintere Bondschicht 265 kann unter Verwendung von Prozessen und Materialien abgeschieden werden, die den vorstehend mit Bezug auf die Bondschicht 160 aus 6 beschriebenen ähnlich sind. In 24 kann die hintere Bondschicht 265 durch einen CMP- oder Schleifprozess planarisiert werden, um die oberen Oberflächen der hinteren Bondschicht 265 bündig mit den oberen Oberflächen der Durchkontaktierungen 220 zu gestalten. Dieser Prozess kann dem vorstehend mit Bezug auf die Bondschicht 160 und die Durchkontaktierungen 120 aus 7 beschriebenen Prozess ähnlich sein.
  • In anderen Ausführungsformen kann, ähnlich wie bei der vorstehend mit Bezug auf 8 beschriebenen Bondschicht 160, das Substrat 215 nicht vertieft werden, und die hintere Bondschicht 265 kann auf dem Substrat 215 und den freiliegenden Durchkontaktierungen 220 abgeschieden werden. Als Nächstes können, ähnlich wie bei dem vorstehend mit Bezug auf 9 beschriebenen Prozess. Öffnungen in der hinteren Bondschicht 265 geschaffen werden. Dann können, ähnlich wie bei dem vorstehend mit Bezug auf 10 beschriebenen Prozess, Durchkontaktierungserweiterungen in den Öffnungen ausgebildet werden und die oberen Oberflächen der Durchkontaktierungserweiterungen bündig mit der oberen Oberfläche der hinteren Bondschicht 265 gestaltet werden.
  • In 25 wird gemäß einigen Ausführungsformen der Wafer 200 zu dem Wafer 200a und ein weiterer Wafer 200b wird an den Wafer 200a gebondet. Der Wafer 200b kann unter Verwendung einer hybriden Bondtechnik, etwa der vorstehend mit Bezug auf 20a beschriebenen, an den Wafer 200a gebondet werden. Bei jeder nachfolgenden hybriden Bondtechnik können Strukturen, die bereits mit einer hybriden Bondtechnik verbunden wurden, bei der Durchführung der Bondtemperung eine Stärkung ihrer Bondfestigkeit erfahren. Daher kann in einigen Ausführungsformen die Bondfestigkeit zwischen verschiedenen Strukturen unterschiedlich sein.
  • In 26 können der Dünnungsprozess und die Ausbildung einer hinteren Bondschicht 265, wie vorstehend mit Bezug auf 21 bis 24 beschrieben ist, an dem Wafer 200b wiederholt werden, und weitere Wafer 200 bis zu einem Wafer 200n können unter Verwendung von hybriden Bondtechniken, wie vorstehend mit Bezug auf 20a beschrieben, gestapelt und gebondet werden. Die Gesamtzahl an Wafern 200 kann zwischen ungefähr 1 und 16 oder mehr betragen. In einigen Ausführungsformen kann jeder Wafer 200 mit einer minimalen Bond-Temperdauer gebondet werden, z. B. zwischen 30 min und 60 min, bis der letzte Wafer 200n gebondet wird, bei welchem eine längere Bond-Temperdauer verwendet wird, wodurch die Bondfestigkeit der bereits gebondeten Strukturen erhöht wird und gleichzeitig die gesamte Verarbeitungszeit verringert wird. In einigen Ausführungsformen ist dann die Bondfestigkeit zwischen den zuerst gebondeten Wafern größer als bei später gebondeten Wafern. Zum Beispiel kann die Bondfestigkeit zwischen den Wafern 200a und 200b am größten sein, die Bondfestigkeit zwischen den Wafern 200b und 200c am zweitgrößten sein und so weiter.
  • 27 bis 30 veranschaulichen einen Prozess zum Ausbilden eines zweischichtigen Waferstapels 300 gemäß einigen Ausführungsformen, der zum Anbringen an den Wafer 100 verwendet werden kann. In 27 wird der Wafer 200 aus 19 als Wafer 200a durch eine Trennschicht 310 an einem Trägersubstrat 305 angebracht. Das Trägersubstrat 305 und die Trennschicht 310 können aus ähnlichen Materialien wie das Trägersubstrat 190 und die Trennschicht 150 gebildet werden, die vorstehend mit Bezug auf 3a, 3b, 3c und 3d beschrieben sind. In 28 können die vorstehend mit Bezug auf 21 bis 24 beschriebenen Prozesse durchgeführt werden, um den Wafer 200a zu dünnen und die hintere Bondschicht 265 des Wafers 200a auszubilden.
  • In 29 wird ein zweiter Wafer 200b durch einen hybriden Bondprozess an den ersten Wafer 200a gebondet, wie vorstehend mit Bezug auf 20a beschrieben ist. In 30 kann das Trägersubstrat 305 entfernt werden, wodurch der zweischichtige Waferstapel 300 gebildet wird. Das Trägersubstrat 305 kann durch Bestrahlen der Trennschicht 310 mit UV-Strahlung, einen mechanischen Schleifprozess, einen Rückätzprozess, einen Heizprozess, Kombinationen davon oder dergleichen entfernt werden.
  • In 31 wird der zweischichtige Waferstapel 300 an den Wafer 100 gebondet, zum Beispiel den aus 10. Der zweischichtige Waferstapel 300 kann unter Verwendung eines hybriden Bondprozesses, etwa dem vorstehend mit Bezug auf 20a beschriebenen, an den Wafer 100 gebondet werden.
  • In 32 wird der zweischichtige Waferstapel 300 zu dem Waferstapel 300a und der Prozess zum Bonden eines zweischichtigen Waferstapels 300 kann beliebig oft wiederholt werden, um insgesamt n zweischichtige Waferstapel 300 an den Wafer 100 zu bonden. Die Gesamtzahl von Wafern 200 beträgt 2 mal n. Vor dem Bonden jedes weiteren zweischichtigen Waferstapels 300 kann der vorherige zweischichtige Waferstapel 300 bearbeitet werden, um den obersten Wafer 200 des zweischichtigen Waferstapels 300 zu dünnen und die hintere Bondschicht 265 auszubilden, etwa wie vorstehend mit Bezug auf 21 bis 24 beschrieben ist. In einigen Ausführungsformen kann jeder Waferstapel 300 mit einer minimalen Bond-Temperdauer gebondet werden, z. B. zwischen 30 min und 60 min, bis der letzte Waferstapel 300n gebondet wird, bei welchem eine längere Bond-Temperdauer verwendet wird, wodurch die Bondfestigkeit der bereits gebondeten Strukturen erhöht wird und gleichzeitig die gesamte Verarbeitungszeit verringert wird. In einigen Ausführungsformen ist dann die Bondfestigkeit zwischen zweischichtigen Waferstapeln 300 größer als bei später gebondeten Waferstapeln. Zum Beispiel kann die Bondfestigkeit zwischen den Waferstapeln 300a und 300b am größten sein, die Bondfestigkeit zwischen den Waferstapeln 300b und 300c am zweitgrößten sein und so weiter. Außerdem ist in einigen Ausführungsformen die Bondfestigkeit zwischen den einzelnen Wafern 200 innerhalb des Waferstapels 300 größer als die Bondfestigkeit zwischen den Waferstapeln 300.
  • In 33 wird gemäß einigen Ausführungsformen ein vierschichtiger Waferstapel 400 aus einzelnen Wafern 200 gebildet, welche einen Wafer 200a, einen Wafer 200b, einen Wafer 200c und einen Wafer 200d umfassen. Der vierschichtige Waferstapel 400 kann gebildet werden, indem der Prozess zum Hinzufügen weiterer Wafer 200, z. B. zu der Struktur aus 29, fortgesetzt wird. Vor dem Bonden jedes weiteren Wafers 200 kann der vorherige Wafer 200 bearbeitet werden, um den Wafer 200 zu dünnen und die hintere Bondschicht 265 auszubilden, wie vorstehend mit Bezug auf 21 bis 24 beschrieben ist. In einigen Ausführungsformen kann jeder Wafer 200 mit einer minimalen Bond-Temperdauer gebondet werden, z. B. zwischen 30 min und 60 min, bis der letzte Wafer 200d gebondet wird, bei welchem eine längere Bond-Temperdauer verwendet wird, wodurch die Bondfestigkeit der bereits gebondeten Strukturen erhöht wird und gleichzeitig die gesamte Verarbeitungszeit verringert wird.
  • In 34 wird gemäß einigen Ausführungsformen ein vierschichtiger Waferstapel 400 aus zweischichtigen Waferstapeln 300 gebildet. Der vierschichtige Waferstapel 400 in 34 kann durch Hinzufügen eines weiteren zweischichtigen Waferstapels 300 (siehe 30), zum Beispiel zu der Struktur aus 29, gebildet werden. In einer weiteren Ausführungsform kann ein zweischichtiger Waferstapel 300, zum Beispiel der aus 30, an einem Trägersubstrat angebracht werden, und danach kann ein weiterer zweischichtiger Waferstapel 300 oder zwei Wafer 200 an den ersten zweischichtigen Waferstapel 300 gebondet werden. In einer weiteren Ausführungsform kann ein zweischichtiger Waferstapel 300 an einen Wafer 200, zum Beispiel die Struktur aus 28, gebondet werden und anschließend ein weiterer Wafer 200. Vor dem Bonden jedes weiteren Wafers 200 oder zweischichtigen Waferstapels 300 kann der vorherige Wafer 200 bzw. der obere Wafer 200 des zweischichtigen Waferstapels 300 bearbeitet werden, um den Wafer 200 zu dünnen und die hintere Bondschicht 265 auszubilden, etwa wie vorstehend mit Bezug auf 21 bis 24 beschrieben ist.
  • In 35 kann das Trägersubstrat 405 entfernt werden, wodurch der vierschichtige Waferstapel 400 gebildet wird. Der vierschichtige Waferstapel 400 wird an den Wafer 100 gebondet, zum Beispiel den aus 10. Der vierschichtige Waferstapel 400 kann unter Verwendung eines hybriden Bondprozesses, etwa des vorstehend mit Bezug auf 20a beschriebenen, an den Wafer 100 gebondet werden.
  • In 36 wird der vierschichtige Waferstapel 400 zu dem Waferstapel 400a und der Prozess zum Bonden eines vierschichtigen Waferstapels 400 kann beliebig oft wiederholt werden, um insgesamt n vierschichtige Waferstapel 400 an den Wafer 100 zu bonden. Die Gesamtzahl von Wafern 200 beträgt 4 mal n. Vor dem Bonden jedes weiteren vierschichtigen Waferstapels 400 kann der vorherige vierschichtige Waferstapel 400 bearbeitet werden, um den obersten Wafer 200 des vierschichtigen Waferstapels 400 zu dünnen und die hintere Bondschicht 265 auszubilden, etwa wie vorstehend mit Bezug auf 21 bis 24 beschrieben ist. In einigen Ausführungsformen kann jeder Waferstapel 400 mit einer minimalen Bond-Temperdauer gebondet werden, z. B. zwischen 30 min und 60 min, bis der letzte Waferstapel 400n gebondet wird, bei welchem eine längere Bond-Temperdauer verwendet wird, wodurch die Bondfestigkeit der bereits gebondeten Strukturen erhöht wird und gleichzeitig die gesamte Verarbeitungszeit verringert wird. In einigen Ausführungsformen ist dann die Bondfestigkeit zwischen vierschichtigen Waferstapeln 400 größer als bei später gebondeten Waferstapeln 400. Zum Beispiel kann die Bondfestigkeit zwischen den Waferstapeln 400a und 400b am größten sein, die Bondfestigkeit zwischen den Waferstapeln 400b und 400c am zweitgrößten sein und so weiter. Außerdem ist in einigen Ausführungsformen die Bondfestigkeit zwischen den einzelnen Wafern 200 innerhalb der jeweiligen Waferstapel 400 größer als die Bondfestigkeit zwischen den Waferstapeln 400.
  • In 37a, 37b, 37c und 37d kann eine beliebige Kombination einer beliebigen Anzahl von Wafern 200, zweischichtigen Waferstapeln 300 und/oder vierschichtigen Waferstapeln 400 in beliebiger Reihenfolge an den Wafer 100, der aus 3a und 3b herrührt, oder den Wafer 100', der aus 3c und 3d herrührt, gebondet werden. Es wird angemerkt, dass in 37b und 37d die dielektrische Schicht 132 synonym zu der Bondschicht 160 sein kann. In einigen Ausführungsformen kann der Wafer 100' modifiziert werden, um eine obere Bondschicht 160 über dem Spaltfüllmaterial 155 hinzuzufügen, indem das Spaltfüllmaterial 155 vertieft wird und die Bondschicht 160 dort abgeschieden wird, wo das Spaltfüllmaterial 155 entfernt wurde. In anderen Ausführungsformen kann der Wafer 100' modifiziert werden, um eine obere Bondschicht 160 über dem Spaltfüllmaterial 155 hinzuzufügen, indem eine Bondschicht 160 über dem Spaltfüllmaterial 155 und über den Chips 112 abgeschieden wird, Öffnungen in der Bondschicht 160 gebildet werden, welche die Kontaktpads 125 freilegen, und die Kontaktpads 125 durch die Öffnungen hindurch in die Bondschicht 160 erweitert werden. Diese Prozesse sind vorstehend mit Bezug auf 5 bis 6 und 8 bis 10 beschrieben und können ausgehend von diesen Ausführungsformen nach Bedarf modifiziert werden.
  • In einigen Ausführungsformen kann jeder Wafer 200, zweischichtige Waferstapel 300 oder vierschichtige Waferstapel 400 mit einer minimalen Bond-Temperdauer gebondet werden, z.B. zwischen 30 min und 60 min, bis der letzte Wafer 200 bzw. Waferstapel 300 oder 400 gebondet wird, bei welchem eine längere Bond-Temperdauer verwendet wird, wodurch die Bondfestigkeit der bereits gebondeten Strukturen erhöht wird und gleichzeitig die gesamte Verarbeitungszeit verringert wird.
  • Die Gesamtzahl an Wafern 200 kann durch die Kombination der einzelnen Wafer 200, zweischichtigen Waferstapel 300 und vierschichtigen Waferstapel 400 bestimmt sein. Die Gesamtzahl an Wafern 200 kann zum Beispiel zwischen einem Wafer 200 und ungefähr zwanzig Wafern 200 betragen. Vor dem Bonden jedes weiteren Wafers 200, zweischichtigen Waferstapels 300 oder vierschichtigen Waferstapels 400 kann der vorherige Wafer 200, zweischichtige Waferstapel 300 bzw. vierschichtige Waferstapel 400 bearbeitet werden, um den obersten Wafer 200 zu dünnen und die hintere Bondschicht 265 auszubilden, etwa wie vorstehend mit Bezug auf 21 bis 24 beschrieben ist.
  • In einer Ausführungsform kann jeder Wafer 200 ein Speicherwafer sein, und ein Stapel von Wafern 200 kann einen Speicherwürfel bilden. Der Speicherwürfel kann zum Beispiel acht Wafer 200 umfassen. In einigen Ausführungsformen können über eine designmäßige Anzahl von Wafern 200 hinaus ein oder mehrere Extrawafer 200 enthalten sein, um Ersatzkapazität für den Fall bereitzustellen, dass einer oder mehrere der Wafer 200 eine Prüfung nicht bestehen. Zum Beispiel können in einer Ausführungsform neun Wafer 200 an den Wafer 100 oder den Wafer 100' gebondet werden, der eine Speichersteuerung sein kann. Wenn bestimmt wird, dass einer der neun Wafer 200 defekt ist, kann die Speichersteuerung dazu programmiert werden, den defekten Wafer 200 zu umgehen, ohne die Funktionalität der gesamten Kombination aus Speicher und Steuerung zu verlieren.
  • In einigen Ausführungsformen können eine oder mehrere der verschiedenen Schichten der Wafer 200 unterschiedliche Funktionalität aufweisen.
  • In 38a wird nach dem Dünnen des obersten Wafers 200 (d. h. des Wafers 200n) das Trägersubstrat 190 entfernt, dann werden die Pakete 500 vereinzelt und dann werden Verbinder 515 auf der Vorderseite des Wafers 100/100' ausgebildet. Diese Prozesse können in einer beliebigen geeigneten Reihenfolge durchgeführt werden. In einigen Ausführungsformen wird erst das Trägersubstrat 190 entfernt, dann werden die Verbinder 515 ausgebildet und dann die Pakete 500 vereinzelt. In anderen Ausführungsformen werden erst die Pakete 500 mit dem Trägersubstrat 190 daran vereinzelt, dann wird das Trägersubstrat 190 entfernt, und dann werden die Verbinder 515 ausgebildet. Diese Prozesse werden nachstehend detaillierter beschrieben.
  • Ein optionales Wärmegrenzflächenmaterial (TIM - Thermal Interface Material) 540 und eine Wärmeableitungsstruktur 550, welche nachstehend detaillierter beschrieben wird, sind ebenfalls in 38a veranschaulicht. 38a umfasst außerdem eine optionale Umverteilungsstruktur 530, die unter Verwendung von Materialien und Prozessen ausgebildet werden kann, die den vorstehend mit Bezug auf die Interconnect-Struktur 130 beschriebenen ähnlich sind und hier nicht wiederholt werden.
  • Die Pakete 500 können unter Verwendung einer beliebigen geeigneten Schneidtechnik 560 vereinzelt werden. Die Schneidtechnik 560 kann Trockenätzen, Nassätzen, anisotropes Ätzen oder Plasmaätzen unter Verwendung geeigneter Ätzmittel umfassen. Die Schneidtechnik 560 kann mehrere Durchgänge eines Lasers umfassen, um die Pakete 500 per Laser voneinander zu trennen. Die Schneidtechnik 560 kann einen mechanischen Prozess umfassen, wie beispielsweise eine Säge, die zum Schneiden bis in eine gewünschte Tiefe eingerichtet ist. Es kann auch eine Kombination der vorstehend genannten Schneidtechniken 560 verwendet werden. Die Vereinzelung erfolgt in den Nichtpaketbereichen (außerhalb der Bereiche der Pakete 500, siehe z. B. die Schnittgassen 111 in 1 und die Schnittgassen 211 in 11). Die Vereinzelung schneidet durch die bearbeiteten Waferstapel bis hinunter zu der Trennschicht 150. In einigen Ausführungsformen kann die Vereinzelung weiter durch die Trennschicht 150 hindurch und auch weiter in oder durch das Trägersubstrat 190 fortschreiten.
  • Verbinder 515 werden auf einer Vorderseite des Wafers 100 ausgebildet. Die Verbinder 515 können unter Verwendung eines beliebigen geeigneten Prozesses ausgebildet werden und umfassen verschiedene Konfigurationen. In einigen Ausführungsformen können die Verbinder 515 C4-Höcker (Controlled Collapse Chip Connection-Höcker), Mikrohöcker, Lötperlen oder dergleichen sein. Beispielsweise können Öffnungen (nicht gezeigt) in einer auf der Vorderseite des Wafers 100 abgeschiedenen Passivierungsschicht hergestellt werden, wobei die Öffnung metallische Merkmale freilegt, etwa Kontaktpads 125 des Wafers 100 oder Metallleitungen der optionalen Umverteilungsstruktur 530. Verbinder 515 werden in den Öffnungen ausgebildet. In einigen Ausführungsformen kann vor der Ausbildung der Verbinder 515 eine UBM-Schicht (Under-Bump Metallurgy-Schicht bzw. Unterhöckermetallisierungs-Schicht) in den Öffnungen ausgebildet werden. In der veranschaulichten Ausführungsform weisen die Verbinder 515 untere Abschnitte 505 (näher am Wafer 100) auf, die ein leitfähiges Material umfassen, und obere Abschnitte 510 (weiter vom Wafer 100 entfernt) auf, die ein Lotmaterial umfassen. Die unteren Abschnitte 505 und die oberen Abschnitte 510 können auch als leitfähige Säulen 505 bzw. Lötkappen 510 bezeichnet werden.
  • Die Verbinder 515 können durch die Durchkontaktierungen 120/220, die Bondpad-Durchkontaktierungen 245 und die Interconnect-Strukturen 130, 230 und/oder 530 mit leitfähigen Merkmalen des Wafers 100 sowie mit einzelnen der Wafer 200a bis 200n gekoppelt werden.
  • Das optionale Wärmegrenzflächenmaterial (TIM) 540 wird über den Paketen 500 ausgebildet. Das TIM 540 ist ein Material mit guter Wärmeleitfähigkeit, die größer als ungefähr 5 W/m·K sein kann und gleich oder größer als ungefähr 50 W/m·K oder 100 W/m·K sein kann. Die optionale Wärmeableitungsstruktur 550 kann durch das TIM 540 angebracht sein, das auch klebfähig sein kann. Die Wärmeableitungsstruktur 550 weist eine hohe Wärmeleitfähigkeit auf und kann unter Verwendung eines Metalls, einer Metalllegierung oder dergleichen ausgebildet werden. Beispielsweise kann die Wärmeableitungsstruktur 550 ein Metall, wie Al, Cu, Ni, Co und dergleichen, oder eine Legierung davon umfassen. Die Wärmeableitungsstruktur 550 kann auch aus einem Verbundmaterial gebildet werden, das aus der Gruppe ausgewählt ist, die aus Siliziumkarbid, Aluminiumnitrid, Grafit und dergleichen besteht. Die Wärmeableitungsstruktur 550 kann verwendet werden, um Wärme durch jeden der gebondeten Wafer 100/100' und die Wafer 200 abzuleiten. Die durchgehenden Durchkontaktierungen 120 des Wafers 100/100' und die durchgehenden Durchkontaktierungen 220 des Wafers 200 können die von den Bauelementbereichen 110 (siehe 2) und/oder den Bauelementbereichen 210 (siehe 12) erzeugte Wärme effektiv abführen. Wenn die durchgehendem Durchkontaktierungen 120 und die durchgehenden Durchkontaktierungen 220 miteinander ausgerichtet sind, etwa wie veranschaulicht ist, kann die Wärmeableitung effizienter sein. Bei manchen Ausführungsformen wird jedoch abhängig von dem Design der Bauelementbereiche 110 und der Bauelementbereiche 210 und dem Verlauf der Metallleitungen und der durchgehenden Durchkontaktierungen in den Interconnect-Strukturen 130 und 230 auch in Betracht gezogen, dass die durchgehenden Durchkontaktierungen 120 und die durchgehenden Durchkontaktierungen 220 nicht miteinander ausgerichtet sind oder bei Bedarf weggelassen werden können.
  • 38b ist ähnlich der 38a, mit dem Unterschied, dass der Wafer 100/100' nach oben gerichtet ist, sodass die Rückseite des Wafers nach unten gerichtet ist (wie beispielsweise in 37b und 37d veranschaulicht ist). In derartigen Ausführungsformen kann das Trägersubstrat 190 entfernt werden und das Substrat 115 des Wafers 100 kann gedünnt werden, um die Durchkontaktierungen 120 freizulegen. Dann kann eine Umverteilungsstruktur 530 ausgebildet werden, um die Durchkontaktierungen 120 auf der Rückseite des Wafers 100/100' oder der Vorderseite des Pakets 500 nach Bedarf zu verschalten. Die Umverteilungsstruktur 530 kann unter Verwendung von ähnlichen Prozessen und Materialien wie bei der vorstehend mit Bezug auf 2 beschriebenen Interconnect-Struktur 130 ausgebildet werden. Dann können, ähnlich wie vorstehend mit Bezug auf 38a beschrieben ist, die Pakete 500 vereinzelt, die Verbinder 515 ausgebildet, das TIM 540 ausgebildet und die Wärmeableitungsstruktur 550 aufgebracht werden.
  • 38a und 38b stellen außerdem eine kombinierte Ansicht des Wafers 100/100' bereit, die sowohl den Wafer 100 als auch den Wafer 100' aus 37a, 37b, 37c und 37d veranschaulicht. Insbesondere ist in der linken Hälfte von 38a und 38b das Spaltfüllmaterial 155 gemäß 37c und 37d veranschaulicht, in der rechten Hälfte von 38a und 39b wird das Spaltfüllmaterial 155 dagegen gemäß 37a und 37b nicht verwendet.
  • Ausführungsformen umfassen einen Stapelprozess mit hybridem Wafer-zu-Wafer-Bonden, um eine große Flexibilität beim Ausbilden eines gepackten Bauelements mit mehreren Funktionen bereitzustellen. Um eine qualitativ hochwertige Bondung zwischen den Wafern zu erzielen, kann auf aneinandergrenzenden Stücken jeweils eine Bondschicht ausgebildet werden, um eine Fusionsbondung zwischen den Bondschichten bereitzustellen, die weniger fehleranfällig ist als andere Bondprozesse. Durch Bereitstellen eines zur Kontaktierung vorgesehenen Gebiets (z. B. eines Kontaktpads), das größer als ein angrenzendes metallisches Merkmal ist, das zum Beispiel ein Abschnitt einer Durchkontaktierung sein kann, können die metallischen Merkmale des Wafers flexibel ausgerichtet werden. Zusätzlich können die metallischen Merkmale, wie etwa durchgehende Durchkontaktierungen, dazu verwendet werden, Signale durch die gesamte Paketstruktur zu leiten und/oder Wärme davon abzuführen.
  • Eine Ausführungsform ist ein Verfahren, welches Dünnen eines ersten Wafers umfasst, um Metalldurchkontaktierungen freizulegen. Eine Bondschicht wird über den Metalldurchkontaktierungen ausgebildet, wobei sich die Metalldurchkontaktierungen durch die Bondschicht hindurch erstrecken. Ein zweiter Wafer wird an den ersten Wafer gedrückt, wobei Bondpads des zweiten Wafers mit den Metalldurchkontaktierungen des ersten Wafers ausgerichtet sind, und die Bondpads des zweiten Wafers werden ohne Verwendung eines Bondmaterials zwischen den Bondpads und den Metalldurchkontaktierungen an die Metalldurchkontaktierungen des ersten Wafers gebondet. Die Bondschicht des ersten Wafers wird mit einer Bondschicht des zweiten Wafers zusammengefügt. In einer Ausführungsform kann das Ausbilden der Bondschicht umfassen: Vertiefen eines ersten Materials, das die Metalldurchkontaktierungen umgibt; Abscheiden eines zweiten Materials, das der Bondschicht entspricht; und Planarisieren des zweiten Materials, um eine obere Oberfläche des zweiten Materials bündig mit oberen Oberflächen der Metalldurchkontaktierungen zu gestalten. In einer Ausführungsform kann das Ausbilden der Bondschicht umfassen: Abscheiden der Bondschicht über den Metalldurchkontaktierungen; Ausbilden von Öffnungen in der Bondschicht, wobei die Öffnungen den Metalldurchkontaktierungen entsprechen; Abscheiden einer Metalldurchkontaktierungserweiterung in den Öffnungen, wobei die Metalldurchkontaktierungserweiterung physisch mit den Metalldurchkontaktierungen gekoppelt ist; und Planarisieren der Metalldurchkontaktierungserweiterung, um eine obere Oberfläche der Bondschicht bündig mit oberen Oberflächen der Metalldurchkontaktierungen zu gestalten. In einer Ausführungsform bilden der erste Wafer und der zweite Wafer zusammen einen ersten Waferstapel, ferner möglicherweise umfassend: Drücken des ersten Waferstapels an einen dritten Wafer, wobei Bondpads des ersten Wafers mit metallischen Merkmalen des dritten Wafers ausgerichtet sind; Bonden der Bondpads des ersten Wafers an die metallischen Merkmale des dritten Wafers ohne Verwendung eines Bondmaterials zwischen den Bondpads und den metallischen Merkmalen; und Zusammenfügen einer Bondschicht des ersten Wafers mit einer Bondschicht des dritten Wafers. In einer Ausführungsform kann der erste Wafer eine Steuerung zum Steuern von Bauelementen in dem ersten Waferstapel umfassen. In einer Ausführungsform ist der erste Wafer nach unten gerichtet und der dritte Wafer nach oben gerichtet, wobei eine Seite des dritten Wafers an eine Seite des ersten Wafers gebondet wird. In einer Ausführungsform kann das Verfahren umfassen: Vereinzeln eines gestapelten Bauelementpakets aus dem ersten Wafer und dem zweiten Wafer. In einer Ausführungsform bilden der erste Wafer und der zweite Wafer zusammen einen ersten Waferstapel, wobei das Verfahren ferner umfassen kann: Bilden eines zweiten Waferstapels, der einen zweischichtigen Waferstapel umfassen kann; Dünnen des zweiten Wafers, um zweite Metalldurchkontaktierungen des ersten Waferstapels freizulegen; Ausbilden einer zweiten Bondschicht über den zweiten Metalldurchkontaktierungen, wobei sich die zweiten Metalldurchkontaktierungen durch die zweite Bondschicht hindurch erstrecken; Drücken des zweiten Waferstapels an den ersten Waferstapel, wobei Bondpads des zweiten Waferstapels mit den zweiten Metalldurchkontaktierungen ausgerichtet sind; Bonden der Bondpads des zweiten Waferstapels an die zweiten Metalldurchkontaktierungen des ersten Waferstapels ohne Verwendung eines Bondmaterials zwischen den Bondpads des zweiten Waferstapels und den zweiten Metalldurchkontaktierungen; und Zusammenfügen der zweiten Bondschicht mit einer Bondschicht des zweiten Waferstapels, um einen ersten vierlagigen Waferstapel zu bilden. In einer Ausführungsform umfasst das Verfahren Bonden von Bondpads des ersten vierlagigen Waferstapels an metallische Merkmale des dritten Wafers ohne Verwendung eines Bondmaterials zwischen den Bondpads und den metallischen Merkmalen; und Zusammenfügen einer Bondschicht des ersten vierlagigen Waferstapels mit einer Bondschicht des dritten Wafers. In einer Ausführungsform ist jeder der Wafer in dem ersten vierlagigen Waferstapel nach unten gerichtet. In einer Ausführungsform weist die Bondschicht des ersten Wafers eine Dicke zwischen 0,8 µm und 3 µm auf.
  • Eine weitere Ausführungsform ist ein Paket, das ein erstes Bauelement, ein zweites Bauelement und ein drittes Bauelement umfasst. Das erste Bauelement kann einen ersten Satz von Durchkontaktierungen, erste aktive Bauelemente und eine erste Interconnect-Struktur umfassen, wobei der erste Satz von Durchkontaktierungen die erste Interconnect-Struktur von einer Vorderseite des ersten Bauelements zu einer Rückseite des ersten Bauelements durchquert, wobei die ersten aktiven Bauelemente benachbart zu der ersten Interconnect-Struktur sind. Das zweite Bauelement kann einen zweiten Satz von Durchkontaktierungen, zweite aktive Bauelemente, eine zweite Interconnect-Struktur, eine zweite vordere Bondschicht und eine zweite hintere Bondschicht umfassen, wobei sich die zweite hintere Bondschicht auf einer Rückseite des zweiten Bauelements befindet, wobei die zweite hintere Bondschicht ein erstes dielektrisches Material umfassen kann, wobei die zweite vordere Bondschicht an das erste Bauelement gebondet ist, wobei der zweite Satz von Durchkontaktierungen die zweite hintere Bondschicht von der zweiten vorderen Bondschicht aus durchquert. Das dritte Bauelement kann einen dritten Satz von Durchkontaktierungen, dritte aktive Bauelemente, eine dritte Interconnect-Struktur und eine dritte vordere Bondschicht umfassen, wobei die dritte vordere Bondschicht ein gleiches dielektrisches Material wie das erste dielektrische Material umfassen kann, wobei der dritte Satz von Durchkontaktierungen das dritte Bauelement von der dritten vorderen Bondschicht aus zu einer Rückseite des dritten Bauelements durchquert, wobei die zweite hintere Bondschicht an die dritte vordere Bondschicht gebondet ist. In einer Ausführungsform kann die dritte vordere Bondschicht einen Satz von Bondpad-Durchkontaktierungen und einen Satz von Bondpads umfassen, wobei jeder der Bondpads eine Grenzfläche zu einer entsprechenden Durchkontaktierung des zweiten Satzes von Durchkontaktierungen aufweist. In einer Ausführungsform kann das Paket umfassen: ein Wärmegrenzflächenmaterial, das auf dem dritten Bauelement angeordnet ist, wobei das Wärmegrenzflächenmaterial mit dem dritten Satz von Durchkontaktierungen in Kontakt steht und ein Wärmeableitungsmerkmal über dem Wärmegrenzflächenmaterial angeordnet ist. In einer Ausführungsform ist das erste Bauelement seitlich von einem Lückenfüllmaterial umgeben, wobei die zweite vordere Bondschicht das Lückenfüllmaterial überlappt. In einer Ausführungsform kann das erste Bauelement ferner einen ersten Satz von Bondpads umfassen, die elektrisch mit dem ersten Satz von Durchkontaktierungen gekoppelt sind, wobei der erste Satz von Bondpads direkt an zweite Bondpads gebondet ist, die auf der zweiten vorderen Bondschicht angeordnet sind. In einer Ausführungsform weisen die zweite vordere Bondschicht und die zweite hintere Bondschicht jeweils eine Dicke zwischen 0,8 µm und 3 µm auf.
  • Eine weitere Ausführungsform ist eine Paketkomponente, die einen ersten Wafer umfasst, der an einen zweiten Wafer gebondet ist, wobei Metalldurchkontaktierungen des ersten Wafers an einer Bond-Grenzfläche direkt an Bondpads des zweiten Wafers gebondet sind und eine erste Bondschicht des ersten Wafers mit einer zweiten Bondschicht des zweiten Wafers zusammengefügt ist, wobei die erste Bondschicht an einer Rückseite des ersten Wafers angeordnet ist, wobei die Metalldurchkontaktierungen des ersten Wafers die erste Bondschicht, ein Halbleitersubstrat und einen ersten Interconnect des ersten Wafers durchqueren. In einer Ausführungsform kann die Paketkomponente umfassen: einen dritten Wafer, wobei eine vierte Bondschicht des dritten Wafers an eine dritte Bondschicht des zweiten Wafers gebondet ist; und einen vierten Wafer, wobei eine sechste Bondschicht des vierten Wafers an eine fünfte Bondschicht des dritten Wafers gebondet ist. In einer Ausführungsform ist der erste Wafer, der zweite Wafer, der dritte Wafer sowie der vierte Wafer nach unten gerichtet. In einer Ausführungsform sind die Bondpads des zweiten Wafers mittels Bondpad-Durchkontaktierungen durch die zweite Bondschicht hindurch mit einem zweiten Interconnect des zweiten Wafers gekoppelt. In einer Ausführungsform ist ein erstes dielektrisches Material der ersten Bondschicht das gleiche wie ein zweites dielektrisches Material der zweiten Bondschicht, und die erste Bondschicht und die zweite Bondschicht weisen jeweils eine Dicke zwischen 0,8 µm und 3 µm auf.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Dünnen eines ersten Wafers, um Metalldurchkontaktierungen freizulegen; Ausbilden einer Bondschicht über den Metalldurchkontaktierungen, wobei sich die Metalldurchkontaktierungen durch die Bondschicht erstrecken; Positionieren eines zweiten Wafers an dem ersten Wafer, wobei Bondpads des zweiten Wafers mit den Metalldurchkontaktierungen des ersten Wafers ausgerichtet sind; Bonden der Bondpads des zweiten Wafers an die Metalldurchkontaktierungen des ersten Wafers ohne Verwendung eines Bondmaterials zwischen den Bondpads und den Metalldurchkontaktierungen; und Zusammenfügen der Bondschicht des ersten Wafers mit einer Bondschicht des zweiten Wafers.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Bondschicht umfasst: Vertiefen eines ersten Materials, das die Metalldurchkontaktierungen umgibt; Abscheiden eines zweiten Materials, das der Bondschicht entspricht; und Planarisieren des zweiten Materials, um eine obere Oberfläche des zweiten Materials bündig mit oberen Oberflächen der Metalldurchkontaktierungen zu gestalten.
  3. Verfahren nach Anspruch 1, wobei das Ausbilden der Bondschicht umfasst: Abscheiden der Bondschicht über den Metalldurchkontaktierungen; Ausbilden von Öffnungen in der Bondschicht, wobei die Öffnungen den Metalldurchkontaktierungen entsprechen; Abscheiden einer Metalldurchkontaktierungserweiterung in den Öffnungen, wobei die Metalldurchkontaktierungserweiterung physisch mit den Metalldurchkontaktierungen gekoppelt ist, und Planarisieren der Metalldurchkontaktierungserweiterung, um eine obere Oberfläche der Bondschicht bündig mit oberen Oberflächen der Metalldurchkontaktierungen zu gestalten.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Wafer und der zweite Wafer zusammen einen ersten Waferstapel bilden, ferner umfassend: Positionieren des ersten Waferstapels an einem dritten Wafer, wobei Bondpads des ersten Wafers mit metallischen Merkmalen des dritten Wafers ausgerichtet sind; Bonden der Bondpads des ersten Wafers an die metallischen Merkmale des dritten Wafers ohne Verwendung eines Bondmaterials zwischen den Bondpads und den metallischen Merkmalen; und Zusammenfügen einer Bondschicht des ersten Wafers mit einer Bondschicht des dritten Wafers.
  5. Verfahren nach Anspruch 4, wobei der erste Wafer eine Steuerung zum Steuern von Bauelementen in dem ersten Waferstapel umfasst.
  6. Verfahren nach Anspruch 4 oder 5, wobei der erste Wafer nach unten gerichtet ist und der dritte Wafer nach oben gerichtet ist, wobei eine Seite des dritten Wafers an eine Seite des ersten Wafers gebondet wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die Bondschicht des ersten Wafers eine Dicke zwischen 0,8 µm und 3 µm aufweist.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Wafer und der zweite Wafer zusammen einen ersten Waferstapel bilden, ferner umfassend: Bilden eines zweiten Waferstapels, der einen zweischichtigen Waferstapel umfasst; Dünnen des zweiten Wafers, um zweite Metalldurchkontaktierungen des ersten Waferstapels freizulegen; Ausbilden einer zweiten Bondschicht über den zweiten Metalldurchkontaktierungen, wobei sich die zweiten Metalldurchkontaktierungen durch die zweite Bondschicht hindurch erstrecken; Positionieren des zweiten Waferstapels an dem ersten Waferstapel, wobei Bondpads des zweiten Waferstapels mit den zweiten Metalldurchkontaktierungen ausgerichtet sind; Bonden der Bondpads des zweiten Waferstapels an die zweiten Metalldurchkontaktierungen des ersten Waferstapels ohne Verwendung eines Bondmaterials zwischen den Bondpads des zweiten Waferstapels und den zweiten Metalldurchkontaktierungen; und Zusammenfügen der zweiten Bondschicht mit einer Bondschicht des zweiten Waferstapels, um einen ersten vierlagigen Waferstapel zu bilden.
  9. Verfahren nach Anspruch 7, ferner umfassend: Positionieren des ersten vierlagigen Waferstapels an einem dritten Wafer, wobei Bondpads des ersten vierlagigen Waferstapels auf metallischen Merkmalen des dritten Wafers gestapelt sind; Bonden der Bondpads des ersten vierlagigen Waferstapels an die metallischen Merkmale des dritten Wafers ohne Verwendung eines Bondmaterials zwischen den Bondpads und den metallischen Merkmalen; und Zusammenfügen einer Bondschicht des ersten vierlagigen Waferstapels mit einer Bondschicht des dritten Wafers.
  10. Verfahren nach einem der vorangehenden Ansprüche 8 bis 9, wobei jeder Wafer in dem ersten vierlagigen Waferstapel nach unten gerichtet ist.
  11. Paket, umfassend: ein erstes Bauelement, wobei das erste Bauelement einen ersten Satz von Durchkontaktierungen, erste aktive Bauelemente und eine erste Interconnect-Struktur umfasst, wobei der erste Satz von Durchkontaktierungen die erste Interconnect-Struktur von einer Vorderseite des ersten Bauelements zu einer Rückseite des ersten Bauelements durchquert, wobei die ersten aktiven Bauelemente benachbart zu der ersten Interconnect-Struktur sind; ein zweites Bauelement, wobei das zweite Bauelement einen zweiten Satz von Durchkontaktierungen, zweite aktive Bauelemente, eine zweite Interconnect-Struktur, eine zweite vordere Bondschicht und eine zweite hintere Bondschicht umfasst, wobei sich die zweite hintere Bondschicht auf einer Rückseite des zweiten Bauelements befindet, wobei die zweite hintere Bondschicht ein erstes dielektrisches Material umfasst, wobei die zweite vordere Bondschicht an das erste Bauelement gebondet ist, wobei der zweite Satz von Durchkontaktierungen die zweite hintere Bondschicht von der zweiten vorderen Bondschicht aus durchquert, und ein drittes Bauelement, wobei das dritte Bauelement einen dritten Satz von Durchkontaktierungen, dritte aktive Bauelemente, eine dritte Interconnect-Struktur und eine dritte vordere Bondschicht umfasst, wobei die dritte vordere Bondschicht ein gleiches dielektrisches Material wie das erste dielektrische Material umfasst, wobei der dritte Satz von Durchkontaktierungen das dritte Bauelement von der dritten vorderen Bondschicht aus zu einer Rückseite des dritten Bauelements durchquert, wobei die zweite hintere Bondschicht an die dritte vordere Bondschicht gebondet ist.
  12. Paket nach Anspruch 11, wobei die zweite vordere Bondschicht und die zweite hintere Bondschicht jeweils eine Dicke zwischen 0,8 µm und 3 µm aufweisen.
  13. Paket nach Anspruch 11 oder 12, ferner umfassend: ein Wärmegrenzflächenmaterial, das auf dem dritten Bauelement angeordnet ist, wobei das Wärmegrenzflächenmaterial mit dem dritten Satz von Durchkontaktierungen in Kontakt steht und ein Wärmeableitungsmerkmal über dem Wärmegrenzflächenmaterial angeordnet ist.
  14. Paket nach einem der vorangehenden Ansprüche 11 bis 13, wobei das erste Bauelement seitlich von einem Spaltfüllmaterial umgeben ist, wobei die zweite vordere Bondschicht das Spaltfüllmaterial überlappt.
  15. Paket nach einem der vorangehenden Ansprüche 11 bis 14, wobei das erste Bauelement ferner einen ersten Satz von Bondpads umfasst, die elektrisch mit dem ersten Satz von Durchkontaktierungen gekoppelt sind, wobei der erste Satz von Bondpads direkt an zweite Bondpads gebondet ist, die auf der zweiten vorderen Bondschicht angeordnet sind.
  16. Paketkomponente, umfassend: einen ersten Wafer, der an einen zweiten Wafer gebondet ist, wobei Metalldurchkontaktierungen des ersten Wafers an einer Bond-Grenzfläche direkt an Bondpads des zweiten Wafers gebondet sind und eine erste Bondschicht des ersten Wafers mit einer zweiten Bondschicht des zweiten Wafers zusammengefügt ist, wobei die erste Bondschicht an einer Rückseite des ersten Wafers angeordnet ist, wobei die Metalldurchkontaktierungen des ersten Wafers die erste Bondschicht, ein Halbleitersubstrat und einen ersten Interconnect des ersten Wafers durchqueren.
  17. Paketkomponente nach Anspruch 16, ferner umfassend: einen dritten Wafer, wobei eine vierte Bondschicht des dritten Wafers an eine dritte Bondschicht des zweiten Wafers gebondet ist; und einen vierten Wafer, wobei eine sechste Bondschicht des vierten Wafers an eine fünfte Bondschicht des dritten Wafers gebondet ist.
  18. Paketkomponente nach Anspruch 17, wobei der erste Wafer, der zweite Wafer, der dritte Wafer sowie der vierte Wafer nach unten gerichtet ist.
  19. Paketkomponente nach einem der vorangehenden Ansprüche 16 bis 18, wobei die Bondpads des zweiten Wafers mittels Bondpad-Durchkontaktierungen durch die zweite Bondschicht hindurch mit einem zweiten Interconnect des zweiten Wafers gekoppelt sind.
  20. Paketkomponente nach einem der vorangehenden Ansprüche 16 bis 19, wobei ein erstes dielektrisches Material der ersten Bondschicht das gleiche wie ein zweites dielektrisches Material der zweiten Bondschicht ist, und wobei die erste Bondschicht und die zweite Bondschicht jeweils eine Dicke zwischen 0,8 µm und 3 µm aufweisen.
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