KR102598745B1 - 웨이퍼 온 웨이퍼 본딩 구조체 - Google Patents

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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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Abstract

패키지 구조체 및 제조 방법이 제공되며, 이에 의하면 본딩 유전체 재료 층이 웨이퍼의 후면에 제공되고, 본딩 유전체 재료 층이 인접한 웨이퍼의 전면에 제공되며, 상기 본딩 유전체 재료 층들이 서로 용융 본딩된다.

Description

웨이퍼 온 웨이퍼 본딩 구조체{WAFER ON WAFER BONDING STRUCTURE}
반도체 디바이스는 퍼스널 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 또는 유전체층, 전도성 층 및 반도체 재료 층을 순차적으로 성막하고, 그 위에 회로 부품 및 소자를 형성하기 위해 리소그래피를 사용하여 다양한 재료층을 패터닝함으로써 제조된다. 일반적으로 수십 또는 수백 개의 집적회로가 단일의 반도체 웨이퍼 상에 제조된다. 각각의 다이(die)는 스크라이브(scribe) 라인을 따라 집적회로를 소잉(sawing)하여 싱귤레이팅된다. 그 다음 각각의 다이는 개별적으로, 다중-칩 모듈 또는 다른 타입의 패키징으로 패키징된다.
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하였다. 대부분의 경우 집적 밀도의 이러한 개선은 거듭된 최소 피처 크기의 감소(예를 들어, 반도체 프로세스 노드를 20 nm 이하 노드로 축소)로 인한 것이고, 이는 더 많은 부품이 주어진 영역에 집적될 수 있도록 한다. 더 낮은 전력 소비 및 지연(latency)뿐만 아니라 소형화, 더 빠른 속도 및 더 큰 대역폭에 대한 요구가 최근 증가함에 따라 반도체 다이에 대해 더 작고 창의적인 패키징 기술에 대한 요구가 증가했다.
반도체 기술이 더욱 발전함에 따라, 3 차원 집적회로(three dimensional integrated circuits, 3DIC)와 같은 적층형 반도체 디바이스가 반도체 디바이스의 물리적 크기를 더욱 감소시키기 위한 효과적인 대안으로 부상하였다. 적층형 반도체 디바이스에서 로직, 메모리, 프로세서 회로 등과 같은 능동 회로는 서로 다른 반도체 웨이퍼 상에 제조된다. 반도체 디바이스의 폼 팩터(form factor)를 더욱 감소시키기 위해 2 개 이상의 반도체 웨이퍼가 서로의 위에 설치되거나 적층될 수 있다. 패키지-온-패키지(POP) 디바이스는 다이가 패키징된 다음 다른 패키징된 다이 또는 다이들과 함께 패키징되는 3DIC의 한 유형이다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정 비율로 도시된 것은 아님에 유의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1 내지 2, 3a 내지 3d 및 4 내지 10은 일부 실시형태에 따라 패키지의 제 1 웨이퍼를 형성하는 프로세스의 중간 단계를 도시한다.
도 11 내지 19는 일부 실시형태에 따라 패키지의 제2 웨이퍼를 형성하는 프로세스의 중간 단계를 도시한다.
도 20a, 20b 및 21 내지 26은 일부 실시형태에 따라 웨이퍼 스택 구성을 도시한다.
도 27 내지 30은 일부 실시형태에 따라 2 층 웨이퍼 스택을 형성하는 프로세스를 도시한다.
도 31 내지 32는 일부 실시형태에 따라 2 층 웨이퍼 스택을 사용하는 프로세스를 도시한다.
도 33 내지 34는 일부 실시형태에 따라 4 층 웨이퍼 스택을 형성하는 프로세스를 도시한다.
도 35 내지 36은 일부 실시형태에 따라 4 층 웨이퍼 스택을 사용하는 프로세스를 도시한다.
도 37a 내지 37d는 일부 실시형태에 따라 1 층, 2 층 및/또는 4 층 스택을 사용하는 프로세스를 도시한다.
도 38a 내지 38b는 일부 실시형태에 따라 1 층, 2 층 및/또는 4 층 스택을 사용하여 패키지를 형성하는 프로세스를 도시한다.
본 개시는 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처(feature)를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)"등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 구성요소 또는 피처의 다른 구성요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 방향 배치(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
실시형태는 다중-다이(multi-die) 적층 구조체를 제공한다. 일부 실시형태에서, 1 층, 2 층 및 4 층 웨이퍼 구조체의 조합이 컨트롤러 웨이퍼와 같은 디바이스 웨이퍼에 부착될 수 있다. 각각의 다층 구조체는 능동 디바이스 및 웨이퍼의 기판을 관통하는 관통 비아를 포함할 수 있다. 하나의 웨이퍼를 다른 웨이퍼에 본딩하기 전에 기판은 관통 비아를 노출하기 위해 시닝될(thinned) 수 있다. 그 다음 본딩층이 관통 비아가 상기 본딩층을 지나도록 형성될 수 있다. 관통 비아는 다음 웨이퍼의 본드 패드에 결합될 수 있다. 다중-다이 구조체는 미리 제조된 다음 이후에 컨트롤러 웨이퍼와 같은 다른 웨이퍼에 본딩될 수 있다.
도 1 내지 7은 다이(112)를 형성하고 준비하는 프로세스의 중간 단계를 도시한다. 다이(112) 중 하나 이상은 중앙 처리 장치(CPU) 다이, 마이크로 컨트롤러 유닛(MCU) 다이, 입력-출력(IO) 다이, 베이스밴드(BaseBand, BB) 다이, 애플리케이션 프로세서(AP) 다이, 시스템 온 칩(SoC), 시스템 온 IC(System on Integrated Chips, SoIC) 등과 같은 로직 다이(logic die)가 되도록 형성될 수 있다. 다이(112) 중 하나 이상은 또한 동적 랜덤 액세스 메모리(DRAM) 다이 또는 정적 랜덤 액세스 메모리(SRAM) 다이 등과 같은 메모리 다이일 수 있다. 도시된 실시형태에서, 하나 이상의 다이 또는 다이 스택(die stacks)이 다이(112)에 본딩될 수 있다.
도 1을 참조하면, 일부 실시형태에 따라, 여러 개의 다이(112)를 갖는 웨이퍼(100)의 탑다운 뷰(top down view)가 도시되어 있다. 다이(112)는 각각 동일한 다이 기능(function) 또는 상이한 다이 기능을 포함하도록 구성될 수 있다. 각각의 다이(112) 사이에는 후속 프로세스에서 다이(112)를 싱귤레이팅(singulating)하기 위해 지정된 다이싱 레인(dicing lanes)(111)이 있다. 다이(112)는 패키지 영역으로 이해될 수 있고 다이싱 레인(111)은 비-패키지 영역으로 이해될 수 있다. 일부 실시형태에서, 다이싱 레인(111)에는 능동 또는 수동 디바이스가 형성되지 않으므로, 이러한 실시형태에서 다이싱 레인(111)에는 능동 또는 수동 디바이스가 없다.
도 2에서, 웨이퍼(100)의 일 부분에 대한 단면도가 도시되어 있다. 도시된 부분에서, 제1 다이(112) 및 제2 다이(112)가 도시되고 다이싱 레인(111)에 의해 분리되어 있다. 단순화를 위해 세부사항은 생략되었다. 다이(112)에 대한 예시는 정보 제공을 위한 것이며 특정 구성으로 제한되는 것으로 간주되어서는 안된다는 것이 이해될 것이다.
다이(112)는 하나 이상의 능동 또는 수동 디바이스가 내부에 형성된 기판(115)을 포함할 수 있다. 기판(115)은 실리콘으로 형성될 수 있지만, 실리콘(silicon), 게르마늄(germanium), 갈륨(gallium), 비소(arsenic) 및 이들의 조합과 같은 다른 III 족, IV 족 및/또는 V 족 원소로 형성될 수도 있다. 기판은 또한 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 형태일 수 있다. SOI 기판은 실리콘 기판 상에 형성된 절연체 층(예를 들어, 매립 산화물 및/또는 기타 유사 물질) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 및/또는 기타 유사 물질)의 층을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판으로 다층 기판, 그래디언트(gradient) 기판, 하이브리드 배향(hybrid orientation) 기판, 이들의 임의의 조합 및/또는 기타 유사 기판이 포함된다.
도시된 실시형태에서, 웨이퍼(100)는 각각의 다이(112)를 위한 디바이스 영역(110)을 포함한다. 디바이스 영역(110)은 트랜지스터(118) 또는 다이오드와 같은 다른 능동 디바이스, 및 가능하게는 커패시터, 인덕터, 저항기 등과 같은 수동 디바이스와 같은 임베디드 디바이스를 포함할 수 있다. 디바이스 영역(110) 위에는 디바이스들을 상호 연결하고 입력/출력 신호를 디바이스들에 라우팅하는 인터커넥트(interconnect) 구조체(130)가 있다.
인터커넥트(interconnect) 구조체(130)는 유전체층, 및 유전체층에 형성된 금속 라인 및 비아를 포함할 수 있으며, 그 세부사항은 간략화를 위해 도시되지 않는다. 인터커넥트 구조체(130)의 유전체층은 또한 금속간 유전체(Inter-Metal Dielectric, IMD)층으로 지칭될 수 있다. 유전체층 중 일부 또는 전부는 약 3.0 또는 약 2.5보다 낮은 유전상수(k-값)를 가지는 저-유전상수(low-k) 유전체 재료로 형성될 수 있다. 인터커넥트 구조체(130)의 유전체층은 Black Diamond(Applied Materials의 등록 상표), 탄소-함유 저-유전상수 유전체 재료, 하이드로겐 실세스퀴옥산(Hydrogen SilsesQuioxane, HSQ), 메틸 실세스퀴옥산(MethylSilsesQuioxane, MSQ) 등으로 형성될 수 있다. 본 개시의 다른 실시형태들에 따르면, 유전체층들의 일부 또는 전부는 실리콘 옥사이드(silicon oxide), 실리콘 카바이드(silicon carbide)(SiC), 실리콘 카보-나이트라이드(silicon carbo-nitride)(SiCN), 실리콘 옥시-카보-나이트라이드(silicon oxy-carbo-nitride)(SiOCN), 등과 같은 비-저-유전상수(non-low-k) 유전체 재료로 형성된다. 본 개시의 일부 실시형태에 따르면, 인터커넥트 구조체(130)의 유전체층의 형성은 포로겐(porogen)-함유 유전체 재료를 성막한 다음, 상기 포로겐을 드라이브 아웃(drive out)하기 위해 경화(curing) 프로세스를 수행하는 것을 포함하고, 따라서 남아있는 유전체층은 다공성이 된다. 실리콘 카바이드, 실리콘 나이트라이드 등으로 형성될 수 있는 에칭 정지층이 IMD 층들 사이에 형성될 수 있다.
인터커넥트 구조체(130)의 금속 라인 및 비아는 인터커넥트 구조체(130)의 유전체층에 형성된다. 따라서, 인터커넥트 구조체(130)는 인터커넥트 구조체(130)의 비아를 통해 상호 연결된 복수의 금속층(동일한 층에 있는 금속 라인)을 포함할 수 있다. 금속 라인 및 비아는 구리 또는 구리 합금으로 형성될 수 있고, 또한 다른 금속으로 형성될 수 있다. 형성 프로세스는 단일 다마신(damascene) 및 이중 다마신 프로세스를 포함할 수 있다. 단일 다마신 프로세스에서는, 트렌치가 먼저 인터커넥트 구조체(130)의 유전체층 중 하나에 형성되고, 상기 트렌치를 전도성 재료로 충진한다. 그 다음, 상기 트렌치에 금속 라인을 남기면서 IMD 층의 최상면보다 높은 상기 전도성 재료의 과잉 부분을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행된다. 이중 다마신 프로세스에서는, 트렌치와 비아 개구 모두 IMD 층에 형성되고, 비아 개구는 트렌치 아래에 있고 트렌치에 연결된다. 그 다음 전도성 재료가 트렌치와 비아 개구에 채워져 각각 금속 라인과 비아를 형성한다. 전도성 재료는 확산 배리어 및 상기 확산 배리어 위의 구리-함유 금속 재료를 포함할 수 있다. 확산 배리어는 티타늄(titanium), 티타늄 나이트라이드(titanium nitride), 탄탈륨(tantalum), 탄탈륨 나이트라이드(tantalum nitride) 등을 포함할 수 있다.
본 개시의 일부 실시형태에 따르면, 유전체층(132)이 인터커넥트 구조체(130) 위에 형성된다. 유전체층(132)은 다수의 층으로 형성될 수 있다. 일부 실시형태에서, 유전체층(132)은 실리콘 옥사이드(silicon oxide), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 옥시-카바이드(silicon oxy-carbide) 등으로 형성될 수 있다.
비아(120)에 대응하는 비아 개구는 유전체층(132)을 관통하여 그리고 기판(115) 내에 형성될 수 있다. 일부 실시형태에서, 비아 개구는 인터커넥트 구조체(130)의 금속 피처를 디바이스 영역(110)의 능동 및/또는 수동 디바이스에 결합하기 위해 노출시킬 수 있다. 비아(120)에 대응하는 하나 이상의 비아 개구는 인터커넥트 구조체(130)의 금속 피처를 노출하지 않을 수 있어, 상기 비아 개구에 후속적으로 형성되는 비아 재료가 디바이스 영역(110)의 어떠한 디바이스에도 결합되지 않고 더미 비아(dummy via)로 간주될 수 있다. 비아 개구는, 예를 들어 유전체층(132) 위에 형성되고 패터닝된 포토레지스트 및/또는 하드 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 이방성(anisotropic) 에칭이 포토레지스트 및/또는 하드 마스크를 통해 비아 개구를 형성하기 위해 사용될 수 있다.
비아(120) 및 콘택트 패드(contact pad)(125)가 유전체층(132) 위에 형성될 수 있다. 비아(120) 및 콘택트 패드(125)는 다른 적절한 프로세스가 사용될 수도 있지만, 전술한 인터커넥트 구조체(130)의 비아 및 금속 라인의 형성과 유사한 프로세스에 의해 형성될 수 있다. 예를 들어, 시드층(seed layer)이 비아 개구에 성막될 수 있고, 비아는 예를 들어 전기 도금(electroplating) 또는 무전해 도금(electroless plating)에 의해 시드층 상의 비아 개구에 전도성 재료를 성막함으로써 형성될 수 있다. 콘택트 패드(125)는 동시에 또는 이후의 유사한 프로세스에서 형성될 수 있다. 비아(120) 및 콘택트 패드(125)는 구리 또는 구리 합금으로 형성될 수 있고, 또한 다른 금속으로 형성될 수 있다.
일부 실시형태에서, 다이(112)는 기능적으로 테스트된 하나 이상의 KGD(known good die)를 포함한다. 일부 실시형태에서, 테스트에 불합격한 다이(112)는 추가 처리를 거치지 않을 수 있고 재활용되거나 폐기될 수 있다. 다른 실시형태에서, 테스트에 불합격한 다이(112)는 추가 처리를 통해 KGD와 웨이퍼(100)에 함께 남아있을 수 있고 이후 단계에서 재활용되거나 폐기될 수 있다. 예를 들어, 웨이퍼 투 웨이퍼(wafer to wafer) 본딩 프로세스를 사용하는 실시형태에서는 전체의 싱귤레이팅되지 않은(unsingulated) 웨이퍼를 웨이퍼(100)에 본딩하는 반면, 칩 투 웨이퍼(chip to wafer) 또는 칩 투 칩(chip to chip) 본딩 프로세스를 사용하는 실시형태에서는 싱귤레이팅된(singulated) 칩을 웨이퍼(100)에 또는 싱귤레이팅된 칩을 웨이퍼(100)의 싱귤레이팅된 칩에 본딩한다. 따라서, 일부 실시형태에서는, KGD인 다이(112)만이 패키징을 위한 후속 처리를 거치고, CP 테스트에 불합격한 다이는 패키징되지 않는다.
도 3a, 3b, 3c 및 3d는 패키징 프로세스에서 웨이퍼(100) 및 다이(112)를 사용하기 위한 다양한 실시형태를 도시한다. 도 3a 및 3b에서 웨이퍼(100)는 그대로 유지되고 캐리어 기판(190)에 부착되어 있고, 도 3c 및 3d에서 웨이퍼(100)는 다이(112)를 릴리스(release)하기 위해 싱귤레이팅되어 있다. 그 다음 KGD가 캐리어 기판(190)에 부착될 수 있다. 도 3a 및 3c에서는, 웨이퍼(100) 및/또는 다이(112)가 회전된다(즉, 뒤집혀서 아래를 향하여(face down) 캐리어 기판(190)에 부착됨). 도 3b 및 3d에서, 웨이퍼(100) 및/또는 다이(112)는 위를 향하여(face up) 있고 웨이퍼(100) 및/또는 다이(112)의 후면(비활성 측)이 캐리어 기판(190)에 부착된다.
일반적으로, 캐리어 기판(190)은 후속 처리 단계 동안 다양한 피처(예를 들어, 웨이퍼(100))에 일시적인 기계적 및 구조적 지지를 제공한다. 이러한 방식으로, 다이(112)에 대한 손상이 감소되거나 방지된다. 캐리어 기판(190)은 예를 들어 유리, 세라믹, 벌크 실리콘 등을 포함할 수 있다. 릴리스층(release layer)(150)은 웨이퍼(100) 및/또는 다이(112)를 캐리어 기판(190)에 부착하는 데 사용될 수 있다. 일부 실시형태에서, 캐리어 기판(190)은 임의의 능동 디바이스 및/또는 기능적 회로가 실질적으로 없을 수 있다. 일부 실시형태에서, 캐리어 기판(190)은 벌크 실리콘을 포함할 수 있고, 웨이퍼(100) 및/또는 다이(112)는 유전체 릴리스층(150)에 의해 캐리어 기판(190)에 부착될 수 있다. 일부 실시형태에서, 캐리어 기판(190)은 지지 테이프를 포함할 수 있다.
릴리스층(150)은 임의의 다이 부착막 또는 임의의 적합한 접착제, 에폭시, 자외선(UV) 접착제(UV 방사선에 노출될 때 접착 특성을 잃음) 등일 수 있다. 릴리스층(150)은 캐리어 기판(190)의 표면 위에 또는 웨이퍼(100) 및/또는 다이(112)의 표면 위에 성막(deposition) 프로세스, 스핀 코팅, 인쇄 프로세스, 라미네이션(lamination) 프로세스 등을 사용하여 형성될 수 있다. 다른 실시형태에서, 릴리스층(150)은 열(thermal) 타입일 수 있으며, 여기서 릴리스층(150)의 접착 강도는 상기 릴리스층(150)을 적절한 열원에 노출시킨 후에 실질적으로 감소된다.
일부 실시형태에서, 웨이퍼(100) 및/또는 다이(112)를 캐리어 기판(190)에 부착하는 단계는 웨이퍼(100)의 절연층이 유전체 릴리스층(150)에 직접 본딩되어 절연체-투-절연체 본드를 형성하는 용융 본딩(fusion bonding) 프로세스를 사용한다. 용융 본딩에 대한 추가적인 세부사항은 도 20a와 관련하여 아래에 설명된 웨이퍼-투-웨이퍼 본딩과 관련하여 아래에서 설명된다.
예를 들어, 도 3c 및 도 3d와 같은 일부 실시형태에서, 웨이퍼(100)는 예를 들어 소잉(sawing), 레이저 어블레이션(laser ablation) 등에 의해 개별 다이(112)로 싱귤레이팅된다. 후속적으로, 다이는 픽 앤 플레이스(pick and place) 프로세스에 의해 캐리어 기판(190) 상에 위치될 수 있다. 그 다음 갭-충전(gap-fill) 재료(155)가 성막되어 다이(112)를 캡슐화되고, 그 다음 갭-충전 재료(155)의 윗면이 다이(112)의 윗면과 수평이 되도록 다시 그라인딩될 수 있다. 갭-충전 재료(155)는 에폭시, 수지, 성형 가능한 폴리머, 폴리이미드 등과 같은 몰딩 화합물(molding compound)을 포함할 수 있다. 몰딩 화합물은 실질적으로 액체 상태로 적용된 후 에폭시 또는 수지에서와 같이 화학 반응을 통해 경화될 수 있다. 다른 실시형태에서, 몰딩 화합물은 겔(gel) 또는 가단성(malleable) 고체로서 적용된, 자외선(UV) 또는 열 경화된 폴리머일 수 있다. 일부 실시형태에서, 갭-충전 재료(155)는 다른 산화물 또는 질화물과 같이, 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride) 등과 같은 비-폴리머를 포함할 수 있고, 임의의 적절한 프로세스를 사용하여 성막된다. 예를 들어, 갭-충전 재료(155)는 CVD, PECVD 또는 ALD 성막 프로세스, FCVD 또는 스핀-온-글라스(spin-on-glass) 프로세스에 의해 형성될 수 있다. 결과적인 구조는 참조 편의를 위해 웨이퍼(100')로 지칭될 수 있지만, 이것은 실제로 웨이퍼가 아니라 계속되는 설명에서 웨이퍼(100)를 대체하는 방식으로 사용될 수 있음을 인식해야 한다.
도 4 내지 7에서, 웨이퍼(100) 또는 웨이퍼(100')는 일부 실시형태에 따라, 예를 들면 도 3a 및 3c에서와 같이 아래를 향한다(face down). 이러한 실시형태에서, 웨이퍼(100) 또는 웨이퍼(100')의 후면은 시닝될 수 있다. 도 3a의 구조체가 도시되어 있지만, 도 3c의 구조체(웨이퍼(100')라고 함)가 대신 대체될 수 있음을 이해해야 한다. 도 3b 및 3d의 구조도 대체될 수 있지만, 이들은 위를 향하도록(face up) 배치되어 있기 때문에 이러한 실시형태에서 도 4 내지 7에 도시된 프로세스는 생략된다. 도 4에서, 웨이퍼(100)의 두께를 감소시키기 위해 웨이퍼(100)가 시닝된다. 시닝(thinning)은 CMP 프로세스, 그라인딩(grinding), 에칭 또는 다른 적절한 프로세스에 의해 수행될 수 있다. 시닝은 웨이퍼(100) 및/또는 다이(112)에서 비아(120)를 노출시키고, 또한 웨이퍼(100) 및/또는 다이(112)의 두께를 감소시켜 더 나은 열 방출을 제공하고 수직 공간을 덜 차지한다. 시닝 후에, 웨이퍼(100) 및/또는 다이(112)는 약 10 내지 50 ㎛의 두께와 같이, 약 2 내지 100 ㎛ 두께일 수 있다. 일부 실시형태에서, 갭-충전 재료(155)의 최상면 및 웨이퍼(100) 및/또는 다이(112)의 윗면(후면)은 프로세스 편차 내에서 실질적으로 동일 평면 상에 있다.
다른 실시형태에서, 비아(120)는 시닝 전보다는 웨이퍼(100) 및/또는 다이(112)를 시닝한 후에 형성될 수 있다. 그러한 실시형태에서, 비아(120)는 예를 들어 인터커넥트 구조체(130)의 비아 형성을 위해 위에서 이미 설명된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다.
도 5 내지 7은 일부 실시형태에 따라, 도 4의 시닝된 기판(115)의 후면에 본딩층을 부가하는 프로세스를 포함한다. 도 5에서, 기판(115)은 임의의 적절한 프로세스, 예를 들어 적절한 습식 또는 건식 에칭 프로세스를 사용하는 에치 백(etch back) 프로세스에 의해 리세싱될(recessed) 수 있다. 따라서 비아(120)의 상부 측벽이 노출될 수 있다. 일부 실시형태에서, 기판(115)은 0.8 ㎛와 약 3 ㎛ 사이의 깊이만큼 리세싱될 수 있지만, 다른 치수가 고려되고 사용될 수 있다.
도 6에서, 본딩층(160)이 비아(120)의 노출된 부분 위에 성막될 수 있다. 본딩층(160)은 실리콘 옥사이드(silicon oxide)와 같은 산화물, 또는 실리콘 나이트라이드(silicon nitride)와 같은 질화물, 또는 폴리이미드(polyimide) 등과 같은 임의의 적절한 절연 재료일 수 있다. 본딩층(160)은 임의의 적절한 프로세스를 사용하여 성막될 수 있다. 예를 들어, 본딩층(160)은 CVD, PECVD 또는 ALD 성막 프로세스, FCVD 또는 스핀-온-글라스 프로세스에 의해 형성될 수 있다.
도 7에서, 본딩층(160)은 CMP 프로세스 등에 의해 평탄화될 수 있으며, 이에 의해 비아(120)의 윗면을 본딩층(160)과 수평을 이루게 할 수 있다. 본딩층(160)의 두께는 약 0.8 ㎛ 와 3 ㎛ 사이일 수 있지만, 다른 치수가 고려되고 사용될 수 있다.
도 8 내지 10은 일부 실시형태에 따라, 도 4의 시닝된 기판(115)의 후면에 본딩층을 추가하는 프로세스를 포함한다. 도 8에서, 본딩층(160)이 기판(115) 및 비아(120) 위에 성막된다. 본딩층(160)은 도 6과 관련하여 위에서 설명된 것과 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 본딩층(160)의 두께는 약 0.8 ㎛ 와 3 ㎛ 사이에 있을 수 있지만, 다른 치수가 고려되고 사용될 수도 있다.
도 9에서, 개구가 비아(120)에 대응하는 본딩층(160)에 형성된다. 개구는 기계적 또는 레이저 드릴링(laser drilling) 또는 포토리소그래피 기술과 같은 임의의 적절한 기술을 사용하여 형성될 수 있다. 일부 실시형태에서, 개구는 비아(120)보다 더 큰 폭을 가질 수 있다.
도 10에서, 비아 연장부(165)가 본딩층(160)의 상기 개구에 성막된다. 비아 연장부(165)는 비아(120)의 재료와 동일한 재료이거나 상이한 재료일 수 있다. 비아 연장부(165)는 PVD, CVD, 전기 도금, 무전해 도금 등을 사용하는 것과 같은 임의의 적절한 기술에 의해 형성될 수 있다. 일부 실시형태에서, 비아 연장부(165)를 성막하기 전에 시드층 및/또는 배리어층이 상기 개구에 및 상기 본딩층(160) 위에 성막될 수 있다. 비아 연장부(165)의 재료는 상기 개구 위와 본딩층(160) 위로 돌출될 수 있다. 비아 연장부(165) 재료의 성막 후에, 비아 연장부(165)를 본딩층(160)과 수평을 이루게 하기 위해 CMP와 같은 평탄화 기술이 사용될 수 있다. 일부 실시형태에서 비아 연장부(165)는 비아(120)보다 넓어 패드 영역을 형성할 수 있다.
실시형태에서, 웨이퍼(100) 및/또는 다이(112)는 웨이퍼 또는 웨이퍼 온 웨이퍼(wafer on wafer) 또는 웨이퍼 온 칩(wafer on chip) 본딩 프로세스에서 그에 본딩된 웨이퍼 스택을 가질 수 있다. 웨이퍼 스택이 사용되는 실시형태에서, 상기 웨이퍼 스택은 별도로 형성되고 미리 형성된 웨이퍼 스택에서 웨이퍼(100) 및/또는 다이(112) 상으로 본딩될 수 있다. 이러한 실시형태는 아래에서 설명된다.
도 11에서, 일부 실시형태에 따라, 여러 개의 다이(212)를 갖는 웨이퍼(200)의 탑다운 뷰가 도시된다. 다이(212)는 각각 동일한 다이 기능 또는 상이한 다이 기능을 포함하도록 구성될 수 있다. 일부 실시형태에서, 다이(212)는 CPU 다이, MCU 다이, IO 다이, BB 다이, AP 다이, SoC, SoIC 등과 같은 로직 다이로 형성될 수 있다. 다른 실시형태에서, 다이(212) 중 하나 이상은 DRAM 다이 또는 SRAM 다이 등과 같은 메모리 다이일 수 있다. 도시된 실시형태에서, 웨이퍼(200) 중 다수가 적층되어 메모리 디바이스 스택을 형성할 수 있다. 각각의 다이(212) 사이에는 후속 프로세스에서 다이(212)를 싱귤레이팅하기 위해 지정된 다이싱 레인(211)이 있다. 다이(212)는 패키지 영역으로 이해될 수 있고 다이싱 레인(211)은 비-패키지 영역으로 이해될 수 있다. 일반적으로, 다이싱 레인(211)에는 능동 또는 수동 디바이스가 형성되지 않으므로, 다이싱 레인(211)에는 능동 또는 수동 디바이스가 없다.
도 12에서, 웨이퍼(200)의 일 부분에 대한 단면도가 도시되어 있다. 도시된 부분에서, 제1 다이(212) 및 제2 다이(212)가 도시되고 다이싱 레인(211)에 의해 분리되어 있다. 간략화를 위해 세부사항은 생략되었다. 다이(212)에 대한 예시는 정보 제공을 위한 것이며 특정 구성으로 제한되는 것으로 간주되어서는 안된다는 것이 이해되어야 한다.
다이(212)는 그 안에 형성된 하나 이상의 수동 디바이스를 갖는 기판(215)을 포함할 수 있다. 기판(215)은 기판(115)에 대해 위에서 설명된 것과 유사한 재료로 형성될 수 있으므로, 반복되지 않는다.
웨이퍼(200)는 각각의 다이(212)에 대해 디바이스 영역(210)을 포함한다. 디바이스 영역(210)은 트랜지스터 또는 다이오드와 같은 다른 능동 디바이스 및 가능하게는 커패시터, 인덕터, 저항기 등과 같은 수동 디바이스와 같은 임베디드 디바이스를 포함할 수 있다는 점에서 디바이스 영역(110)과 유사할 수 있다. 디바이스 영역(210) 위에는 디바이스들을 상호 연결하고 입력/출력 신호를 디바이스들에 라우팅하는 인터커넥트 구조체(230)가 있다. 인터커넥트 구조체(230)는 전술한 인터커넥트 구조체(130)와 유사한 재료 및 프로세스를 사용하여 형성될 수 있다. 특히, 인터커넥트 구조체(230)는 유전체층(132)과 함께 위에서 설명된 것과 같은 다수의 층을 그 자체가 포함할 수 있는, 최상부 ILD 층을 포함하는 여러 ILD 층을 포함할 수 있다.
도 13에서, 비아 개구(219)가 인터커넥트 구조체(230)를 관통하여 기판(215) 안으로 형성될 수 있다. 일부 실시형태에서, 비아 개구는 인터커넥트 구조체(230)의 금속 피처를 디바이스 영역(210)의 능동 및/또는 수동 디바이스에 결합하기 위해 노출시킬 수 있다. 비아 개구(219) 중 하나 이상은 인터커넥트 구조체(230)의 금속 피처를 노출하지 않을 수 있어, 비아 개구(219)에 후속적으로 형성되는 비아 재료가 디바이스 영역(210)의 어떠한 디바이스에도 연결되지 않고 더미 비아로 간주 될 수 있다. 비아 개구(219)는 예를 들어 인터커넥트 구조체(230)의 상부 유전체층 위에 형성되고 패터닝된 포토레지스트 및/또는 하드 마스크를 사용하는 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 이방성 에칭이 포토레지스트 및/또는 하드 마스크를 통한 비아 개구를 형성하는 데 사용될 수 있다. 비아 개구(219)는 기판(215)에 임의의 적절한 패턴으로 형성될 수 있다.
도 14에서는, 일부 실시형태에 따라 비아(220)를 위한 재료가 인터커넥트 구조체(230) 위에 형성될 수 있다. 비아(220)는 위에서 설명된 인터커넥트 구조체(130)의 비아 형성과 유사한 프로세스에 의해 형성될 수 있지만, 다른 적절한 프로세스가 사용될 수도 있다. 예를 들어, 시드층이 비아 개구(219)에 성막될 수 있고, 비아(220)가 예를 들면 전기 도금, 무전해 도금, PVD, CVD 등에 의해 상기 시드층 상의 비아 개구(219)에 전도성 재료를 성막함으로써 형성될 수 있다. 일부 실시형태에서, 콘택트 패드(225)(도 16 참조)가 동시에 형성될 수 있다. 비아(220)는 구리 또는 구리 합금으로 형성될 수 있으며, 다른 금속으로 형성될 수도 있다. 비아(220)를 위한 재료는 비아 개구(219) 위로 돌출되어 인터커넥트 구조체(230)의 부분을 덮을 수 있다.
도 15에서, 비아(220)의 윗면을 인터커넥트 구조체(230)의 윗면과 수평하게 하기 위해 평탄화 또는 그라인딩 프로세스가 사용될 수 있다. 도 16에서는 콘택트 패드(225)가 형성된다. 콘택트 패드(225a)는 비아(220)에 물리적 및 전기적으로 결합되고, 콘택트 패드(225b)는 비아(220)에 물리적으로 결합되지 않지만 인터커넥트 구조체(230)의 금속 라인에 물리적 및 전기적으로 결합될 수 있다. 따라서, 그것은 또한 인터커넥트 구조체(230)를 통해 비아(220)에 전기적으로 결합될 수 있다. 콘택트 패드(225)는 임의의 적절한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 레지스트 층이 성막되고 패터닝되어 콘택트 패드(225)에 대응하는 개구를 형성한다. 시드층이 상기 개구에 그리고 상기 레지스트 층 위에 성막될 수 있다. 다음으로, 콘택트 패드(225)가 임의의 적절한 프로세스를 사용하여 성막될 수 있고 그 후 필요에 따라 평평하게 될 수 있다. 마지막으로, 레지스트 층이 제거될 수 있으며, 이는 또한 레지스트 층 위의 시드층 및 상기 시드층 상에 성막된 임의의 금속을 제거한다. 다른 실시형태에서, 콘택트 패드(225)는 또한 전도성 재료의 블랭킷(blanket) 층을 형성하고 유지되지 않을 전도성 재료의 부분을 제거하기 위해 에칭함으로써, 성막될 수 있다.
다른 실시형태에서, 유전체층이 인터커넥트 구조체(230) 위에 성막되고, 콘택트 패드(225)에 대응하는 상기 유전체층에 개구가 형성되고, 상기 개구에 시드층이 성막되고, 및 콘택트 패드(225)의 재료가 상기 시드층 상의 개구에 성막될 수 있다. 그 다음 평탄화 프로세스가 평평한 윗면을 제공할 수 있다.
도 17에서, 유전체층(235)이 콘택트 패드(225) 위에 성막된다. 일부 실시형태에서, 유전체층(235)(또는 그의 서브-층)은 콘택트 패드(225)의 형성을 돕기 위해 사용되는 유전체층에 해당할 수 있다. 유전체층(235)의 두께는 콘택트 패드(225)의 두께보다 큰, 0 nm 와 50 nm 사이일 수 있다. 즉, 일부 실시형태에서 유전체층(235)은 콘택트 패드(225)보다 두꺼울 수 있고, 한편 다른 실시형태에서 유전체층(235)은 콘택트 패드(225)의 윗면과 수평인 윗면을 가질 수 있다.
또한 도 17에서, 유전체층(240)이 본딩 구조체(260)의 부분으로서 콘택트 패드(225) 위에 성막될 수 있다(도 19 참조). 유전체층(235) 및 유전체층(240)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 옥시-카바이드(silicon oxy-carbide), 실리콘 옥시-카보-나이트라이드(silicon oxy-carbo-nitride) 등과 같은 임의의 적절한 유전체 재료를 포함할 수 있으며, 임의의 적절한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체층(235) 및 유전체층(240)은 CVD, PECVD 또는 ALD 성막 프로세스, FCVD 또는 스핀-온-글라스 프로세스에 의해 형성될 수 있다.
도 18에서, 본드 패드 비아(245)가 형성된다. 본드 패드 비아(245)는 전술한 비아(220)와 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 다른 실시형태에서, 본드 패드 비아(245)는 본드 패드(255)와 동시에 형성될 수 있다(도 19 참조).
도 19에서, 본딩층(250)이 유전체층(240) 위에 성막된다. 본드 패드(255)는 본딩층(250)에 형성된다. 본드 패드는 콘택트 패드와 관련하여 위에서 설명된 임의의 재료 및 프로세스를 사용하여 형성될 수 있다. 일부 실시형태에서, 본딩층(250)은 본드 패드 비아(245)가 형성되기 전에 형성된다. 그 다음, 본드 패드(255)에 대응하는 본딩층(250)에 개구를, 그 다음 본드 패드 비아(245)에 대응하는 유전체층(240)에 개구를 형성함으로써, 본드 패드 비아(245)와 본드 패드(255)는 동시에 형성될 수 있다. 다음, 본드 패드 비아(245)와 본드 패드(255) 모두에 대한 개구에 배리어층이 동시에 성막된 다음, 본드 패드(255)의 전도성 재료가 성막될 수 있다. 마지막으로, 임의의 과잉 전도성 재료는 본드 패드(255)와 본딩층(250)의 윗면을 수평하게 하는 평탄화 또는 그라인딩 프로세스에 의해 제거될 수 있다.
일부 실시형태에서, 본딩층(250)은 임의의 적절한 재료로 형성될 수 있고, 다른 치수가 사용될 수 있지만 약 0.8 ㎛ 와 약 3 ㎛ 사이일 수 있다. 일부 실시형태에서, 본딩층(250)은 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화물, 또는 폴리이미드 등으로 형성될 수 있다. 일부 실시형태에서, 본딩층(250)은 본딩층(160)의 형성에 사용된 것과 동일한 재료로 형성될 수 있다. 본딩층(250)은 웨이퍼-투-웨이퍼 본딩 프로세스에서 다른 본딩층(250)과 용융 본딩을 형성하는 데 사용된다. 또한, 유사한 프로세스가 본딩층(250)과 본딩층(160) 사이에 용융 본딩을 형성하기 위해 사용될 수 있다(도 7 및 9 참조).
도 20a에서, 웨이퍼(200)는 뒤집혀서 예를 들어 도 7 또는 도 10의 웨이퍼(100)에 본딩된다. 사용된 본딩 기술은 웨이퍼(100)의 본딩층(160)과 웨이퍼(200)의 본딩층(250)이 용융 본딩(fusion bonding)에 의해 함께 융합되고, 본드 패드(255)는 땜납(solder) 또는 다른 공융(eutectic) 재료와 같은 인터페이싱 결합 재료를 사용하지 않고, 직접적인 금속-투-금속 본드에 의해 비아(120)에 직접 함께 본딩되는, 하이브리드 본딩 기술일 수 있다. 하이브리드 본딩은 두 개의 본딩된 커넥터 사이에 땜납 재료가 필요하지 않다는 이점이 있다. 하이브리드 본딩은 제2 디바이스의 절연 재료에 대한 제1 디바이스의 절연 재료의 용융 본딩(또는 유전체-투-유전체 본딩)뿐만 아니라, 제2 디바이스의 금속 피처에 대한 제1 디바이스의 금속 피처의 직접적인 금속-투-금속 본딩을 포함하는 두 디바이스 사이에 본딩 경계면을 생성한다. 임의의 적합한 하이브리드 본딩 프로세스가 사용될 수 있다.
하이브리드 본딩 프로세스에서, 본드 패드(255)와 본딩층(250)은 웨이퍼(100)의 비아(120) 및 본딩층(160)에 정렬되어 접촉된다. 이후, 전도성 재료들을 직접적으로 본딩하고 절연 재료들을 함께 용융 본딩하기 위해 어닐링이 수행될 수 있다. 어닐링은 본드 패드(255) 및 비아(120)에서 금속의 상호 확산(inter-diffusion)을 발생시켜 직접적인 금속-투-금속 본드를 발생시킨다. 또한, 어닐링은 본딩층(250)이 본딩층(160)에 용융 본딩하게 하고, 여기서 두 층은 두 층 사이에 화학적 결합을 형성함으로써 직접 접촉한다. 예를 들어, 본딩층(160, 250)의 절연 재료 중 하나에서의 원자(예: 산소 원자)는 본딩층(160, 250)의 다른 하나에서의 원자(예: 수소 원자)와 화학적 또는 공유 결합(예: O-H 결합)을 형성할 수 있다. 본딩층(160, 250) 사이의 결과적인 결합은 절연체-투-절연체 본드이다. 본딩 구조체들 표면에서의 약간의 편차(variations)는, 압력이 상기 구조체들을 함께 유지하는 동안의 어닐링 프로세스를 통해 극복될 수 있다. 일부 실시형태에서, 본드 패드(255) 및 비아(120)를 함께 가압하고 본딩층(250) 및 본딩층(160)을 함께 가압하기 위해 약 1 내지 10 뉴턴(Newtons)의 가압력이 가해질 수 있다. 다른 실시형태는 가압력을 사용하지 않을 수 있다. 하이브리드 본딩 프로세스는 약 5 atm과 같이, 약 1 atm에서 약 100 atm까지의 환경에서 수행될 수 있다. 어닐링 온도하의 재료의 팽창은 본딩을 완성하고 공극(voids)을 실질적으로 제거할 수 있다.
하이브리드 본딩 프로세스에서 어닐링 온도는 본딩층(160, 250)의 재료의 강건성(robustness)에 따라 약 150 ℃ 와 약 400 ℃ 사이일 수 있다. 두 본딩층(160, 250)이 모두 산화물(oxide) 또는 산질화물(oxynitride)과 같은 무기 유전체 재료로 형성되는 실시형태에서, 어닐링 온도는 약 150 ℃ 와 약 400 ℃ 사이일 수 있다. 하이브리드 본딩 프로세스를 위한 어닐링 시간은 약 0.5 시간과 5 시간 사이일 수 있다.
웨이퍼(200)를 웨이퍼(100)에 본딩하기 위해 특별히 본딩층(160, 250)을 형성함으로써, 더 양호한 용융 본드(fusion bond)가 형성될 수 있다. 특히, 본딩층(160, 250)의 두께가 약 0.8 ㎛ 와 3 ㎛ 사이이거나 그 이상인 것은 화학적 결합이 일어나도록 하는 충분한 본딩층 두께를 제공한다. 0.8 ㎛의 최소 타겟 두께는 여러 가지 이유로 중요하다. 상기 두께는 2 개의 본딩층(160, 250)에서 층 두께 편차에 대해 약간의 허용치(allowance)를 제공한다. 층 두께 편차로 인해, 2 개의 본딩층(160, 250)이 함께 결합될 때 두 층 사이에 일부 공극이 관찰될 수 있다. 약 0.8 ㎛의 최소 두께를 이용하여, 본딩층(160) 및 본딩층(250)은 어닐링될 때 각각 수직으로 확장되어 이러한 공극을 채우는 것을 도모한다. 최소 0.8 ㎛ 두께는 또한 본딩층(160, 250) 사이의 결합이 형성될 충분한 기회를 제공한다. 즉, 어닐링 프로세스(들) 동안, 화학적 결합 또는 공유 결합이 본딩층(160)의 재료와 본딩층(250)의 재료 사이에 형성될 수 있다. 최소 두께가 약 0.8 ㎛인 것은 충분한 본딩 재료를 제공하여, 본딩층(160) 및 본딩층(250) 각각에서 국지화된 본드가 깨어지고(break) 대향하는 본딩층(160, 250)에 교차 결합되어(crossbonded) 재형성될 수 있다. 최소 0.8 ㎛ 두께는 또한 수차례 어닐링 사이클을 견디기에 충분한 재료를 제공한다. 위에서 언급되고 아래의 후속 설명에서와 같이, 서로 다른 구조체가 어닐링 프로세스에서 함께 본딩된 후, 후속 구조체(예를 들어, 웨이퍼(200) 또는 웨이퍼 스택(300) 또는 웨이퍼 스택(400))가 또한 후속 어닐링 프로세스에서 본딩될 수 있다. 위에서 설명된 바와 같이, 각 어닐링 프로세스는 0.5 시간에서 5 시간 사이일 수 있다. 따라서 본딩층(160) 및 본딩층(250)은 여러 어닐링 프로세스를 견뎌야 한다. 본딩층(160, 250)이 약 0.8 ㎛의 최소 두께를 갖는 것은 이들 어닐링 사이클을 견디기에 적합한 강건성을 제공한다. 일부 실시형태는 본딩층(160, 250)의 재료에 따라 0.8 ㎛ 미만의 두께를 포함하여 다른 두께를 고려한다는 점에 유의해야 한다. 또한, 전체 두께의 편차는 본딩층(160, 250)의 두께가 일부 영역에서 0.8 μm 미만이 되게 할 수 있음이 이해되어야 한다.
본드 패드(255) 및 비아(120)의 본딩된 전도성 재료는 구별 가능한 경계면을 가질 수 있다. 즉, 본딩 후에도 경계면을 관찰할 수 있고 본드 패드(255)와 비아(120)가 별도로 형성되어 서로 접합된 것을 확인할 수 있다. 유사하게, 본딩층(250)과 본딩층(160)의 본딩된 절연 재료도 구별 가능한 경계면을 가질 수 있다.
도 20a는 본딩 경계면의 확장된(확대된) 부분을 포함한다. 이 확대된 부분에서는 배리어층(221)이 비아(220)를 둘러싸는 것으로 도시되어 있다. 유사하게, 배리어층(121)은 비아(120)를 둘러싸는 것으로 도시되고 배리어층(246)은 본드 패드 비아(245)를 둘러싸는 것으로 도시된다.
도 20b는 도 3b 및 3d에 제공된 바와 같이 하부 구조체가 아래를 향하지 않고 위를 향할 때(face up) 하이브리드 본딩 프로세스를 예시한다. 특히, 도 20b는 하부 구조체로서 도 3d에 도시된 구조체를 포함한다. 도 20b의 확대된 부분은 하이브리드 본딩 프로세스를 따라, 콘택트 패드에 대한 본드 패드의 금속 투 금속 본드 및 유전체층(132)과 본딩층(250)의 용융 본드를 예시한다. 또한, 상기 확대된 부분은 인터커넥트 구조체(130)의 금속 라인 및 비아를 포함하는 금속 피처(131)를 예시하고, 일부 비아(120)는 인터커넥트 구조체(130) 내의 금속 피처(131)에 전기적 및 물리적으로 결합될 수 있고 한편 다른 것은 그렇지 않을 수 있다. 도 3d의 구조체가 도시되어 있지만 상기 확대된 부분은 도 3b 또는 3d의 구조에 적용할 수 있을 것이다.
도 21에서, 웨이퍼(200)가 임의의 적절한 프로세스를 사용하여 시닝된다. 시닝(thinning)은 CMP 프로세스, 그라인딩, 에칭 또는 기타 적절한 프로세스로 수행될 수 있다. 시닝은 다이(212) 내의 비아(220)를 노출시키고, 또한 다이(212)의 두께를 감소시켜 더 양호한 열 방출을 제공하고 더 적은 공간을 차지한다. 시닝 후에, 웨이퍼(200) 및 다이(212)는 약 2 ㎛ 내지 500 ㎛ 두께, 예를 들어 약 10 ㎛ 와 50 ㎛ 사이의 두께일 수 있다. 일부 실시형태에서, 웨이퍼(200)의 기판(215)과 비아(220)의 최상면은 서로 수평을 이룬다.
도 22 내지 24에서, 웨이퍼(200)는 실시형태에 따라 이면(reverse) 본딩층(265)(도 24)을 부가함으로써 그에 본딩된 또 다른 웨이퍼를 수용하도록 준비된다. 도 22에 도시된 바와 같은 일부 실시형태에서, 웨이퍼(200)의 기판(215)은 비아(220)의 상부 측벽을 노출시키기 위해 리세싱될 수 있다. 이 프로세스는 도 5의 기판(115)을 리세싱하는 것과 관련하여 위에서 설명된 프로세스와 유사할 수 있다. 특히, 기판은 0.8 ㎛ 내지 약 3 ㎛의 깊이로 리세싱될 수 있으며, 또는 다르게 말하면 비아(220)는 기판(215)으로부터 0.8 ㎛ 내지 약 3 ㎛만큼 돌출될 수 있다. 도 23에서, 이면 본딩층(265)이 노출된 비아(220) 위에 성막될 수 있다. 이면 본딩층(265)은 도 6의 본딩층(160)과 관련하여 위에서 설명된 것과 유사한 프로세스 및 재료를 사용하여 성막될 수 있다. 도 24에서, 이면 본딩층(265)의 윗면을 비아(220)의 윗면과 수평을 이루게 하기 위해, 이면 본딩층(265)이 CMP 또는 그라인딩 프로세스에 의해 평탄화될 수 있다. 이 프로세스는 도 7의 본딩층(160) 및 비아(120)와 관련하여 위에서 설명되 프로세스와 유사할 수 있다.
다른 실시형태에서, 기판(215)은 리세싱되지 않을 수 있고, 이면 본딩층(265)은 도 8과 관련하여 위에서 설명된 본딩층(160)과 유사하게 기판(215) 및 노출된 비아(220) 위에 성막될 수 있다. 그 다음, 도 9와 관련하여 위에서 설명된 프로세스와 유사하게 개구가 이면 본딩층(265) 내에 제조될 수 있다. 그 다음, 도 10과 관련하여 위에서 설명된 프로세스와 유사하게, 비아 연장부가 상기 개구에 형성되고 상기 비아 연장부의 윗면은 이면 본딩층(265)의 윗면과 수평이 될 수 있다.
일부 실시형태에 따라, 도 25에서는, 웨이퍼(200)는 웨이퍼(200a)가 되고 또 다른 웨이퍼(200b)가 웨이퍼(200a)에 본딩된다. 웨이퍼(200b)는 도 20a와 관련하여 위에서 설명된 바와 같은 하이브리드 본딩 기술을 사용하여 웨이퍼(200a)에 본딩될 수 있다. 각각의 후속 하이브리드 본딩 기술을 이용하여, 이미 하이브리드 본딩 기술로 본딩된 구조체들은 본딩 어닐링이 수행될 때 증가된 접합 강도(bond strength)를 가질 수 있다. 따라서, 일부 실시형태에서, 상이한 구조체들 간의 접합 강도는 상이할 수 있다.
도 26에서, 도 21 내지 24와 관련하여 위에서 설명된 바와 같은 시닝 프로세스 및 이면 본딩층(265)의 형성이 웨이퍼(200b)상에 반복될 수 있고, 도 20a와 관련하여 위에서 설명된 하이브리드 본딩 기술을 사용하여, 웨이퍼(200n)까지 추가 웨이퍼(200)가 적층되고 본딩될 수 있다. 웨이퍼(200)의 총 수는 약 1 개와 16 개 이상 사이일 수 있다. 일부 실시형태에서, 각 웨이퍼(200)는 마지막 웨이퍼(200n)가 본딩될 때까지 30 분 내지 60 분과 같이 최소 본드 어닐링 시간으로 본딩될 수 있으며, 여기서 본드 어닐링 시간이 증가하여 이미 본딩된 구조체들의 접합 강도를 증가시킴과 동시에 전체 처리 시간을 감소시킨다. 일부 실시형태에서, 처음에 본딩된 웨이퍼들 사이의 접합 강도는 후속적으로 본딩된 웨이퍼들보다 클 것이다. 예를 들어, 웨이퍼(200a, 200b) 사이의 접합 강도가 가장 클 수 있고, 그 다음 웨이퍼(200b, 200c) 사이의 접합 강도 등이 클 수 있다.
도 27 내지 30은 일부 실시형태에 따라 웨이퍼(100)에 부착하는 데 사용될 수 있는 2 층 웨이퍼 스택(300)을 형성하는 프로세스를 도시한다. 도 27에서, 도 19의 웨이퍼(200)가 릴리스층(310)에 의해 웨이퍼(200a)로서 캐리어 기판(305)에 부착된다. 캐리어 기판(305) 및 릴리스층(310)은 도 3a, 3b, 3c 및 3d와 관련하여 위에서 설명된 캐리어 기판(190) 및 릴리스층(150)과 유사한 재료로 형성될 수 있다. 도 28에서, 도 21 내지 도 24와 관련하여 위에서 설명된 프로세스가 웨이퍼(200a)를 시닝하고 웨이퍼(200a)의 이면 본딩층(265)을 형성하기 위해 수행될 수 있다.
도 29에서, 제2 웨이퍼(200b)가 도 20a와 관련하여 위에서 설명된 바와 같은 하이브리드 본딩 프로세스에 의해 제1 웨이퍼(200a)에 본딩된다. 도 30에서, 캐리어 기판(305)이 제거되어 2 층 웨이퍼 스택(300)을 형성할 수 있다. 캐리어 기판(305)은 릴리스층(310)에 UV 방사선, 기계적 그라인딩 프로세스, 에치 백(etch back) 프로세스, 가열 프로세스, 이들의 조합 등을 적용함으로써 제거될 수 있다.
도 31에서, 2 층 웨이퍼 스택(300)이 예를 들어 도 10의 웨이퍼(100)에 본딩된다. 2 층 웨이퍼 스택(300)은 도 20a와 관련하여 위에서 설명된 바와 같은 하이브리드 본딩 프로세스를 사용하여 웨이퍼(100)에 본딩될 수 있다.
도 32에서, 2 층 웨이퍼 스택(300)은 웨이퍼 스택(300a)이 되고 2 층 웨이퍼 스택(300)을 본딩하는 프로세스가 총 n 개의 2 층 웨이퍼 스택을 웨이퍼(100)에 본딩하기 위해 원하는 횟수로 반복될 수 있다. 웨이퍼(200)의 총 개수는 n의 2 배이다. 각각의 추가적인 2 층 웨이퍼 스택(300)을 본딩하기 전에, 도 21 내지 24와 관련하여 위에서 설명된 바와 같이, 이전의 2 층 웨이퍼 스택(300)은 2 층 웨이퍼 스택(300)의 최상부 웨이퍼(200)를 시닝하고 이면 본딩층(265)을 형성하기 위해 처리될 수 있다. 일부 실시형태에서, 각 웨이퍼 스택(300)은 최종 웨이퍼 스택(300n)이 본딩될 때까지 30 분 내지 60 분과 같이 최소 본드 어닐링 시간으로 본딩될 수 있으며, 여기서 본드 어닐링 시간이 증가하여 이미 본딩된 구조체들의 접합 강도를 증가시킴과 동시에 전체 처리 시간을 감소시킨다. 일부 실시형태에서, 각각의 2 층 웨이퍼 스택(300) 사이의 접합 강도는 후속적으로 본딩된 웨이퍼 스택보다 클 것이다. 예를 들어, 웨이퍼 스택(300a, 300b) 사이의 접합 강도가 가장 클 수 있고, 그 다음 웨이퍼 스택(300b, 300c) 사이의 접합 강도 등이 클 수 있다. 또한, 일부 실시형태에서, 웨이퍼 스택(300) 내의 개개의 웨이퍼들(200) 사이의 접합 강도는 웨이퍼 스택들(300) 사이의 접합 강도보다 크다.
도 33에서, 일부 실시형태에 따라 4 층 웨이퍼 스택(400)이 웨이퍼(200a), 웨이퍼(200b), 웨이퍼(200c) 및 웨이퍼(200d)를 포함하는 개개의 웨이퍼(200)로부터 형성된다. 4 층 웨이퍼 스택(400)은 예를 들어 도 29의 구조체에 추가적인 웨이퍼(200)를 부가하는 처리를 계속함으로써 형성될 수 있다. 각각의 추가적인 웨이퍼(200)를 본딩하기 전에, 도 21 내지 도 24와 관련하여 위에서 설명된 바와 같이 이전 웨이퍼(200)는 웨이퍼(200)를 시닝하고 이면 본딩층(265)을 형성하기 위해 처리될 수 있다. 일부 실시형태에서, 각 웨이퍼(200)는 최종 웨이퍼(200d)가 본딩될 때까지 30 분 내지 60 분과 같이 최소 본드 어닐링 시간으로 본딩될 수 있으며, 여기서 본드 어닐링 시간이 증가하여 이미 본딩된 구조체들의 접합 강도를 증가시킴과 동시에 전체 처리 시간을 감소시킨다.
도 34에서, 일부 실시형태에 따라 4 층 웨이퍼 스택(400)이 2 층 웨이퍼 스택(300)으로부터 형성된다. 도 34의 4 층 웨이퍼 스택(400)은 예를 들어 도 29의 구조체에 추가적인 2 층 웨이퍼 스택(300)(도 30 참조)을 부가함으로써 형성될 수 있다. 다른 실시형태에서, 예를 들어 도 30의 2 층 웨이퍼 스택(300)이 캐리어 기판에 부착된 후, 다른 2 층 웨이퍼 스택(300) 또는 상기 첫 번째 2 층 웨이퍼 스택(300)에 본딩된 2 개의 웨이퍼(200)가 이어질 수 있다. 다른 실시형태에서, 2 층 웨이퍼 스택(300)이 웨이퍼(200), 예를 들어, 도 28의 구조체에 본딩될 수 있고, 또 다른 웨이퍼(200)가 이어질 수 있다. 각각의 추가 웨이퍼(200) 또는 2 층 웨이퍼 스택(300)을 본딩하기 전에, 도 21 내지 24와 관련하여 위에서 설명된 바와 같이, 이전 웨이퍼(200) 또는 2 층 웨이퍼 스택(300)의 상부 웨이퍼(200)는 웨이퍼(200)를 시닝하고 이면 본딩층(265)을 형성하기 위해 처리될 수 있다.
도 35에서, 캐리어 기판(405)이 제거되고 4 층 웨이퍼 스택(400)이 형성될 수 있다. 4 층 웨이퍼 스택(400)은 예를 들어 도 10의 웨이퍼(100)에 본딩된다. 4 층 웨이퍼 스택(400)은 도 20a와 관련하여 위에서 설명된 바와 같은 하이브리드 본딩 프로세스를 사용하여 웨이퍼(100)에 본딩될 수 있다.
도 36에서, 4 층 웨이퍼 스택(400)은 웨이퍼 스택(400a)이 되고, 4 층 웨이퍼 스택(400)을 본딩하는 프로세스가 총 n 개의 4 층 웨이퍼 스택을 웨이퍼(100)에 본딩하기 위해 원하는 횟수로 반복될 수 있다. 웨이퍼(200)의 총 개수는 n의 4 배이다. 각각의 추가 4 층 웨이퍼 스택(400)을 본딩하기 전에, 도 21 내지 24와 관련하여 위에서 설명된 바와 같이, 이전의 4 층 웨이퍼 스택(400)은 상기 4 층 웨이퍼 스택(400)의 최상부 웨이퍼(200)를 시닝하고 이면 본딩층(265)을 형성하기 위해 처리될 수 있다. 일부 실시형태에서, 각 웨이퍼 스택(400)은 최종 웨이퍼 스택(400n)이 본딩될 때까지 30 분 내지 60 분과 같이 최소 본드 어닐링 시간으로 본딩될 수 있으며, 여기서 본드 어닐링 시간이 증가하여 이미 본딩된 구조체들의 접합 강도를 증가시킴과 동시에 전체 처리 시간을 감소시킨다. 일부 실시형태에서, 각각의 4 층 웨이퍼 스택(400) 사이의 접합 강도는 후속적으로 본딩된 웨이퍼 스택(400)보다 클 것이다. 예를 들어, 웨이퍼 스택(400a, 400b) 사이의 접합 강도가 가장 클 수 있고, 그 다음 웨이퍼 스택(400b, 400c) 사이의 접합 강도 등이 클 수 있다. 또한, 일부 실시형태에서, 각 웨이퍼 스택(400) 내의 개개의 웨이퍼들(200) 사이의 접합 강도는 웨이퍼 스택들(400) 사이의 접합 강도보다 크다.
도 37a, 37b, 37c 및 37d에서, 웨이퍼(200), 2 층 웨이퍼 스택(300) 및/또는 4 층 웨이퍼 스택(400)의 임의의 수 및 임의의 순서로의 임의의 조합이 도 3a 및 3b로부터 이어져 웨이퍼(100)에 또는 도 3c 및 3d로부터 이어져 웨이퍼(100')에 본딩될 수 있다. 도 37b 및 37d에서 유전체층(132)은 본딩층(160)과 동의어일 수 있다는 점에 유의한다. 일부 실시형태에서, 웨이퍼(100')는, 갭 충전 재료(155)를 리세싱하고 갭 충전 재료(155)가 제거된 곳에 본딩층(160)을 성막함으로써, 갭 충전 재료(155) 위에 상부 본딩층(160)을 부가하기 위해 변형될 수 있다. 다른 실시형태에서, 웨이퍼(100')는, 본딩층(160)을 갭 충전 재료(155) 위에 그리고 다이(112) 위에 성막하고, 본딩층(160)에 개구를 형성하여 콘택트 패드(125)를 노출시키고, 콘택트 패드(125)를 본딩층(160)의 개구를 통해서 연장함으로써, 갭 충전 재료(155) 위에 상부 본딩층(160)을 부가하도록 변형될 수 있다. 이들 프로세스는 도 5 내지 6 및 도 8 내지 10과 관련하여 위에서 설명되었으며, 필요에 따라 이들 실시형태로부터 수정될 수 있다.
일부 실시형태에서, 각각의 웨이퍼(200), 2 층 웨이퍼 스택(300) 또는 4 층 웨이퍼 스택(400)은 마지막 웨이퍼(200) 또는 웨이퍼 스택(300 또는 400)이 본딩될 때까지, 30 분 내지 60 분과 같은 최소 본드 어닐링 시간으로 본딩될 수 있고, 여기서 본드 어닐링 시간이 증가하여 이미 본딩된 구조체들의 접합 강도를 증가시킴과 동시에 전체 처리 시간을 감소시킨다.
웨이퍼(200)의 총 개수는 단일 웨이퍼(200), 2 층 웨이퍼 스택(300) 및 4 층 웨이퍼 스택(400)의 조합에 의해 결정될 수 있다. 예를 들어, 웨이퍼(200)의 총 개수는 1 개 웨이퍼(200) 및 약 20 개 웨이퍼(200) 사이일 수 있다. 각각의 추가적인 웨이퍼(200), 2 층 웨이퍼 스택(300) 또는 4 층 웨이퍼 스택(400)을 본딩하기 전에, 이전의 웨이퍼(200), 2 층 웨이퍼 스택(300) 또는 4 층 웨이퍼 스택(400)은 도 21 내지도 24와 관련하여 위에서 설명된 바와 같이, 최상부 웨이퍼(200)를 시닝하고 이면 본딩층(265)을 형성하기 위해 처리될 수 있다.
일 실시형태에서, 각각의 웨이퍼(200)는 메모리 웨이퍼일 수 있고 웨이퍼 스택(200)은 메모리 큐브(memory cube)를 구성할 수 있다. 메모리 큐브는 예를 들어, 8 개의 웨이퍼(200)를 포함할 수 있다. 일부 실시형태에서, 하나 이상의 웨이퍼(200)가 불량으로 테스트될 경우 백업 용량을 제공하기 위해 하나 이상의 추가적인 웨이퍼(200)가 설계된 수의 웨이퍼(200) 이상으로 포함될 수 있다. 예를 들어, 일 실시형태에서 9 개의 웨이퍼(200)가 메모리 컨트롤러일 수 있는 웨이퍼(100) 또는 웨이퍼(100')에 본딩될 수 있다. 9 개의 웨이퍼(200) 중 하나가 결함이 있는 것으로 결정되면, 상기 메모리 컨트롤러는 전체 메모리/컨트롤러 조합의 기능(functionality)을 잃지 않고 결함이 있는 웨이퍼(200)를 바이패스하도록 프로그래밍될 수 있다.
일부 실시형태에서, 웨이퍼(200)의 상이한 층들 중 하나 이상은 상이한 기능을 가질 수 있다.
도 38a에서, 최상부 웨이퍼(200)(즉, 웨이퍼(200n))를 시닝한 후, 캐리어 기판(190)이 제거되고, 패키지(500)가 서로 싱귤레이팅되고, 커넥터(515)가 웨이퍼(100/100')의 전면에 형성된다. 이들 프로세스는 임의의 적절한 순서로 수행될 수 있다. 일부 실시형태에서는, 캐리어 기판(190)이 제거되고, 커넥터(515)가 형성된 다음, 패키지(500)가 싱귤레이팅된다. 다른 실시형태에서는, 패키지(500)가 캐리어 기판(190)이 있는 상태로 싱귤레이팅되고, 그 다음 캐리어 기판(190)이 제거되고 커넥터(515)가 형성된다. 이들 프로세스는 아래에 상세히 설명된다.
또한 도 38a에 선택적인 열 인터페이스 재료(thermal interface material, TIM)(540) 및 방열 구조체(550)가 도시되어 있으며, 이는 아래에 더 상세히 설명된다. 또한, 도 38a는 인터커넥트 구조체(130)와 관련하여 위에서 설명된 것과 유사한 재료 및 프로세스(이는 반복 설명되지 않음)를 사용하여 형성될 수 있는 선택적 재분배(redistribution) 구조체(530)를 포함한다.
패키지(500)는 임의의 적절한 커팅 기술(560)을 사용하여 싱귤레이팅될 수 있다. 커팅 기술(560)은 적합한 에칭제를 사용하는 건식 에칭, 습식 에칭, 이방성 에칭 또는 플라즈마 에칭을 포함할 수 있다. 커팅 기술(560)은 패키지(500)를 서로로부터 레이저 다이싱하기 위해 다중 패스(passes)를 만드는 레이저를 포함할 수 있다. 커팅 기술(560)은 원하는 깊이로 커팅하도록 설정된 톱(saw)과 같은 기계적 프로세스를 포함할 수 있다. 위에서 설명된 커팅 기술(560)의 조합이 사용될 수도 있다. 싱귤레이션(singulation)은 비-패키지 영역(패키지(500) 외부 영역, 예를 들어 도 1의 다이싱 레인(111) 및 도 11의 다이싱 레인(211) 참조)을 통해 발생한다. 싱귤레이션은 처리된 웨이퍼 스택을 관통하여 릴리스층(150)까지 커팅한다. 일부 실시형태에서, 싱귤레이션은 릴리스층(150)을 관통하여 계속될 수 있고 캐리어 기판(190) 내로 또는 이를 관통하여 계속될 수 있다.
커넥터(515)는 웨이퍼(100)의 전면 상에 형성된다. 커넥터(515)는 임의의 적절한 프로세스를 사용하여 형성될 수 있고 다양한 구성을 포함한다. 일부 실시형태에서, 커넥터(515)는 C4(controlled collapse chip connection) 범프, 마이크로 범프, 솔더 볼 등일 수 있다. 예를 들어, 웨이퍼(100)의 전면 상에 성막된 패시베이션(passivation) 층에 개구(미도시)가 형성될 수 있고, 개구는 웨이퍼(100)의 콘택트 패드(125) 또는 선택적 재분배 구조체(530)의 금속 라인과 같은 금속 피처를 노출시킨다. 커넥터(515)는 상기 개구에 형성된다. 일부 실시형태에서, UBM(under bump metallurgy) 층이 커넥터(515)의 형성 전에 개구에 형성될 수 있다. 예시된 실시형태에서, 커넥터(515)는 전도성 재료를 포함하는 하부(505)(웨이퍼(100에 더 가까움) 및 땜납 재료를 포함하는 상부(510)(웨이퍼(100))에서 더 멀리 있음)를 구비한다. 상기 하부(505) 및 상부(510)는 각각 전도성 필라(conductive pillars)(505) 및 솔더 캡(solder caps)(510)으로 지칭될 수도 있다.
커넥터(515)는 비아(120/220), 본드 패드 비아(245), 및 인터커넥트 구조체(130, 230, 및/또는 530)에 의해, 웨이퍼(100)의 전도성 피처에 결합될 수 있고, 또한 웨이퍼(200a 내지 200n)의 다양한 피처에 결합될 수 있다.
선택적인 열 인터페이스 재료(TIM)(540)는 패키지(500) 위에 형성된다. TIM(540)은 약 5 W/m * K보다 클 수 있고 약 50 W/m * K 또는 100 W/m * K보다 크거나 같을 수 있는 양호한 열 전도성을 갖는 재료이다. 선택적인 방열 구조체(550)는 접착 특성을 가질 수도 있는 TIM(540)에 의해 부착될 수 있다. 방열 구조체(550)는 높은 열 전도성을 가지며 금속, 금속 합금 등을 사용하여 형성될 수 있다. 예를 들어, 방열 구조체(550)는 Al, Cu, Ni, Co 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 방열 구조체(550)는 또한 실리콘 카바이드(silicon carbide), 알루미늄 나이트라이드(aluminum nitride), 그라파이트(graphite) 등으로 이루어진 그룹에서 선택된 복합 재료로 형성될 수 있다. 방열 구조체(550)는 본딩된 웨이퍼(100/100') 및 웨이퍼(200) 각각을 통해 열을 방출하는 데 사용될 수 있다. 웨이퍼(100/100')의 관통 비아(120) 및 웨이퍼(200)의 관통 비아(220)는 디바이스 영역(110)(도 2 참조) 및/또는 디바이스 영역(210)(도 12 참조)으로부터 발생된 열을 효율적으로 방출할 수 있다. 도시된 바와 같이 관통 비아(120)와 관통 비아(220)가 정렬되면 방열 효율이 높아질 수 있다. 그러나, 실시형태는 또한 디바이스 영역(110) 및 디바이스 영역(210)의 설계 및 인터커넥트 구조체(130, 230)에서의 금속 라인 및 비아의 라우팅에 따라 필요한 경우, 관통 비아(120) 및 관통 비아(220)가 정렬되지 않을 수 있거나 생략될 수 있음을 고려한다.
도 38b는 웨이퍼(100/100')가 위를 향하도록 하여 웨이퍼의 후면이 아래로 향하는 것을 제외하고는 도 38a와 유사하다(예를 들어, 도 37b 및 37d에 도시된 바와 같음). 이러한 실시형태에서, 캐리어 기판(190)이 제거되고 웨이퍼(100)의 기판(115)이 시닝되어 비아(120)를 노출시킬 수 있다. 그 다음, 필요에 따라 웨이퍼(100/100')의 뒤 또는 패키지(500)의 앞에서 비아(120)를 라우팅하기 위해 재분배 구조체(530)가 형성될 수 있다. 재분배 구조체(530)는 도 2와 관련하여 위에서 설명된 인터커넥트 구조체(130)와 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 그 다음 패키지(500)가 싱귤레이팅될 수 있고, 커넥터(515)가 형성되고, TIM(540)이 형성되고, 방열 구조체(550)가 도 38a와 관련하여 위에서 설명된 것과 유사한 방식으로 적용될 수 있다.
도 38a 및 38b는 또한 도 37a, 37b, 37c 및 37d로부터 웨이퍼(100) 및 웨이퍼(100')를 모두 예시하는 웨이퍼(100/100')에 대해 결합된 뷰를 제공한다. 특히, 갭 충전 재료(155)는 도 37c 및 37d에 이어 도 38a 및 38b의 좌측 절반에 도시되어 있는 반면, 갭 충전 재료(155)는 도 37a 및 37b에 이어 도 38a 및 38b의 우측 절반에서는 사용되지 않는다.
실시형태들은 다수의 기능을 갖는 패키징된 디바이스를 형성하는 데 있어 큰 유연성을 제공하기 위해 웨이퍼-투-웨이퍼 하이브리드 본딩 적층 프로세스를 포함한다. 웨이퍼 투 웨이퍼의 고품질 본딩을 달성하기 위해, 본딩층이 인접한 피스들(pieces) 상에 형성되어 본딩층들 간의 용융 본딩(fusion bonding)을 제공할 수 있고, 이는 다른 본딩 프로세스보다 실패할 가능성이 적다. 웨이퍼의 금속 피처들은, 예를 들어 관통 비아의 일 부분일 수 있는, 인접한 금속 피처보다 더 큰 타겟 콘택트 영역(예를 들어, 콘택트 패드)을 제공함으로써 유연하게 정렬될 수 있다. 추가적으로, 관통 비아와 같은 금속 피처가 신호를 라우팅하고 및/또는 전체 패키지 구조체를 통해 열을 발산하는 데 사용될 수 있다.
일 실시형태는 금속 비아를 노출시키기 위해 제1 웨이퍼를 시닝(thinning)하는 단계를 포함하는 방법이다. 본딩층이 상기 금속 비아 위에 형성되고, 상기 금속 비아는 상기 본딩층을 통하여 연장된다. 제2 웨이퍼가 상기 제1 웨이퍼에 가압되고, 여기서 상기 제2 웨이퍼의 본드 패드가 상기 제1 웨이퍼의 상기 금속 비아에 정렬되고, 상기 제2 웨이퍼의 상기 본드 패드는, 상기 본드 패드와 상기 금속 비아 사이에 본딩 재료를 사용하지 않고, 상기 제1 웨이퍼의 상기 금속 비아와 본딩된다. 상기 제1 웨이퍼의 본딩층은 상기 제2 웨이퍼의 본딩층에 융합된다. 일 실시형태에서, 상기 본딩층을 형성하는 단계는, 상기 금속 비아를 둘러싸는 제1 재료를 리세싱(recessing)하는 단계; 상기 본딩층에 해당하는 제2 재료를 성막하는 단계; 및 상기 제2 재료의 윗면을 상기 금속 비아의 윗면과 수평이 되도록 하기 위해 상기 제2 재료를 평탄화하는 단계를 포함할 수 있다. 일 실시형태에서, 상기 본딩층을 형성하는 단계는, 상기 금속 비아 위에 상기 본딩층을 성막하는 단계; 상기 본딩층에 상기 금속 비아에 대응하는 개구를 형성하는 단계; 상기 개구에 상기 금속 비아에 물리적으로 결합되는 금속 비아 연장부를 성막하는 단계; 및 상기 본딩층의 윗면을 상기 금속 비아 연장부의 윗면과 수평이 되도록 하기 위해 상기 금속 비아 연장부를 평탄화하는 단계를 포함할 수 있다. 일 실시형태에서, 상기 제1 웨이퍼 및 제2 웨이퍼는 함께 제1 웨이퍼 스택을 형성하고, 상기 제1 웨이퍼 스택을 제3 웨이퍼에 가압(pressing)하는 단계 - 여기서 상기 제1 웨이퍼의 본드 패드가 상기 제3 웨이퍼의 금속 피처에 정렬됨 -; 상기 제1 웨이퍼의 상기 본드 패드를 상기 제3 웨이퍼의 상기 금속 피처와 본딩하는 단계로서, 상기 본드 패드와 상기 금속 피처 사이에 본딩 재료를 사용하지 않고 본딩하는 단계; 및 상기 제1 웨이퍼의 본딩층을 상기 제3 웨이퍼의 본딩층에 융합(fusing)하는 단계를 더 포함할 수 있다. 일 실시형태에서, 상기 제1 웨이퍼는 상기 제1 웨이퍼 스택의 디바이스를 제어하기 위한 컨트롤러를 포함할 수 있다. 일 실시형태에서, 상기 제1 웨이퍼는 아래를 향하고(face down), 상기 제3 웨이퍼는 위를 향하고(face up), 상기 제3 웨이퍼의 면(face)이 상기 제1 웨이퍼의 면에 본딩된다. 일 실시형태에서, 상기 방법은 상기 제1 웨이퍼 및 제2 웨이퍼로부터 적층된 디바이스 패키지를 싱귤레이팅(singulating)하는 단계를 포함할 수 있다. 일 실시형태에서, 상기 제1 웨이퍼 및 제2 웨이퍼는 함께 제1 웨이퍼 스택을 형성하고, 상기 방법은 2 층 웨이퍼 스택을 포함하는 제2 웨이퍼 스택을 형성하는 단계; 상기 제2 웨이퍼를 시닝하여 상기 제1 웨이퍼 스택의 제2 금속 비아를 노출시키는 단계; 상기 제2 금속 비아 위에 제2 본딩층을 형성하는 단계 - 상기 제2 금속 비아는 상기 제2 본딩층을 통하여 연장됨 -; 상기 제2 웨이퍼 스택을 상기 제1 웨이퍼 스택에 가압하는 단계 - 상기 제2 웨이퍼 스택의 본드 패드는 상기 제2 금속 비아에 정렬됨 -; 상기 제2 웨이퍼 스택의 상기 본드 패드를 상기 제1 웨이퍼 스택의 상기 제2 금속 비아와 본딩하는 단계로서, 상기 제2 웨이퍼 스택의 상기 본드 패드와 상기 제2 금속 비아 사이에 본딩 재료를 사용하지 않고 본딩하는 단계; 및 상기 제2 본딩층을 상기 제2 웨이퍼 스택의 본딩층에 융합하여, 제1 4-레벨 웨이퍼 스택을 형성하는 단계를 더 포함한다. 일 실시형태에서, 상기 방법은 상기 제1 4-레벨 웨이퍼 스택의 본드 패드를 상기 제3 웨이퍼의 금속 피처와 본딩하는 단계로서, 상기 본드 패드와 상기 금속 피처 사이에 본딩 재료를 사용하지 않고 본딩하는 단계; 및 상기 제1 4-레벨 웨이퍼 스택의 본딩층을 상기 제3 웨이퍼의 본딩층에 융합하는 단계를 포함한다. 일 실시형태에서, 상기 제1 4-레벨 웨이퍼 스택의 각각의 웨이퍼는 아래를 향한다. 일 실시형태에서, 상기 제1 웨이퍼의 본딩층은 0.8 ㎛ 와 3 ㎛ 사이의 두께이다.
다른 실시형태는 제1 디바이스, 제2 디바이스 및 제3 디바이스를 포함하는 패키지이다. 상기 제1 디바이스는 제1 세트의 비아, 제1 능동 디바이스, 및 제1 인터커넥트 구조체를 포함할 수 있고, 상기 제1 세트의 비아는 상기 제1 디바이스의 전면으로부터 상기 제1 인터커넥트 구조체를 통해 상기 제1 디바이스의 후면으로 횡단하고, 상기 제1 능동 디바이스는 상기 제1 인터커넥트 구조체에 인접한다. 상기 제2 디바이스는 제2 세트의 비아, 제2 능동 디바이스, 제2 인터커넥트 구조체, 상기 제1 디바이스에 본딩되는 제2 전면 본딩층 및 상기 제2 디바이스의 후면에 있는 제2 이면 본딩층을 포함할 수 있고, 상기 제2 이면 본딩층은 제1 유전체 재료를 포함할 수 있으며, 상기 제2 세트의 비아는 상기 제2 전면 본딩층으로부터 상기 제2 이면 본딩층을 통해 횡단한다. 상기 제3 디바이스는 제3 세트의 비아, 제3 능동 디바이스, 제3 인터커넥트 구조체 및 제3 전면 본딩층을 포함할 수 있고, 상기 제3 전면 본딩층은 상기 제1 유전체 재료와 동일한 유전체 재료를 포함할 수 있고, 상기 제3 세트의 비아는 상기 제3 전면 본딩층으로부터 상기 제3 디바이스를 통해 상기 제3 디바이스의 후면으로 횡단하고, 상기 제2 이면 본딩층은 상기 제3 전면 본딩층에 본딩된다. 일 실시형태에서, 상기 제3 전면 본딩층은 일 세트의 본드 패드 비아 및 일 세트의 본드 패드를 포함할 수 있으며, 상기 각각의 본드 패드는 상기 제2 세트의 비아 중 대응하는 비아와의 경계면을 갖는다. 일 실시형태에서, 상기 패키지는 상기 제3 디바이스 상에 배치되고 상기 제3 세트의 비아와 접촉하는 열 인터페이스 재료(thermal interface material), 및 상기 열 인터페이스 재료 위에 배치된 방열 피처(heat dissipation feature)를 포함할 수 있다. 일 실시형태에서, 상기 제1 디바이스는 갭 충전 재료에 의해 측면으로(laterally) 둘러싸이고, 상기 제2 전면 본딩층은 상기 갭 충전 재료와 중첩한다. 일 실시형태에서, 상기 제1 디바이스는 상기 제1 세트의 비아에 전기적으로 결합된 제1 세트의 본드 패드를 더 포함할 수 있고, 상기 제1 세트의 본드 패드는 상기 제2 전면 본딩층 상에 배치된 제2 본드 패드에 직접 본딩된다. 일 실시형태에서, 상기 제2 전면 본딩층 및 제2 이면 본딩층은 각각 0.8 ㎛ 와 3 ㎛ 사이의 두께이다.
또 다른 실시형태는 제2 웨이퍼에 본딩된 제1 웨이퍼를 포함하는 패키지 컴포넌트이고, 본딩 경계면에서, 상기 제1 웨이퍼의 금속 비아는 상기 제2 웨이퍼의 본드 패드에 직접 본딩되고, 상기 제1 웨이퍼의 제1 본딩층이 상기 제2 웨이퍼의 제2 본딩층에 융합되고, 상기 제1 본딩층은 상기 제1 웨이퍼의 후면에 배치되고, 상기 제1 웨이퍼의 상기 금속 비아는 상기 제1 본딩층을 통해, 반도체 기판을 통해, 그리고 상기 제1 웨이퍼의 제1 인터커넥트를 통해 횡단한다. 일 실시형태에서, 상기 패키지 컴포넌트는 제3 웨이퍼로서, 상기 제3 웨이퍼의 제4 본딩층이 상기 제2 웨이퍼의 제3 본딩층에 본딩되는 제3 웨이퍼; 및 제4 웨이퍼로서, 상기 제4 웨이퍼의 제6 본딩층이 상기 제3 웨이퍼의 제5 본딩층에 본딩되는 제4 웨이퍼를 포함할 수 있다. 일 실시형태에서, 상기 제1 웨이퍼, 제2 웨이퍼, 제3 웨이퍼 및 제4 웨이퍼의 각각은 아래를 향한다(face down). 일 실시형태에서, 상기 제2 웨이퍼의 상기 본드 패드는 본드 패드 비아에 의해 상기 제2 본딩층을 통해 상기 제2 웨이퍼의 제2 인터커넥트에 결합된다. 일 실시형태에서, 상기 제1 본딩층의 제1 유전체 재료는 상기 제2 본딩층의 제2 유전체 재료와 동일하고, 상기 제1 본딩층 및 상기 제2 본딩층은 각각 0.8 ㎛ 와 3 ㎛ 사이의 두께이다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 취해질 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법으로서,
제1 웨이퍼를 시닝하여 금속 비아를 노출시키는 단계;
상기 금속 비아 위에 본딩층을 형성하는 단계 - 상기 금속 비아는 상기 본딩층을 관통하여 연장됨 -;
상기 제1 웨이퍼에 대해 제2 웨이퍼를 위치시키는 단계- 상기 제2 웨이퍼의 본드 패드는 상기 제1 웨이퍼의 상기 금속 비아에 정렬됨 -;
상기 본드 패드와 상기 금속 비아 사이에 본딩 재료를 사용하지 않고서 상기 제2 웨이퍼의 상기 본드 패드를 상기 제1 웨이퍼의 상기 금속 비아와 본딩하는 단계; 및
상기 제1 웨이퍼의 본딩층을 상기 제2 웨이퍼의 본딩층에 융합(fuse)하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 본딩층을 형성하는 단계는,
상기 금속 비아를 둘러싸는 제1 재료를 리세싱하는 단계;
상기 본딩층에 대응하는 제2 재료를 성막하는 단계; 및
상기 제2 재료의 윗면이 상기 금속 비아의 윗면과 동일한 높이가 되도록 상기 제2 재료를 평탄화하는 단계
를 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 본딩층을 형성하는 단계는,
상기 금속 비아 위에 상기 본딩층을 성막하는 단계;
상기 본딩층 내에 상기 금속 비아에 대응하는 개구를 형성하는 단계;
상기 개구 내에 상기 금속 비아에 물리적으로 결합되는 금속 비아 연장부를 성막하는 단계; 및
상기 본딩층의 윗면이 상기 금속 비아 연장부의 윗면과 동일한 높이가 되도록 상기 금속 비아 연장부를 평탄화하는 단계
를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 웨이퍼와 상기 제2 웨이퍼는 함께 제1 웨이퍼 스택을 형성하고,
상기 방법은,
상기 제1 웨이퍼 스택을 제3 웨이퍼에 대해 위치시키는 단계 - 상기 제1 웨이퍼의 본드 패드는 상기 제3 웨이퍼의 금속 피처에 정렬됨 -;
상기 본드 패드와 상기 금속 피처 사이에 본딩 재료를 사용하지 않고서 상기 제1 웨이퍼의 상기 본드 패드를 상기 제3 웨이퍼의 상기 금속 피처와 본딩하는 단계; 및
상기 제1 웨이퍼의 본딩층을 상기 제3 웨이퍼의 본딩층에 융합하는 단계
를 더 포함하는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 제1 웨이퍼는 상기 제1 웨이퍼 스택 내의 디바이스를 제어하기 위한 컨트롤러를 포함하는 것인, 방법.
실시예 6. 실시예 4에 있어서,
상기 제1 웨이퍼는 아래를 향하고, 상기 제3 웨이퍼는 위를 향하고, 상기 제3 웨이퍼의 면(face)은 상기 제1 웨이퍼의 면에 본딩되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 웨이퍼의 상기 본딩층은 두께가 0.8 ㎛ 와 3 ㎛ 사이인 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 웨이퍼와 제2 웨이퍼는 함께 제1 웨이퍼 스택을 형성하고,
상기 방법은,
2 층 웨이퍼 스택을 포함하는 제2 웨이퍼 스택을 형성하는 단계;
상기 제2 웨이퍼를 시닝하여 상기 제1 웨이퍼 스택의 제2 금속 비아를 노출시키는 단계;
상기 제2 금속 비아 위에 제2 본딩층을 형성하는 단계 - 상기 제2 금속 비아는 상기 제2 본딩층을 관통하여 연장됨 -;
상기 제2 웨이퍼 스택을 상기 제1 웨이퍼 스택에 대해 위치시키는 단계 - 상기 제2 웨이퍼 스택의 본드 패드는 상기 제2 금속 비아에 정렬됨 -;
상기 제2 웨이퍼 스택의 상기 본드 패드와 상기 제2 금속 비아 사이에 본딩 재료를 사용하지 않고서 상기 제2 웨이퍼 스택의 상기 본드 패드를 상기 제1 웨이퍼 스택의 상기 제2 금속 비아와 본딩하는 단계; 및
상기 제2 본딩층을 상기 제2 웨이퍼 스택의 본딩층에 융합하여, 제1의 4 레벨(four level) 웨이퍼 스택을 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 9. 실시예 8에 있어서,
상기 제1의 4 레벨 웨이퍼 스택을 제3 웨이퍼에 대해 위치시키는 단계 - 상기 제1 4-레벨 웨이퍼 스택의 본드 패드는 상기 제3 웨이퍼의 금속 피처에 정렬됨 -;
상기 본드 패드와 상기 금속 피처 사이에 본딩 재료를 사용하지 않고서 상기 제1의 4 레벨 웨이퍼 스택의 상기 본드 패드를 상기 제3 웨이퍼의 상기 금속 피처와 본딩하는 단계; 및
상기 제1의 4 레벨 웨이퍼 스택의 본딩층을 상기 제3 웨이퍼의 본딩층에 융합하는 단계
를 더 포함하는, 방법.
실시예 10. 실시예 8에 있어서,
상기 제1의 4 레벨 웨이퍼 스택 내의 각각의 웨이퍼는 아래를 향하는 것인, 방법.
실시예 11. 패키지로서,
제1 세트의 비아, 제1 능동 디바이스 및 제1 인터커넥트 구조체를 포함하는 제1 디바이스 - 상기 제1 세트의 비아는 상기 제1 디바이스의 전면으로부터 상기 제1 인터커넥트 구조체를 통해 상기 제1 디바이스의 후면으로 횡단하고, 상기 제1 능동 디바이스는 상기 제1 인터커넥트 구조체에 인접함 -;
제2 세트의 비아, 제2 능동 디바이스, 제2 인터커넥트 구조체, 상기 제1 디바이스에 본딩되는 제2 전면 본딩층 및 상기 제2 디바이스의 후면에 있고 제1 유전체 재료를 포함하는 제2 이면 본딩층을 포함하는 제2 디바이스 - 상기 제2 세트의 비아는 상기 제2 전면 본딩층으로부터 상기 제2 이면 본딩층을 통해 횡단함 -; 및
제3 세트의 비아, 제3 능동 디바이스, 제3 인터커넥트 구조체 및 상기 제1 유전체 재료와 동일한 유전체 재료를 포함하는 제3 전면 본딩층을 포함하는 제3 디바이스 - 상기 제3 세트의 비아는 상기 제3 전면 본딩층으로부터 상기 제3 디바이스를 통해 상기 제3 디바이스의 후면으로 횡단하고, 상기 제2 이면 본딩층은 상기 제3 전면 본딩층에 본딩됨 -
를 포함하는, 패키지.
실시예 12. 실시예 11에 있어서,
상기 제2 전면 본딩층과 상기 제2 이면 본딩층은 각각 두께가 0.8 ㎛ 와 3 ㎛ 사이인 것인, 패키지.
실시예 13. 실시예 11에 있어서,
상기 제3 디바이스 상에 배치된 열 인터페이스 재료(thermal interface material) - 상기 열 인터페이스 재료는 상기 제3 세트의 비아와 접촉해 있음 -; 및
상기 열 인터페이스 재료 위에 배치된 방열 피처
를 더 포함하는, 패키지.
실시예 14. 실시예 11에 있어서,
상기 제1 디바이스는 갭 충전 재료에 의해 측면으로(laterally) 둘러싸이고, 상기 제2 전면 본딩층은 상기 갭 충전 재료와 중첩하는 것인, 패키지.
실시예 15. 실시예 11에　있어서,
상기 제1 디바이스는 상기 제1 세트의 비아에 전기적으로 결합된 제1 세트의 본드 패드를 더 포함하고, 상기 제1 세트의 본드 패드는 상기 제2 전면 본딩층 상에 배치된 제2 본드 패드에 직접 본딩되는 것인, 패키지.
실시예 16. 패키지 컴포넌트로서,
제2 웨이퍼에 본딩된 제1 웨이퍼 - 본딩 경계면에서, 상기 제1 웨이퍼의 금속 비아는 상기 제2 웨이퍼의 본드 패드에 직접 본딩되고, 상기 제1 웨이퍼의 제1 본딩층은 상기 제2 웨이퍼의 제2 본딩층에 융합되고, 상기 제1 본딩층은 상기 제1 웨이퍼의 후면에 배치되고, 상기 제1 웨이퍼의 상기 금속 비아는 상기 제1 본딩층을 통해, 반도체 기판을 통해, 그리고 상기 제1 웨이퍼의 제1 인터커넥트를 통해 횡단함 -
를 포함하는, 패키지 컴포넌트.
실시예 17. 실시예 16에 있어서,
제3 웨이퍼 - 상기 제3 웨이퍼의 제4 본딩층은 상기 제2 웨이퍼의 제3 본딩층에 본딩됨 -; 및
제4 웨이퍼 - 상기 제4 웨이퍼의 제6 본딩층은 상기 제3 웨이퍼의 제5 본딩층에 본딩됨 -
를 더 포함하는, 패키지 컴포넌트.
실시예 18. 실시예 17에 있어서,
상기 제1 웨이퍼, 상기 제2 웨이퍼, 상기 제3 웨이퍼, 및 상기 제4 웨이퍼 각각은 아래를 향하는 것인, 패키지 컴포넌트.
실시예 19. 실시예 16에 있어서,
상기 제2 웨이퍼의 상기 본드 패드는 본드 패드 비아에 의해 상기 제2 본딩층을 통해 상기 제2 웨이퍼의 제2 인터커넥트에 결합되는 것인, 패키지 컴포넌트.
실시예 20. 실시예 16에 있어서,
상기 제1 본딩층의 제1 유전체 재료는 상기 제2 본딩층의 제2 유전체 재료와 동일하고, 상기 제1 본딩층과 상기 제2 본딩층은 각각 두께가 0.8 ㎛ 와 3 ㎛ 사이인 것인, 패키지 컴포넌트.

Claims (10)

  1. 패키지를 제조하는 방법으로서,
    제1 웨이퍼를 시닝(thinning)하여 금속 비아를 노출시키는 단계;
    상기 금속 비아 위에 본딩층을 형성하는 단계 - 상기 금속 비아는 상기 본딩층을 관통하여 연장되고, 상기 본딩층의 윗면은 상기 금속 비아의 윗면과 수평임 -;
    상기 제1 웨이퍼에 대해 제2 웨이퍼를 위치시키는 단계- 상기 제2 웨이퍼의 본드 패드는 상기 제1 웨이퍼의 상기 금속 비아에 정렬됨 -;
    상기 본드 패드와 상기 금속 비아 사이에 본딩 재료를 사용하지 않고서 상기 제2 웨이퍼의 상기 본드 패드를 상기 제1 웨이퍼의 상기 금속 비아와 본딩하는 단계;
    제1 웨이퍼 스택을 형성하기 위해, 상기 제1 웨이퍼의 본딩층을 상기 제2 웨이퍼의 본딩층에 융합(fuse)하는 단계;
    상기 제1 웨이퍼 스택을 제3 웨이퍼에 대해 위치시키는 단계 - 상기 제1 웨이퍼의 본드 패드는 상기 제3 웨이퍼의 금속 피처에 정렬됨 -;
    상기 본드 패드와 상기 금속 피처 사이에 본딩 재료를 사용하지 않고서 상기 제1 웨이퍼의 상기 본드 패드를 상기 제3 웨이퍼의 상기 금속 피처와 본딩하는 단계; 및
    상기 제1 웨이퍼의 본딩층을 상기 제3 웨이퍼의 본딩층에 융합하는 단계
    를 포함하고,
    상기 본딩층을 형성하는 단계는,
    상기 금속 비아 위에 상기 본딩층을 성막하는 단계;
    상기 본딩층 내에 상기 금속 비아에 대응하는 개구를 형성하는 단계;
    상기 개구 내에 상기 금속 비아에 물리적으로 결합되는 금속 비아 연장부를 성막하는 단계; 및
    상기 본딩층의 윗면이 상기 금속 비아 연장부의 윗면과 동일한 높이가 되도록 상기 금속 비아 연장부를 평탄화하는 단계
    를 포함하는 것인, 방법.
  2. 제1 항에 있어서,
    상기 본딩층을 형성하는 단계는,
    상기 금속 비아를 둘러싸는 제1 재료를 리세싱하는 단계;
    상기 본딩층에 대응하는 제2 재료를 성막하는 단계; 및
    상기 제2 재료의 윗면이 상기 금속 비아의 윗면과 동일한 높이가 되도록 상기 제2 재료를 평탄화하는 단계
    를 포함하는 것인, 패키지를 제조하는 방법.
  3. 패키지를 제조하는 방법으로서,
    제1 웨이퍼를 시닝(thinning)하여 금속 비아를 노출시키는 단계;
    상기 금속 비아 위에 본딩층을 형성하는 단계 - 상기 금속 비아는 상기 본딩층을 관통하여 연장됨 -;
    상기 제1 웨이퍼에 대해 제2 웨이퍼를 위치시키는 단계- 상기 제2 웨이퍼의 본드 패드는 상기 제1 웨이퍼의 상기 금속 비아에 정렬됨 -;
    상기 본드 패드와 상기 금속 비아 사이에 본딩 재료를 사용하지 않고서 상기 제2 웨이퍼의 상기 본드 패드를 상기 제1 웨이퍼의 상기 금속 비아와 본딩하는 단계; 및
    상기 제1 웨이퍼의 본딩층을 상기 제2 웨이퍼의 본딩층에 융합(fuse)하는 단계
    를 포함하고,
    상기 본딩층을 형성하는 단계는,
    상기 금속 비아 위에 상기 본딩층을 성막하는 단계;
    상기 본딩층 내에 상기 금속 비아에 대응하는 개구를 형성하는 단계;
    상기 개구 내에 상기 금속 비아에 물리적으로 결합되는 금속 비아 연장부를 성막하는 단계; 및
    상기 본딩층의 윗면이 상기 금속 비아 연장부의 윗면과 동일한 높이가 되도록 상기 금속 비아 연장부를 평탄화하는 단계
    를 포함하는 것인, 패키지를 제조하는 방법.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 웨이퍼와 제2 웨이퍼는 함께 제1 웨이퍼 스택을 형성하고,
    상기 방법은,
    2 층 웨이퍼 스택을 포함하는 제2 웨이퍼 스택을 형성하는 단계;
    상기 제2 웨이퍼를 시닝하여 상기 제1 웨이퍼 스택의 제2 금속 비아를 노출시키는 단계;
    상기 제2 금속 비아 위에 제2 본딩층을 형성하는 단계 - 상기 제2 금속 비아는 상기 제2 본딩층을 관통하여 연장됨 -;
    상기 제2 웨이퍼 스택을 상기 제1 웨이퍼 스택에 대해 위치시키는 단계 - 상기 제2 웨이퍼 스택의 본드 패드는 상기 제2 금속 비아에 정렬됨 -;
    상기 제2 웨이퍼 스택의 상기 본드 패드와 상기 제2 금속 비아 사이에 본딩 재료를 사용하지 않고서 상기 제2 웨이퍼 스택의 상기 본드 패드를 상기 제1 웨이퍼 스택의 상기 제2 금속 비아와 본딩하는 단계; 및
    상기 제2 본딩층을 상기 제2 웨이퍼 스택의 본딩층에 융합하여, 제1의 4 레벨(four level) 웨이퍼 스택을 형성하는 단계
    를 더 포함하는 것인, 패키지를 제조하는 방법.
  6. 패키지로서,
    제1 세트의 비아, 제1 능동 디바이스, 제1 인터커넥트 구조체, 및 제1 이면 본딩층을 포함하는 제1 디바이스 - 상기 제1 세트의 비아는 상기 제1 디바이스의 전면으로부터 상기 제1 이면 본딩층을 통해 상기 제1 디바이스의 후면으로 횡단하고, 상기 제1 능동 디바이스는 상기 제1 인터커넥트 구조체에 인접함 -;
    제2 디바이스 - 상기 제2 디바이스는 제2 세트의 비아, 제2 능동 디바이스, 제2 인터커넥트 구조체, 상기 제1 디바이스에 본딩되는 제2 전면 본딩층, 및 상기 제2 디바이스의 후면에 있고 제1 유전체 재료를 포함하는 제2 이면 본딩층을 포함하고, 상기 제2 세트의 비아는 상기 제2 전면 본딩층으로부터 상기 제2 이면 본딩층을 통해 횡단함 -; 및
    제3 세트의 비아, 제3 능동 디바이스, 제3 인터커넥트 구조체, 및 상기 제1 유전체 재료와 동일한 유전체 재료를 포함하는 제3 전면 본딩층을 포함하는 제3 디바이스 - 상기 제3 세트의 비아는 상기 제3 전면 본딩층으로부터 상기 제3 디바이스를 통해 상기 제3 디바이스의 후면으로 횡단하고, 상기 제2 이면 본딩층은 상기 제3 전면 본딩층에 본딩됨 -
    를 포함하고,
    상기 제2 디바이스는 상기 제1 세트의 비아에 전기적으로 결합된 제1 세트의 본드 패드를 더 포함하고, 상기 제1 세트의 본드 패드는 상기 제1 세트의 비아에 직접 본딩되고,
    상기 제1 이면 본딩층의 일면은 상기 제1 세트의 비아의 일면과 수평인 것인, 패키지.
  7. 제6 항에 있어서,
    상기 제3 디바이스 상에 배치된 열 인터페이스 재료(thermal interface material) - 상기 열 인터페이스 재료는 상기 제3 세트의 비아와 접촉해 있음 -; 및
    상기 열 인터페이스 재료 위에 배치된 방열 피처
    를 더 포함하는, 패키지.
  8. 제6 항에 있어서,
    상기 제1 디바이스는 갭 충전 재료에 의해 측면으로(laterally) 둘러싸이고, 상기 제2 전면 본딩층은 상기 갭 충전 재료와 중첩하는 것인, 패키지.
  9. 삭제
  10. 패키지 컴포넌트로서,
    제2 웨이퍼에 본딩된 제1 웨이퍼
    를 포함하고,
    본딩 경계면에서, 상기 제1 웨이퍼의 금속 비아는 상기 제2 웨이퍼의 본드 패드에 직접 본딩되고, 상기 제1 웨이퍼의 제1 본딩층은 상기 제2 웨이퍼의 제2 본딩층에 융합되고, 상기 제1 본딩층은 상기 제1 웨이퍼의 후면에 배치되고, 상기 제1 웨이퍼의 상기 금속 비아는 상기 제1 본딩층을 통해, 반도체 기판을 통해, 그리고 상기 제1 웨이퍼의 제1 인터커넥트를 통해 횡단하고, 상기 본딩층의 일면은 상기 금속 비아의 일면과 수평이고,
    상기 금속 비아는 비아 연장부를 포함하고, 상기 비아 연장부의 일면이 상기 본딩층의 일면과 수평이고, 상기 비아 연장부는 상기 금속 비아보다 넓고 패드 영역을 형성하는 것인, 패키지 컴포넌트.
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