KR101791748B1 - 3d 집적 회로(3dic) 구조체 및 이의 제조 방법 - Google Patents

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Abstract

하나의 실시예의 접합형 집적 회로(IC) 구조체는 제1 IC 구조체 및 이 제1 IC 구조체에 접합된 제2 IC 구조체를 포함한다. 제1 IC 구조체는 제1 본딩층 및 커넥터를 포함한다. 제2 IC 구조체는 제1 본딩층에 접합되어 접촉하는 제2 본딩층, 및 이 제2 본딩층 내의 접점 패드를 포함한다. 커넥터는 제1 본딩층과 제2 본딩층 간의 계면을 지나 연장하고, 접점 패드는 커넥터의 레터럴 표면 및 측벽과 접촉한다.

Description

3D 집적 회로(3DIC) 구조체 및 이의 제조 방법{3D INTEGRATED CIRCUIT (3DIC) STRUCTURE AND METHOD OF MAKING SAME}
본 개시는 3D 집적 회로(3DIC) 구조체 및 이의 제조 방법에 관한 것이다.
반도체 산업은 각종 전자 소자(예를 들면, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도에 있어서의 지속적인 개선으로 인해 급속한 성장을 겪어 왔다. 그 대부분의 경우, 집적 밀도에 있어서의 개선은 주어진 면적 내에 보다 많은 소자를 집적할 수 있게 하는 최소 피처 사이즈에 있어서의 반복된 감소(예를 들면, 20 ㎚ 이하의 노드로의 반도체 프로세스 노드의 축소)에 기인하였다. 최근 들어 소형화, 보다 빠른 속도 및 보다 큰 대역폭은 물론 저전력 소모 및 저 레이턴시(latency)에 대한 요구가 증대함에 따라, 반도체 다이의 보다 작고 보다 창조적인 패키징 기술에 대한 필요성도 증대하였다.
반도체 기술이 더욱 진보함에 따라, 적층된 반도체 디바이스, 예를 들면 3D 집적 회로(3DIC)가 반도체 디바이스의 물리적 사이즈를 더욱 감소시키기 위한 효과적인 대안으로서 등장하였다. 적층된 반도체 디바이스에서는 논리, 메모리, 프로세서 회로 등의 능동 회로가 상이한 반도체 웨이퍼 상에 제조된다. 2개 이상의 반도체 웨이퍼가 아래위로 설치되어, 반도체 디바이스의 폼 팩터(form factor)를 더욱 감소를 더욱 감소시키도록 할 수 있다.
2개의 반도체 웨이퍼 또는 다이는 적절한 본딩 기법을 통해 함께 접합될 수 있다. 적층된 반도체 웨이퍼들 사이에 전기적 연결부가 마련될 수 있다. 적층된 반도체 디바이스는 보다 작은 폼 팩터를 갖고 보다 큰 밀도를 제공하여 성능 증가와 저전력 소모를 가능하게 한다.
하나의 실시예에 따르면, 접합형 집적 회로(IC) 구조체는 제1 IC 구조체 및 이 제1 IC 구조체에 접합된 제2 IC 구조체를 포함한다. 제1 IC 구조체는 제1 본딩층 및 커넥터를 포함한다. 제2 IC 구조체는 제1 본딩층에 접합되어 접촉하는 제2 본딩층, 및 이 제2 본딩층 내의 접점 패드를 포함한다. 커넥터는 제1 본딩층과 제2 본딩층 간의 계면을 지나 연장하고, 접점 패드는 커넥터의 레터럴 표면 및 측벽과 접촉한다.
다른 실시예에 따르면, 방법은, 제1 IC 구조체의 제1 본딩층에 제1 개구를 패터닝하는 단계, 및 제2 IC 구조체의 제2 본딩층에 제2 개구를 패터닝하는 단계를 포함한다. 그 방법은 또한 제1 개구 내에 커넥터를 형성하는 단계 및 제2 개구의 측벽 및 바닥면 상에 접점 패드를 형성하는 단계를 포함한다. 커넥터는 제1 본딩층의 레터럴 표면을 지나 연장한다. 제1 및 제2 IC 구조체는 접합된다. 제1 및 제2 IC 구조체의 접합은, 제2 본딩층에 제1 본딩층을 융합 접합하고 접점 패드에 커넥터를 접합하는 것을 포함한다. 커넥터는 제2 개구 내에 부분적으로 배치된다.
또 다른 실시예에 따르면, 접합형 집적 회로(IC) 구조체는 제1 반도체 기판, 이 제1 반도체 기판 위의 제1 본딩층, 및 제1 본딩층 내의 접점 패드를 포함한다. 접합형 IC 구조체는 또한, 제1 본딩층 위에서 그와 접촉하는 제2 본딩층, 제1 본딩층 및 제2 본딩층 내에 배치된 커넥터, 및 제2 본딩층 위의 제2 반도체 기판을 포함한다. 접점 패드는 커넥터의 레터럴 표면 및 측벽에 배치된다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실무에 따라 다양한 피쳐들이 축척대로 도시되어 있지 않다는 점을 유념해야 할 것이다. 실제로, 다양한 피쳐들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a-1b, 2a-2b, 3a-3b, 4a-4b, 5a-5b 및 6 내지 9는 몇몇 실시예에 따라 접합형 집적 회로 구조체를 제조하는 다양한 중간 단계들을 도시하고 있다.
도 10은 몇몇 실시예에 따라 접합형 집적 회로를 형성하는 프로세스 흐름을 도시한다.
이하의 개시는 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시 형태 또는 예를 제공한다. 구성 요소 및 배열의 특정 예가 본 개시를 간략화화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일 뿐이고, 한정을 의도한 것은 아니다. 예를 들어, 후술하는 상세한 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐의 형성은 제1 및 제2 피쳐들이 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가의 피쳐가 제1 및 제2 피쳐들 사이에 형성되는 실시예도 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 부호 및/또는 문자들을 반복할 수도 있다. 이 반복은 간략화 및 명료화를 위한 것이지 자체로 설명된 다양한 실시예 및/또는 구성들 간의 관계를 강요하지 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같은 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명을 용이하게 하기 본 명세서에서 이용될 수 있다. 이러한 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 작동시에 디바이스의 상이한 배향들을 포괄하고자 한 것이다. 장치가 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향으로 됨), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 그에 상응하게 해석될 수도 있다.
다양한 실시예는 제2 집적 회로 구조체에 접합된 제1 집적 회로 구조체를 포함할 수 있는 접합형 집적 회로 구조체를 포함한다. 집적 회로 구조체의 접합은 본딩층(예를 들면 산화물간 본딩층)과 도전성 상호 연결 구조체 모두가 이용되는 하이브리드 본딩 프로세스를 포함할 수 있다. 도전성 상호 연결 구조체는 접합 중에 커넥터의 재료(예를 들면, 솔더 또는 구리 범프)를 가두도록 이용될 수 있는 오목 접점 패드(예를 들면, 단면도에서 U자 형상을 가짐)를 포함할 수 있다. 접합된 구조체에서, 오목 접점은 커넥터의 레터릴 표면(lateral surface) 및 측벽과 접촉할 수 있다. 따라서, 솔더 브리징과 같은 위험한 제조 결함이 감소될 수 있어, 도전성 상호 연결 구조체들이 보다 근접하게 서로 간격을 두고 배치될 수 있게 하여(예를 들어, 보다 작은 피치를 갖게 하여), I/O 밀도를 증가시키고 수율을 개선시킨다.
도 1a 내지 도 5b는 접합 전의 2개의 집적 회로 구조체(100, 150)를 접합하기 위한 다양한 구조체의 형성을 도시한다. 이들 도면에서는 다이-온-웨이퍼(die-on-wafer) 본딩 프로세스의 실시예를 도시하고 있지만, 기타 실시예들은 다이-온-다이 본딩, 웨이퍼-온-웨이퍼 본딩 등에 적용될 수도 있다. 도 1a 및 도 1b는 접합 전의 다이(100)(도 1a 참조) 및 웨이퍼(150)(도 1b 참조)를 도시하고 있다. 몇몇 실시예에서, 다이(100)는 반도체 다이일 수 있고, 프로세서, 논리 회로, 메모리, 아날로그 회로, 디지털 회로, 혼성 신호 회로 등의 임의의 형태의 집적 회로일 수 있다. 마찬가지로, 웨이퍼(150)도 반도체 다이일 수 있고, 프로세서, 논리 회로, 메모리, 아날로그 회로, 디지털 회로, 혼성 신호 회로 등의 임의의 형태의 집적 회로를 포함할 수 있다. 다이(100)와 웨이퍼(150)에 의해 제공되는 기능은 동일하거나 그렇지 않을 수도 있다.
도 1a 내지 도 5b에 걸쳐 부호 "a"로 끝나는 도면들 접합 전의 다이(100)를 도시하며, 부호 "b"로 끝나는 도면들은 접합 전의 웨이퍼(150)를 도시한다. 게다가, 이들 도면 및 상세한 설명에서는 다이(100) 및 웨이퍼(150)에 상호 연결 구조체의 병행 형성에 대해 설명하고 있지만, 기타 실시예는 상이한 시점에 그러한 구조체의 형성에 적용될 수도 있다. 예를 들면, 다이(100)에서의 상호 연결 구조체(예를 들면, 접점(114), 도 5a 참조)는 웨이퍼(150)에서의 상호 연결 구조체(예를 들면, 접점 패드(164), 도 5b 참조) 전에, 그와 동시에 및/또는 그 후에 형성될 수 있다. 본 명세서 전반에 걸쳐 다이(100)로서 설명하고 있지만, 다이(100)에 대한 몇몇 프로세싱은 그 다이(110)가 보다 큰 기판, 예를 들면 웨이퍼의 일부인 중에 발생할 수도 있다는 점을 당업자라면 용이하게 이해할 것이다.
다이(100) 및 웨이퍼(150)는 기판(102) 및 기판(152)을 각각 포함한다. 기판(102, 152)은 예를 들면, 벌크 반도체 기판, 도핑 또는 미도핑 기판, 또는 반도체-온-인슐레이터(SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 인슐레이터층 상에 형성된 실리콘 등의 반도체 재료의 층을 포함한다. 인슐레이터층은 예를 들면 매립 산화물(buried oxide BOX) 또는 실리콘 산화물층일 수 있다. 인슐레이터층은 실리콘 또는 유리 기판과 같은 기판 상에 마련된다. 기판(102) 및/또는 기판(152)은 실리콘 또는 게르마늄과 같은 원소 반도체, 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물 등의 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 등의 합금 반도체, 또는 그 조합을 포함할 수 있다. 다층 또는 그래디언트 기판 등의 기타 기판 또한 이용될 수 있다. 트랜지스터, 커패시터, 레지스터, 다이오드, 광다이오드, 퓨즈 등의 능동 디바이스가 각 기판(102, 152)의 상면에 형성될 수 있다.
상호 연결층(104, 154)이 각각 능동 디바이스와 기판(102, 152) 위에 형성될 수 있다. 상호 연결층(104, 154)은 적절한 방법을 이용하여 각각 형성된 도전성 피쳐(106, 156)(예를 들면, 구리, 알루미늄, 텅스텐, 이들의 조합 등을 포함하는 도선성 라인 및 비아)가 포함된 층간 유전층(ILD) 및/또는 금속간 유전층(IMD)을 포함할 수 있다. ILD 및 IMD는 그러한 도전성 피쳐들 사이에, 예를 들면 약 4.0 미만, 심지어는 2.0 미만의 k 값을 갖는 저-k 유전 재료를 포함할 수 있다. 몇몇 실시예에서, ILD 및 IMD는 스피닝, 화학적 기상 증착(CVD) 및 플라즈마 CVD(PECVD) 등의 임의의 적절한 방법에 의해 형성되는, 예를 들어, 포스포실케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 실리콘 카본 재료, 그 화합물, 그 복합재, 그 조합 등으로 이루어질 수 있다. 상호 연결층(104, 154)은 각각 다이(100) 및 웨이퍼(150) 내에서 기능적 회로들을 형성하도록 다양한 활성 디바이스들을 전기적으로 연결한다. 그러한 회로에 의해 제공되는 기능은 메모리 구조체, 프로세싱 구조체, 센서, 증폭기, 전력 분배부, 입력/출력 회로 등을 포함할 수 있다. 다이(100) 및 웨이퍼(150)의 회로에 의해 제공되는 기능은 동일하거나 그렇지 않을 수도 있다. 상기한 예는 다양한 실시예들의 용례를 보다 상세하게 설명하기 위해 단지 예시를 위해 제공된다. 기타 회로가 주어진 용례에 대해 적절히 이용될 수 있다.
도 1a 및 도 1b에도 도시한 바와 같이, 다이(100)의 상호 연결층(104) 및 웨이퍼(150)의 상호 연결층(154)은 도전성 피쳐(106', 156')를 각각 포함한 최상부 상호 연결층을 더 포함할 수 있다. 도전성 피쳐(106')은 다이(110)의 상부면에 배치된 금속 라인, 접점 패드 등일 수 있다. 마찬가지로, 도전성 피쳐(156')는 웨이퍼(150)의 상부면에 배치된 금속 라인, 접점 패드 등일 수 있다. 다이(100) 및 웨이퍼(150)의 다양한 피쳐가 임의의 적절한 방법에 의해 형성될 수 있다. 게다가, 전술한 바와 같은 다이(100) 및/또는 웨이퍼(150)의 일반적인 피쳐 및 구성은 단지 하나의 예시적 실시예에 불과하며, 다이(100) 및/또는 웨이퍼(150)는 상기한 피쳐는 물론 기타 피쳐들의 임의의 개수의 임의의 조합을 포함할 수도 있다.
이어서, 도 2a 및 도 2b를 참조하면, 본딩층(108, 158)이 각각 다이(100) 및 웨이퍼(150)의 상부면에 배치될 수 있다. 본딩층(108)은 도전성 피쳐(106')을 덮을 수 있고, 본딩층(158)은 도전성 피쳐(156')를 덮을 수 있다. 몇몇 실시예에서, 본딩층(108, 158)은, 스피닝, CVD, 원자층 증착(ALD), 플라즈마 CVD, 물리적 기상 증착(PVD) 등과 같은 적절한 성막 프로세스를 이용하여 형성될 수 있는 산화물(예를 들면, 실리콘 산화물, 실리콘 산질화물 등)을 포함할 수 있다. 후속 프로세스 단계에서, 본딩층(108, 158)은 예를 들면 하이브리드 본딩 프로세스에서 웨이퍼(150)에 다이(100)를 접합하는 데에 이용될 수 있다. 몇몇 실시예에서, 본딩층(108, 158)은 또한 부동태층으로서 기능할 수도 있다.
이어서, 도 3a 및 도 3b에 도시한 바와 같이, 본딩층(108, 158)은 각각 도전성 피쳐106', 156')을 노출시키는 개구(110, 160)를 포함하도록 패터닝된다. 본딩층(108, 158)의 패터닝은 포토리소그래피 및 에칭 프로세스를 포함할 수 있다. 예를 들면, 포토레지스트(도시 생략)를 본딩층(108, 158) 상에 블랭킷 성막(blanket deposition)하고, 그 포토레지스트를 포토마스크를 이용하여 예를 들면 빛에 노출시킬 수 있다. 그러면, 포토레지스트의 노출 또는 미노출 부분이 포지티브 혹은 네거티브 레지스트가 이용되었는지에 따라 제거될 수 있다. 따라서, 포토레지스트는 개구(110, 160)에 상응할 수 있는 개구를 포함하도록 패터닝될 수 있다.
후속하여, 포토레지스트의 패턴이 에칭 프로세스를 이용하여 본딩층(108, 158)에 전사된다. 따라서, 도전성 피쳐(106')를 노출시키는 개구(110)가 본딩층(108)에 패터닝될 수 있고, 도전성 피쳐(156')를 노출시키는 개구(160)가 본딩층(158)에 패터닝될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 비임 에칭(NBE) 또는 그 조합 등의 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 비등방성일 수 있다. 이어서, 포토레지스트가 예를 들면 애싱(ashing) 및/또는 습윤 스트립 프로세스에 의해 제거된다. 몇몇 실시예에서, 하드 마스크(도시 생략)가 포토레지스트와 본딩층(108, 158) 사이에 형성될 수 있으며, 그 실시예에서 포토레지스트로부터의 패턴이 우선 하드 마스크 상에 부여되고, 이 패터닝된 하드 마스크가 그 아래의 층(108 및/또는 158)을 패터닝하는 데에 이용될 수 있다.
도 4a는 스퍼터링, CVD, PVD, 무전해 도금 등의 임의의 적절한 방법을 이용하여 다이(100) 위에 시드층(112)을 형성하는 것을 도시하고 있다. 하나의 실시예에서, 시드층(112)은 컨포멀층(conformal layer)이다. 시드층(112)의 형성은 다이(100)의 본딩층(108)의 상부면을 덮을 수 있다. 몇몇 실시예에서, 시드층(112)은 예를 들면 솔더, 구리, 그 합금 또는 그 조합 등의 도전성 재료를 포함할 수 있다. 시드층(112)은 개구(110) 내에 배치되어, 그 아래의 도전성 피쳐(106')와 접촉할 수 있다. 도전성 피쳐(106')는 시드층(112)을 다이(100) 내의 회로에 전기적으로 연결할 수 있다.
마찬가지로, 도 4b는 스퍼터링, CVD, PVD, 무전해 도금 등의 임의의 적절한 블랭킷 성막 프로세스를 이용하여 웨이퍼(150)의 상부면 위에 도전성층(162)을 형성하는 것을 도시하고 있다. 몇몇 실시예에서, 도전성층(162)은 예를 들면 구리, 니켈, 금, 주석, 은, 알루미늄, 그 합금 또는 그 조합을 포함한다. 도전성층(162)은 개구(160)의 측벽 및 바닥면에 배치된 컨포멀층일 수 있다. 따라서, 도전성층(162)은 그 아래의 도전성 피쳐(156')와 접촉하여, 이 피쳐가 도전성층(162)을 웨이퍼(150) 내의 회로에 전기적으로 연결할 수 있다. 몇몇 실시예에서, 도전성층(162)은 예를 들어 약 500Å 내지 약 8000 Å의 두께를 가질 수 있다. 도 4b에 도시한 바와 같이, 도전성층(162)은 웨이퍼(150)의 본딩층(158)의 상부면을 덮을 수 있다.
도 5a 및 도 5b는 다이(100) 및 웨이퍼(150)의 상호 연결 피쳐를 형성하는 것을 도시하고 있다. 도 5a는 시드층(112) 상에 도금 프로세스(예를 들면, 무전해 도금, 전기화학적 도금 등)를 적용함으로써 볼록 커넥터(114)(예를 들면, 도전성 필라 또는 범프)를 형성하는 것을 도시하고 있다. 도금 프로세스 중에, 마스크(예를 들면, 포토레지스트, 하드 마스크 등)가 다이(110) 위에 배치되어, 커넥터(114)의 형상을 획정할 수 있다. 도금 프로세스는 개구(110) 내의 시드층(112)을 소비할 수 있고, 이에 따라 시드층(112)은 도 5a에서 별도로 도시하진 않았다. 그 얻어지는 커넥터는 개구(110)를 채우고 다이(100)의 상부면을 지나 연장할 수 있다. 커넥터(114)의 형성 후에, 시드층(112)의 여분의 부분(예를 들면, 개구(110)의 외측)이 예를 들면 포토리소그래피 및/또는 에칭 등의 적절한 프로세스를 이용하여 제거될 수 있다. 몇몇 실시예에서, 커넥터(114)는 솔더, 구리, 그 조합 등을 포함할 수 있다.
도 5b는 임의의 적절한 평탄화 프로세스를 이용하여 본딩층(158) 위의 도전성층(162)의 일부를 제거하는 것을 도시하고 있다. 예를 들면, 화학 기계적 폴리싱(CMP), 연삭, 또는 기타 적절한 프로세스가 이용될 수 있다. 도전성층(162)이 웨이퍼(150)의 상부면을 덮고 있기 때문에, 패턴 밀도에서의 차이, 재료의 부정합 등으로 인해 평탄화 프로세스(예를 들면, CMP)에 의해 야기되는 결함이 감소될 수 있다.
얻어진 구조체에서, 개구(160) 내의 도전성층(162)의 잔류 부분은 오목한 형상을 할 수 있는 접점 패드를 형성한다. 예를 들면, 도시한 단면도에서, 접점 패드(164)는 U자 형상을 가지며, 상면도(도시 생략)에서 웨이퍼(150)는 원형, 타원형 등의 형상으로 이루어질 수 있는 개구(160)를 둘러싸는 접점 패드(164)를 형성한다. 접점 패드(164)는 개구(160)의 측벽 및 바닥면에 배치될 수 있고, 접점 패드(164)는 그 아래의 도전성 피쳐(156')에 전기적으로 연결될 수 있다. 다양한 실시예에서, 접점 패드(164)가 개구(160)를 완전히 채우지 않을 수 있고, 따라서, 개구(160)는 단지 부분적으로만 채워질 수 있다. 예를 들면, 접점 패드(164)의 형성 후에, 개구(160)는 약 0.5 ㎛ 내지 약 20 ㎛의 레터럴 치수 L1과 약 2 ㎛ 이하의 수직 방향 치수 H1을 가질 수 있다. 도시한 바와 같이, 레터럴 치수 L1은 접점 패드(164)의 내부 측벽들 사이에서 개구(160)의 수평 방향 치수로서 정의할 수 있다. 게다가, 수직 방향 치수 V1은 접점 패드(164)의 노출된 상부면에서부터 본딩층(158)의 상부면까지의 수직 방향 치수로서 정의할 수 있다. 상세한 설명 전반에 걸쳐, "수평(horizontal)" 또는 "레터럴(lateral)"이란 용어는 기판(102/152)의 주면(예를 들면, 능동 디바이스를 갖는 표면)에 대해 평행한 방향으로서 정의하는 반면, "수직"은 기판(102/152)의 주면에 직교하는 방향으로서 정의한다. "수평", "레터럴" 및 "수직"이란 용어는 상대적인 것으로 어떤 종류의 절대적 배향을 부여하고자 하는 것은 아니다.
후속 프로세스 단계에서, 커넥터(114)는 다이(100)를 웨이퍼(150)에 접합하는 중에 개구(160)의 잔류 부분에 배치될 수 있다. 따라서, 커넥터(114)와 개구(160)의 치수는 서로 관련이 있을 수 있다. 예를 들면, 본딩층(108)을 지나 연장하는 커넥터(114)의 부분(도면 부호 114'로 나타낸 부분)은 개구(160)의 약 95% 내지 약 100%의 면적을 가질 수 있다. 게다가, 커넥터(114)가 개구(160) 내에 배치될 수 있도록 하기 위해, 커넥터(114)의 레터럴 치수 L2는 개구(160)의 레터럴 치수 L1보다 작을 수 있다. 몇몇 실시예에서, 레터럴 치수 L2는 레터럴 치수 L1의 약 60% 내지 약 80%일 수 있다. 예를 들면, 레터럴 치수 L1이 약 0.5 ㎛인 실시예에서, 레터럴 치수 L2는 약 0.4 ㎛ 이하일 수 있다. 다른 실시예로서, 레터럴 치수 L1이 약 3.5 ㎛인 실시예에서, 레터럴 치수 L2는 약 2 ㎛ 이하일 수 있다. 몇몇 실시예에서, 레터럴 치수 L2에 대한 레터럴 치수 L1의 상대적인 값은 다이(100)를 웨이퍼(150)에 접합하는 데에 있어서의 본딩의 정밀도에 좌우될 수 있다. 예를 들면, 보다 높은 본딩 정밀도가 달성될 수 있는 경우에, 레터럴 치수 L1에 대한 레터럴 치수 L2의 비는 증가될 수 있다.
접점 패드(164)와 본딩층(158)의 구성으로 인해, 접점 패드(164)는 웨이퍼(150)에 대해 다이(100)를 접합하는 중에 커넥터(114)의 재료(예를 들면, 솔더)를 가두도록 이용될 수 있다. 따라서, 커넥터(114)와 접점 패드(164)는 커넥터 브리징(예를 들면, 솔더 브리징)의 우려 없이 서로 비교적 근접하여 이격되게 배치될 수 있다. 예를 들면, 인접한 접점 패드(164)들 간의 피치 P1은 약 10 ㎛ 미만, 심지어는 약 5 ㎛ 미만일 수 있다. 다이(100)의 피쳐가 보다 큰 기판(예를 들면, 웨이퍼)의 일부인 실시예에서, 싱귤레이션 프로세스(singulation process)를 적용하여, 다이(100)를 그 기판에서의 다른 피쳐(예를 들면, 다른 다이)로부터 분리시킬 수 있다.
도 6 및 도 7은 예를 들면 하이브리드 본딩 프로세스를 이용한 다이(100)와 웨이퍼(150)의 본딩을 도시하고 있다. 도 6에서, 본딩 예비 프로세스를 도시하고 있다. 다이(100)와 웨이퍼(150)는 커넥터(114)와 해당 접점 패드(164)가 서로 대면하도록 배향될 수 있다. 예를 들면, 도시한 실시예에서, 다이(100)는 본딩층(108)이 아래쪽으로 향하도록 배치될 수 있다. 본딩 예비 프로세스 동안, 다이(150)는 커넥터(114)의 용융 온도보다 낮은 본딩 예비 온도로 가열될 수 있다. 예를 들면, 다이(150)는 약 150 ℃ 내지 약 200 ℃의 본딩 예비 온도로 가열될 수 있다. 이어서, 다이(100)는 본딩층(108, 158)들이 화살표(168)로 나타낸 바와 같이 물리적으로 접촉하도록 웨이퍼(150)에 접촉될 수 있다. 다이(150)를 가열함으로써, 다이(100)가 웨이퍼(150)에 접촉할 때에 본딩층(108, 158)들 사이에 수소 접합이 형성될 수 있다. 게다가, 본딩 예비 프로세스 중에, 커넥터(114)가 개구(160)와 정렬되어, 본딩 후에 커넥터(114)가 개구(160) 내에 배치되도록 될 수 있다(예를 들면, 도 7 참조).
이어서, 도 7에서 어닐링 프로세스를 적용하여, 웨이퍼(150)에 다이(100)를 접합하며, 이에 의해 접합형 집적 회로 구조체(170)를 형성한다. 몇몇 실시예에서, 어닐링 프로세스는 커넥터(114)를 용융시켜 접점 패드(164)에 접합하도록 적절히 높은 온도로 실행될 수 있다. 어닐링 프로세스는 또한 본딩 프로세스에서 본딩층(108, 158)들 간에 공유 결합을 형성할 수 있다. 예를 들면, 어닐링 프로세스는 다이(100) 및 웨이퍼(150)를 약 250 ℃ 내지 약 300 ℃의 온도로 가열하여 약 1시간 동안 그 온도로 유지하는 것을 포함할 수 있다. 커넥터(114)는 다이(100)와 웨이퍼(150) 간의 계면을 지나 연장할 수 있다. 전술한 바와 같이, 접점 패드(164)의 형상은 접합 중에 원하지 않는 레터럴 퍼짐(lateral spreading)으로부터 커넥터(114)의 재료를 가두는 데에 이용될 수 있다. 예를 들면, 접합형 집적 회로 구조체(170)에서, 접점 패드(164)는 커넥터(114)의 레터럴 표면(예를 들면, 바닥면)과 측벽 상에 배치될 수 있다. 게다가, 커넥터(114)의 재료는 본딩층(108, 158)들 사이로 퍼지지 않을 수 있다. 따라서, 위험한 제조 결함(예를 들면, 브리징)이 감소될 수 있어, 커넥터(114)와 접점 패드(164) 사이에 보다 작은 피치를 갖는 상호 연결 구조를 가능하게 한다. 접합된 커넥터(114)와 접점 패드(164)는 다이(100)의 회로를 웨이퍼(150)의 회로에 전기적으로 연결할 수 있다.
얻어진 구조체에서, 접점 패드(164)의 일부분(예를 들면, 측벽)은 본딩층(108)과 접촉할 수 있다. 그러나, 어닐링 프로세스로 인해, 커넥터(114)의 도전성 재료는 수축을 겪을 수 있고, 그 결과, 다이(100)와 웨이퍼(150) 간의 계면에 공기 간극(172)이 존재하게 할 수 있다. 그러한 공기 간극(172)은 본딩층(108)과, 접점 패드(164) 및 개구(160) 내의 커넥터(114)의 부분 사이에 배치될 수 있다. 예를 들면, 몇몇 실시예에서, 커넥터(114)의 재료의 체적은 약 5 % 내지 약 6 % 만큼 수축될 수 있고, 공기 간극(172)의 체적은 개구(160) 내의 커넥터(114)의 체적의 약 5 % 내지 약 10%일 수 있다. 공기 간극(172)의 존재는 유리하게는 다이(100)와 웨이퍼(150) 간의 계면에서의 응력 완화는 물론, 커넥터(114)의 도전성 재료 내에 공기의 트래핑(trapping)을 감소시키는 데에 이용될 수 있다. 따라서, 몇몇 실시예에서, 접합 전의 커넥터(114)의 체적은 공기 간극(172)을 의도적으로 형성하도록 제어될 수 있다.
도 8은 접합형 집적 회로 구조체(170)에서의 추가적은 구조의 선택적 형성을 도시하고 있다. 예를 들면, 기판 관통 비아(TSV, 때로는 실리콘 관통 비아 또는 관통 비아로서도 칭함)(174)가 다이(100)에 형성될 수 있다. TSV(174)는 상호 연결층(104) 내의 도전성 피쳐(106)에 전기적으로 연결될 수 있다. TSV(174)는 임의의 적절한 프로세스를 이용하여 형성될 수 있다. 예를 들면, 패터닝 프로세스(예를 들면, 포토리소그래피 및 에칭 프로세스)를 이용하여, 기판(102) 및/또는 하나 이상의 상호 연결층(104)을 패터닝하여 도전성 피쳐(106)를 노출시킬 수 있다. 이어서, 배리어 및/또는 시드층(도시 생략)이 개구 내에 성막될 수 있고, 그 개구는 예를 들면 도금 프로세스를 이용하여 TSV(174)를 형성하도록 도전성 재료로 채워질 수 있다. 배면측 접점 패드(176)가 또한 TSV(174) 상에 형성될 수 있다. 몇몇 실시예에서, 접점 패드(176)의 형성은, 하드 마스크를 이용하여 접점 패드(176)의 형상을 획정하고, 시드층을 성막하고, 접점 패드를 도금하고, 그리고 하드 마스크를 제거하는 것을 포함할 수 있다.
접점 패드(176)는 접합형 집적 회로 구조체(170)를 다른 컴포넌트에 전기적으로 연결하는 데에 이용될 수 있다. 예를 들면, 솔더 볼(도시 생략) 등의 커넥터 요소가 접점 패드(176)를, 인터포저, 패키지 기판, 팬-아웃(fan-out) 재분배층(redistribution layer: RDL) 등의 다른 패키지 컴포넌트에 연결하는 데에 이용될 수 있다. 다른 예로서, 접점 패드(176)는 다른 집적 회로 다이를 접합형 집적 회로(170)에 접합하는 데에 이용될 수 있다. 예를 들면, 도 9는 접점 패드(176)를 이용하여 다이(100)에 대한 다른 집적 회로 구조체(다이(180))의 선택적 접합을 도시하고 있다. 다이(180)는 다이(100)와 유사할 수 있으며, 다이(180)는 기판(192)과, 도전성 피쳐(194)를 갖는 상호 연결층(190)을 포함할 수 있다. 다이(180, 100)들의 접합은 웨이퍼(150)에 대한 다이(100)의 접합에 대해 전술한 바와 유사한 프로세스(예를 들면, 하이브리드 본딩)를 이용할 수 있다. 이러한 실시예에서, 본딩층(182, 186)(예를 들면, 산화물층)이 웨이퍼(150)와는 반대측의 다이(100)의 표면에 다이(180)를 접합하는 데에 이용될 수 있다. 게다가, 오목 접점 패드(184)는 커넥터(188)에 접합하고 그 재료를 가두는 데에 이용될 수 있으며, 커넥터(188)/접점 패드(184)는 다이(100)에 다이(180)를 전기적으로 연결할 수 있다. TSV(196)(예를 들면, 도전성 피쳐(194)에 전기적으로 연결됨) 등의 추가적인 피쳐 및 추가적인 접점 패드(198)가 다이(180)에 형성될 수 있다. 접점 패드(198)는 추가적인 다이, 인터포저, 패키지 기판, 팬-아웃 재분배층 등과 같은 다른 패키지 컴포넌트에 접합형 집적 회로 구조체를 전기적으로 연결하는 데에 이용될 수 있다. 추가적인 프로세스가 예를 들면 스크라이브 라인을 따라 웨이퍼(150)의 부분들을 싱귤레이션하기 위해 수행될 수 있다.
도 10은 몇몇 실시예에 따라 접합형 집적 회로 구조체를 제조하는 예시적 프로세스(200)를 도시하고 있다. 단계 202에서, 제1 본딩층(예를 들면, 층(108))이 제1 집적 회로 기판(예를 들면, 다이(100)) 위에 형성되고, 제2 본딩층(예를 들면, 층(158))이 제2 집적 회로 구조체(예를 들면, 웨이퍼(150)) 위에 형성된다. 단계 204에서, 제1 및 제2 본딩층은 제1 개구(예를 들면, 개구(110)) 및 제2 개구(예를 들면, 개구(160))를 각각 포함하도록 패터닝된다. 제1 개구는 제1 집적 회로 구조체에서 도전성 피쳐(예를 들면, 도전성 피쳐(106'))를 노출시킬 수 있고, 제2 개구는 제2 집적 회로 구조체에서 도전성 피쳐(예를 들면, 도전성 피쳐(156'))를 노출시킬 수 있다.
이어서, 단계 206에서, 볼록 커넥터(예를 들면, 커넥터(114)가 제1 개구에 형성된다. 제1 커넥터는 제1 본딩층의 표면을 지나 연장할 수 있기 때문에 볼록하다고 지칭한다. 커넥터는 노출된 전도성 피쳐에 전기적으로 연결된다. 단계 208에서, 오목 접점 패드(예를 들면, 접점 패드(164))가 제2 개구에 형성된다. 이 접점 패드는 제2 개구를 단지 부분적으로 채우면서 제2 개구의 측벽 및 바닥면을 덮고 있기 때문에 오목하다고 지칭한다. 단계 210에서, 제1 및 제2 집적 회로 구조체가 하이브리드 본딩 프로세스를 이용하여 접합된다. 이 하이브리드 본딩 프로세서는 제1 및 제2 본딩층을 접합하는 것을 포함할 수 있다(예를 들면, 이들 제1 및 제2 본딩층은 서로 접촉하고 어닐링되어 공유 결합을 형성할 수 있다). 또한, 하이브리드 본딩 프로세스는 제2 개구의 잔류 부분 내에 볼록 커넥터를 배치함으로써 오목 접점 패드에 볼록 커넥터를 접합하는 것을 포함할 수 있다. 몇몇 실시예에서, 오목 접점 패드의 형상은 유리하게는 어닐링 중에 커넥터의 재료를 가두어, 솔더 브리징 등의 제조 결함을 방지할 수 있다.
다양한 실시예는 2개 이상의 접합형 집적 회로 구조체(예를 들면, 다이-온-다이 접합, 웨이퍼-온-웨이퍼 접합, 및/또는 다이-온-웨이퍼 접합)를 포함할 수 있는 접합형 집적 회로 구조체를 포함한다. 집적 회로 구조체들의 접합은, 예를 들어 본딩층들(예를 들면, 산화물간 본딩층들)을 각 집적 회로 상에 배치하고 본딩 프로세스를 이용하여 본딩 프로세스를 이용하여 다른 본딩층에 접합하는, 하이브리드 본딩 프로세스를 포함할 수 있다. 각 집적 회로 구조체 간의 전기적 연결은 각 집적 회로 구조체에 배치된 도전성 상호 연결 구조체를 이용하여 달성할 수 있다. 그러한 도전성 상호 연결 구조체는 접합 중에 볼록 커넥터(예를 들면, 솔더 또는 구리 범프)의 재료를 가두는 데에 이용될 수 있는 오목 접점 패드(예를 들면, 단면도에서 U자 형상을 가짐)를 포함한다. 이러한 접합형 구조체에서, 오목 접점 패드는 커넥터의 측벽 및 바닥면과 접촉할 수 있다. 따라서, 솔더 브리지와 같은 위험한 제조 결함이 감소될 수 있어, 도전성 상호 연결 구조체들을 보다 근접하게 서로 간격을 두고 배치될 수 있게 하여(예를 들어, 보다 작은 피치를 갖게 하여), I/O 밀도를 증가시키고 수율을 개선시킨다.
하나의 실시예에 따르면, 접합형 집적 회로(IC) 구조체는 제1 IC 구조체 및 이 제1 IC 구조체에 접합된 제2 IC 구조체를 포함한다. 제1 IC 구조체는 제1 본딩층 및 커넥터를 포함한다. 제2 IC 구조체는 제1 본딩층에 접합되어 접촉하는 제2 본딩층, 및 이 제2 본딩층 내의 접점 패드를 포함한다. 커넥터는 제1 본딩층과 제2 본딩층 간의 계면을 지나 연장하고, 접점 패드는 커넥터의 레터럴 표면 및 측벽과 접촉한다.
다른 실시예에 따르면, 방법은, 제1 IC 구조체의 제1 본딩층에 제1 개구를 패터닝하는 단계, 및 제2 IC 구조체의 제2 본딩층에 제2 개구를 패터닝하는 단계를 포함한다. 그 방법은 또한 제1 개구 내에 커넥터를 형성하는 단계 및 제2 개구의 측벽 및 바닥면 상에 접점 패드를 형성하는 단계를 포함한다. 커넥터는 제1 본딩층의 레터럴 표면을 지나 연장한다. 제1 및 제2 IC 구조체는 접합된다. 제1 및 제2 IC 구조체의 접합은, 제2 본딩층에 제1 본딩층을 융합 접합하고 접점 패드에 커넥터를 접합하는 것을 포함한다. 커넥터는 제2 개구 내에 부분적으로 배치된다.
또 다른 실시예에 따르면, 접합형 집적 회로(IC) 구조체는 제1 반도체 기판, 이 제1 반도체 기판 위의 제1 본딩층, 및 제1 본딩층 내의 접점 패드를 포함한다. 접합형 IC 구조체는 또한, 제1 본딩층 위에서 그와 접촉하는 제2 본딩층, 제1 본딩층 및 제2 본딩층 내에 배치된 커넥터, 및 제2 본딩층 위의 제2 반도체 기판을 포함한다. 접점 패드는 커넥터의 레터럴 표면 및 측벽에 배치된다.
이상, 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 다수의 실시예의 특징을 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 기타 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 당업자들은 그러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않으며 또한 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 변화, 치환, 및 변경을 수행할 수 있다는 점 또한 이해할 것이다.
100: 다이
102: 기판
104: 상호 연결층
106: 도전성 피쳐
108: 본딩층
110: 개구
114: 커넥터
150: 웨이퍼
152: 기판
154: 상호 연결층
156: 도전성 피쳐
158: 본딩층
160: 개구
164: 커넥터
170: 접합형 집적 회로 구조체
172: 공기 간극

Claims (10)

  1. 접합형 집적 회로(IC) 구조체로서:
    제1 본딩층 및 커넥터를 포함하는 제1 IC 구조체; 및
    상기 제1 IC 구조체에 접합되는 제2 IC 구조체
    를 포함하며, 상기 제2 IC 구조체는,
    상기 제1 본딩층에 접합되어 접촉하는 제2 본딩층;
    상기 제2 본딩층 내의 접점 패드; 및
    상기 접점 패드와 상기 제1 본딩층 사이의 공기 간극
    을 포함하며, 상기 커넥터는 상기 제1 본딩층과 상기 제2 본딩층 간의 계면을 지나 연장하며,
    상기 접점 패드는 상기 커넥터의 레터럴 표면(lateral surface) 및 측벽과 접촉하는 것인 접합형 IC 구조체.
  2. 제1항에 있어서, 상기 접점 패드는 상기 제1 본딩층과 상기 제2 본딩층 간의 계면에서부터 상기 제1 본딩층과의 반대측의 제2 본딩층의 표면까지 연장하는 것인 접합형 IC 구조체.
  3. 제2항에 있어서, 상기 접점 패드의 레터럴 표면은 상기 제2 본딩층의 반대측 표면과 동일한 높이인 것인 접합형 IC 구조체.
  4. 삭제
  5. 제1항에 있어서, 상기 커넥터는 상기 제1 본딩층에 부분적으로 배치되는 것인 접합형 IC 구조체.
  6. 접합형 집적 회로(IC)를 제조하는 방법에 있어서,
    제1 IC 구조체의 제1 본딩층에 제1 개구를 패터닝하는 단계;
    제2 IC 구조체의 제2 본딩층에 제2 개구를 패터닝하는 단계;
    상기 제1 개구 내에, 상기 제1 본딩층의 레터럴 표면을 지나 연장하는 커넥터를 형성하는 단계;
    상기 제2 개구의 측벽 및 바닥면 상에 접점 패드를 형성하는 단계; 및
    상기 제1 및 제2 IC 구조체를 접합하는 단계
    를 포함하며, 상기 제1 및 제2 IC 구조체를 접합하는 단계는,
    상기 제2 본딩층에 상기 제1 본딩층을 접합하며,
    상기 접점 패드에 커넥터를 접합하는 것
    을 포함하며, 상기 커넥터는 상기 제2 개구 내에 부분적으로 배치되는 것인, 접합형 집적 회로(IC)를 제조하는 방법.
  7. 제6항에 있어서, 상기 제1 및 제2 IC 구조체를 접합하는 단계는,
    상기 제1 IC 구조체를 제1 온도로 가열하면서 상기 제1 본딩층을 상기 제2 본딩층에 접촉시키며,
    상기 제2 본딩층에 상기 제1 본딩층을 접촉시킨 후에 상기 제1 및 제2 IC 구조체에 대해 제2 온도로 어닐링 프로세스를 수행하는 것
    을 더 포함하는 것인, 접합형 집적 회로(IC)를 제조하는 방법.
  8. 접합형 집적 회로(IC) 구조체로서:
    제1 반도체 기판;
    상기 제1 반도체 기판 위의 제1 본딩층;
    상기 제1 본딩층 내의 접점 패드;
    상기 제1 본딩층 위에서 그와 접촉하는 제2 본딩층;
    상기 제1 본딩층 및 상기 제2 본딩층 내에 배치된 커넥터;
    상기 제2 본딩층 위의 제2 반도체 기판; 및
    상기 제1 본딩층과 상기 제2 본딩층 간의 계면에서의 공기 간극
    을 포함하며, 상기 접점 패드는 상기 커넥터의 레터럴 표면 및 측벽에 배치되는 것인 접합형 IC 구조체.
  9. 삭제
  10. 제8항에 있어서, 상기 제1 반도체 기판과 상기 제1 본딩층 사이에 복수의 제1 상호 연결층; 및
    상기 제2 반도체 기판과 상기 제2 본딩층 사이에 복수의 제2 상호 연결층
    을 더 포함하며, 상기 접점 패드는 상기 복수의 제1 상호 연결층 내의 제1 도전성 피처와 접촉하며,
    상기 커넥터는 상기 복수의 제2 상호 연결층 내의 제1 도전성 피처와 접촉하는 것인 접합형 IC 구조체.
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