CN115602651A - 接合半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种接合半导体结构及其制作方法，其中该接合半导体结构包括第一元件晶片以及第二元件晶片。第一元件晶片包括第一介电层、设置在第一介电层中的第一接合垫，以及设置在第一介电层上的第一接合层。第二元件晶片包括第二介电层、设置在第二介电层上并且与第一接合层接合的第二接合层，以及设置在第二介电层中并且穿过第二接合层及至少部分第一接合层的第二接合垫。第一接合垫与第二接合垫之间包括导电接合界面，第一接合层与第二接合层之间包含介电接合界面，其中导电接合界面与介电接合界面之间包括一阶梯差。

Description

接合半导体结构及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及接合半导体结构及其制作方法。
背景技术
3D IC是指利用晶片级接合(wafer level bonding)以及穿硅通孔(throughsilicon via,TSV)技术将传统二维芯片转变成三维的立体堆叠芯片。由于3DIC能有效地利用空间并缩短电路传输的距离，提供极低电阻连接，因此已逐渐成为功率转换器、低噪声放大器、射频(RF)或毫米波(MMW)等元件的主流技术。然而，目前3D IC仍存在待改善的问题，例如接合垫(bonding pad)之间接合品质不佳导致信号传递异常。
发明内容
本发明目的在于提供一种接合半导体结构及其制作方法，主要利用接合垫之间的凹凸结构设计，可确保两对准的接合垫之间的紧密接触，也可减少接合界面受到的应力，从而获得改善的接合品质。
本发明一实施例提供了一种接合半导体结构，包括一第一元件晶片以及设置在该第一元件晶片上的一第二元件晶片。该第一元件晶片包括一第一介电层、设置在该第一介电层中的一第一接合垫，以及设置在该第一介电层上的一第一接合层。该第二元件晶片包括一第二介电层、设置在该第二介电层上并且与该第一接合层接合的一第二接合层，以及设置在该第二介电层中并且穿过该第二接合层及至少部分该第一接合层的一第二接合垫。该第一接合垫与该第二接合垫之间包括一导电接合界面。该第一接合层与该第二接合层之间包含一介电接合界面。该导电接合界面与该介电接合界面之间包括一阶梯差。
本发明另一实施例提供了一种接合半导体结构的制作方法。首先，提供一第一元件晶片以及一第二元件晶片，其中该第一元件晶片包括一第一接合垫自一第一接合层显露出来，该第二元件晶片包括一第二接合垫自一第二接合层显露出来。接着，移除部分该第一接合垫至显露出该第一接合层的一侧壁，以及移除部分该第二接合层至显露出该第二接合垫的一侧壁。然后，接合该第一元件晶片以及该第二元件晶片，获得位于该第一接合层与该二接合层之间的一介电接合界面，以及位于该第一接合垫与该第二接合垫之间的一导电接合界面，其中该导电接合界面与该介电接合界面之间包括一阶梯差。
附图说明
图1至图5为本发明第一实施例的接合半导体结构的制作方法步骤剖面示意图；
图6为图5所示接合半导体结构的部分放大示意图；
图7为本发明第二实施例的接合半导体结构的剖面示意图；
图8为本发明第三实施例的接合半导体结构的剖面示意图；
图9为本发明第四实施例的接合半导体结构的剖面示意图；
图10为本发明第五实施例的接合半导体结构的剖面示意图。
主要元件符号说明
100 第一元件晶片
110 基底
112 半导体元件
114 互连层
120 导电结构
121 第一接合结构
122 第一介电层
124 第一接合层
126 第一接合垫
130 凹陷部
200 第二元件晶片
210 基底
212 半导体元件
214 互连层
220 导电结构
221 第二接合结构
222 第二介电层
224 第二接合层
226 第二接合垫
310 介电接合界面
320 导电接合界面
330 间隙
410 接合半导体结构
420 接合半导体结构
430 接合半导体结构
440 接合半导体结构
450 接合半导体结构
2260 凸出部
2262 阶梯部
124s 侧壁
126a 顶面
226a 顶面
226s 侧壁
A1 夹角
D1 深度
H 阶梯差
P1 移除制作工艺
P3 接合制作工艺
T1 厚度
T2 厚度
T3 厚度
T4 厚度
T5 厚度
W1 宽度
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。
本文中的「在……上」、「在……之上」和「在……上方」的含义应以最宽广的方式来解释，使得「在……上」并不限于指向「直接在某物上」，其也可包括其间具有中间特征或层的「在某物上」的含义。相同的，「在……之上」或「在……上方」并不限于「在某物之上」或「在某物上方」的含义，其也可包括其间没有中间特征或层的「直接位于某物之上」或「直接位于某物上方」的含义。
为了便于描述，可以在本文使用例如「在……之下」、「在……下方」、「下」、「在……之上」、「上」等空间相对术语来描述如图所示的一个器件或特征与另一个(或多个)器件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖元件在使用或操作中的不同取向。该元件可以以其他方式定向(旋转90度或在其他取向)并且同样可以对应地解释本文使用的空间相关描述词。
图1至图5为根据本发明第一实施例的接合半导体结构的制作方法步骤剖面示意图。图6为图5所示接合半导体结构的部分放大示意图。请参考图1，本发明的半导体结构的制作方法包括提供第一元件晶片100，其包括基底110、设于基底110上的互连层114，以及设于互连层114上的第一接合结构121。基底110可以是硅基底、硅覆绝缘(SOI)基底、硅锗基底、三五族半导体基体，或其他适合的材料构成的基底。基底110内可形成有半导体元件112、例如晶体管、二极管、电容、电感、电阻等各种主动(有源)或被动(无源)元件，但不限于此。互连层114具有多层介电材料层(图未示)以及形成在介电材料层中的导电结构(为了简化图示，仅绘示出位于互连层114顶层的导电结构120)，其中介电材料层是由氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)、低介电常数(low-k)介电材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porous low-k dielectricmaterial)、有机高分子介电材料，或其他适用的介电材料构成。导电结构是由金属材料制成，适用的金属材料例如钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等金属材料或金属化合物，但不限于此。根据本发明一实施例，导电结构材料可包括铜。在一些实施例中，互连层114内还可包括其他电路元件例如电容、电感、电阻、嵌入式存储器(embedded memory)等，为了简化图示并未绘示出来。
第一接合结构121包括第一介电层122、位于第一介电层122上的第一接合层124，以及穿过第一接合层124和第一介电层122且与导电结构120接触的多个第一接合垫126。第一介电层122的材料可选自前文适用于互连层114的介电材料，为了简化说明在此不再重述。根据本发明一实施例，第一介电层122可包括氧化硅。第一接合层124包括可与另一元件晶片的接合层进行晶片级接合(wafer bonding)的介电材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)，但不限于此。根据本发明一实施例，第一接合层124可包括氮碳化硅(SiCN)。第一接合垫126可包括适用于晶片级接合的金属材料，例如铜(Cu)。第一接合结构121的制作步骤可包括于互连层114上依序形成第一介电层122和第一接合层124，接着进行一图案化制作工艺(例如光刻暨蚀刻制作工艺)以于第一介电层122和第一接合层124中定义出多个开口，然后于第一接合层124上形成一金属层(例如铜)并填满各开口，接着进行移除制作工艺(例如化学机械研磨)以移除开口外多余的金属层，从而获得位于各开口内的第一接合垫126。在一些实施例中，可控制开口的蚀刻制作工艺来控制开口的形状，制作出具有梯形剖面形状的第一接合垫126。根据本发明一实施例，当第一接合垫126具有厚度T1时，其顶面与第一接合层124的表面大致上齐平。
请参考图2，接着对第一元件晶片100进行移除制作工艺P1以移除部分第一接合垫126，直到获得显露出第一接合垫126的顶面126a和第一接合层124的侧壁124s的凹陷部130。凹陷部130自第一接合层124表面往下的深度为D1。移除制作工艺P1可包括在第一接合垫126和第一接合层124之间具有蚀刻选择性的湿蚀刻制作工艺、干蚀刻制作工艺，或化学机械研磨制作工艺。根据本发明一实施例，移除制作工艺P1为化学机械研磨制作工艺，并且可选择在制作第一接合垫126的化学机械研磨制作工艺之后连续进行，或者可选择在制作第一接合垫126之后，进行另一次使用对于第一接合垫126的材料具有更高移除选择性的化学机械研磨制作工艺。根据本发明一实施例，部分第一接合层124也会在移除制作工艺P1期间被移除，因此移除制作工艺P1之后，侧壁124s的倾角或凹陷部130的宽度可不同于移除制作工艺P1之前的状态。如图2所示，第一接合层124的侧壁124s与第一接合垫126的顶面126a之间的夹角A1可大于90度，而凹陷部130的宽度W1可略大于顶面126a的宽度。移除制作工艺P1后，第一接合层124具有厚度T4，第一接合垫126可具有厚度T2。
请参考图3，本发明的半导体结构的制作方法还包括提供第二元件晶片200，其包括基底210、设于基底210上的互连层214，以及设于互连层214上的第二接合结构221。基底210内可设有半导体元件212、例如晶体管、二极管、电容、电感、电阻等各种主动或被动元件，但不限于此。互连层214可具有多层介电材料层(图未示)以及形成在介电材料层中的导电结构(为了简化图示，仅绘示出位于互连层214顶层的导电结构220)。在一些实施例中，互连层214内还可包括其他电路元件例如电容、电感、电阻、嵌入式存储器(embedded memory)等，为了简化图示并未绘示出来。第二接合结构221包括第二介电层222、位于第二介电层222上的第二接合层224，以及穿过第二接合层224和第二介电层222且与导电结构220接触的多个第二接合垫226。基底210、互连层214、导电结构220、第二介电层222、第二接合层224以及第二接合垫226包括的材料可参考前文记载的基底110、互连层114、导电结构120、第一介电层122、第一接合层124以及第一接合垫126的材料，为了简化说明在此不再重述。根据本发明一实施例，导电结构220可包括铜(Cu)，第二介电层222可包括氧化硅，第二接合层224可包括氮碳化硅(SiCN)，第二接合垫226可包括铜(Cu)。根据本发明一实施例，当第二接合垫226具有厚度T3时，其顶面与第二接合层224的表面大致上齐平。根据本发明一实施例，厚度T3大于厚度T2。
请参考图4，接着对第二元件晶片200进行移除制作工艺P2以移除部分第二接合层224，显露出第二接合垫226的凸出部2260。凸出部2260包括自第二接合层224表面显露出来的顶面226a和侧壁226s。移除制作工艺P2可包括在第二接合垫226和第二接合层224之间具有蚀刻选择性的湿蚀刻制作工艺、干蚀刻制作工艺，或化学机械研磨制作工艺。根据本发明一实施例，移除制作工艺P2包括湿蚀刻制作工艺，例如当第二接合层224包括氮碳化硅(SiCN)，移除制作工艺P2包括使用磷酸(H3PO4)来移除部分第二接合层224。移除制作工艺P2后，第二接合层224可具有厚度T5。根据本发明一实施例，厚度T5小于厚度T4。
请参考图5和图6。接着进行接合制作工艺P3，包括进行对准步骤将第一元件晶片100和第二元件晶片200设置成第二接合层224面向并接触第一接合层124以及各凸出部2260对准置入一凹陷部130的方位，然后进行回火(anneal)步骤以促进第一接合层124和第二接合层224之间以及第一接合垫126和第二接合垫226之间形成键结，获得本发明第一实施例的接合半导体结构410。在一些实施例中，对接合制作工艺P3之前，可对第一接合层124和第二接合层224进行表面处理(surface treatment)以去除附着于表面的杂质及/或改质表面以提高接合性。回火步骤的温度可介于100℃至400℃之间。
如图6所示，本发明的接合半导体结构410第一元件晶片100以及设置在第一元件晶片100上的第二元件晶片200。第一元件晶片100包括第一介电层122、设置在第一介电层122中的第一接合垫126，以及设置在第一介电层122上的第一接合层124。第二元件晶片200包括第二介电层222、设置在第二介电层222上并且与第一接合层124接合的第二接合层224，以及设置在第二介电层222中并且穿过第二接合层224和第一接合层124且与第一接合垫126接合的第二接合垫226。第一接合层124和第二接合层224之间包括介电接合界面310，第一接合垫126的顶面126a和第二接合垫226的顶面226a之间包括导电接合界面320。
值得注意的是，本发明通过凸出部2260搭配凹陷部130来接合第一元件晶片100和第二元件晶片200，因此导电接合界面320与介电接合界面310之间会包括一阶梯差H。阶梯差H与凹陷部130(参考图2)的深度D1相关。本实施例中，当凹陷部130的深度D1大致上等于第一接合层124的厚度T4时，阶梯差H会大致上等于第一接合层124的厚度T4。根据本发明一实施例，可控制凹陷部130的宽度W1使接合制作工艺P3后第一接合层124的侧壁124s与第二接合垫226的侧壁(即凸出部2260的侧壁226s)直接接触。
下文将针对本发明的不同实施例进行说明。为简化说明，以下说明主要描述各实施例不同之处，而不再对相同之处作重复赘述。各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
图7为根据本发明第二实施例的接合半导体结构420的剖面示意图。本实施例中，凹陷部130的宽度W1(参考图2)可大于第二接合垫226的凸出部2260(参考图2)的宽度，提供凸出部2260于接合制作工艺P3的回火步骤期间热膨胀的空间，因此可于第二接合垫226邻近介电接合界面310的部分形成一阶梯部2262，阶梯部2262可帮助紧固第一元件晶片100与第二元件晶片200的接合。本实施例也可减少凸出部2260热膨胀后挤出导致与其它接合垫发生短路的风险，并且可提供较大的接合垫对准余裕以及缓冲接合界面的应力。在一些实施例中，当第一接合垫126的顶面126a附近的第一介电层122时自凹陷部130(参考图2)显露出来时，接合第一元件晶片100与第二元件晶片200后，第二接合垫226可接触到第一介电层122。
图8为根据本发明第三实施例的接合半导体结构430的剖面示意图。本实施例中，凹陷部130的宽度W1(参考图2)可更大于第二接合垫226的凸出部2260(参考图2)的宽度，使得凸出部2260在热膨胀后不会填满凹陷130，因而在凸出部2260的侧壁226s和第一接合层124的侧壁124s之间形成间隙330。间隙330可对第一元件晶片100与第二元件晶片200之间的接合界面提供更多应力缓冲。
图9和图10分别为本发明第四实施例的接合半导体结构440和第五实施例的接合半导体结构450的剖面示意图。如图9所示，可调整移除制作工艺P1使凹陷部130的深度D1(参考图2)大于第一接合层124的厚度T4，因此第二接合垫226会穿过第一接合层124的整个厚度，导电接合界面320与介电接合界面310之间会的阶梯差H会大于第一接合层124的厚度T4。如图10所示，当凹陷部130的深度D1(参考图2)可小于第一接合层124的厚度T4，因此第二接合垫226仅穿过第一接合层124的部分厚度，导电接合界面320与介电接合界面310之间会的阶梯差H会小于第一接合层124的厚度T4。
本发明分别在第一元件晶片和第二元件晶片制作凹陷部和凸出部，然后以各凸出部对准一凹陷部来接合第一元件晶片和第二元件晶片，由此可改善由于互连层表面不平坦及/或接合垫表面凹陷造成的接合垫接触不良的问题，获得改善的接合品质。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种接合半导体结构，包括:
第一元件晶片，包括:
第一介电层；
第一接合垫，设置在该第一介电层中；以及
第一接合层，设置在该第一介电层上；以及
第二元件晶片，设置在该第一元件晶片上并且包括:
第二介电层；
第二接合层。设置在该第二介电层上并且与该第一接合层接合；以及
第二接合垫，设置在该第二介电层中，穿过该第二接合层以及至少部分该第一接合层且与该第一接合垫接合，其中该第一接合垫与该第二接合垫之间的导电接合界面以及该第一接合层与该第二接合层之间的介电接合界面包括阶梯差。
2.如权利要求1所述的接合半导体结构，其中该阶梯差等于该第一接合层的厚度。
3.如权利要求1所述的接合半导体结构，其中该阶梯差大于该第一接合层的厚度。
4.如权利要求1所述的接合半导体结构，其中该阶梯差小于该第一接合层的厚度。
5.如权利要求1所述的接合半导体结构，其中该第一接合层的侧壁与该第二接合垫的侧壁直接接触。
6.如权利要求1所述的接合半导体结构，另包括位于该第一接合层的侧壁与该第二接合垫的侧壁之间的间隙。
7.如权利要求1所述的接合半导体结构，其中该第一接合层的侧壁与该第一接合垫的顶面之间包括夹角，该夹角大于90度。
8.如权利要求1所述的接合半导体结构，其中该第一接合层与该第二接合层具有不同厚度。
9.如权利要求1所述的接合半导体结构，其中该第一接合垫的厚度小于该第二接合垫的厚度。
10.如权利要求1所述的接合半导体结构，其中该第二接合垫邻近该介电接合界面的部分包括阶梯部。
11.如权利要求1所述的接合半导体结构，其中该第一接合层以及该第二接合层包括氮碳化硅(SiCN)。
12.如权利要求1所述的接合半导体结构，其中该第一介电层以及该第二介电层包括氧化硅(SiO2)。
13.如权利要求1所述的接合半导体结构，其中该第一接合垫以及该第二接合垫包括铜。
14.一种接合半导体结构的制作方法，包括:
提供第一元件晶片以及第二元件晶片，其中该第一元件晶片包括第一接合垫自第一接合层显露出来，该第二元件晶片包括第二接合垫自第二接合层显露出来；
移除部分该第一接合垫至显露出该第一接合层的侧壁；
移除部分该第二接合层至显露出该第二接合垫的侧壁；以及
接合该第一元件晶片以及该第二元件晶片，获得位于该第一接合层与该二接合层之间的介电接合界面，以及位于该第一接合垫与该第二接合垫之间的导电接合界面，其中该导电接合界面与该介电接合界面之间包括阶梯差。
15.如权利要求14所述的接合半导体结构的制作方法，其中是通过化学机械研磨制作工艺来移除部分该第一接合垫。
16.如权利要求14所述的接合半导体结构的制作方法，其中是通过湿蚀刻制作工艺来移除部分该第二接合层。
17.如权利要求16所述的接合半导体结构的制作方法，其中该第二接合层包括氮碳化硅(SiCN)，该湿蚀刻制作工艺包括使用磷酸(H3PO4)。
18.如权利要求14所述的接合半导体结构的制作方法，其中该第一接合层的该侧壁以及该第一接合垫的顶面之间包括夹角，该夹角大于90度。
19.如权利要求14所述的接合半导体结构的制作方法，其中接合该第一元件晶片以及该第二元件晶片之后，该第一接合层该一侧壁与该第二接合垫的该侧壁直接接触。
20.如权利要求14所述的接合半导体结构的制作方法，其中接合该第一元件晶片以及该第二元件晶片之后，该第一接合层的侧壁与该第二接合垫的该侧壁之间包括间隙。
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