KR102056444B1 - 라인 위글을 감소시키기 위한 에칭 - Google Patents

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    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

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Abstract

라인 내에서 위글(wiggle)을 감소시키는 방법은 금속 피쳐(feature) 상부에 제 1 패터닝층을 형성하는 단계와, 제 1 패터닝층 상부에 제 1 마스크층을 성막하는 단계를 포함한다. 상기 제 1 마스크층은 내부에 하나 이상의 개구의 제 1 세트를 형성하도록 패터닝되고 이후에 박형화된다. 상기 제 1 마스크층의 패턴은 상기 제 1 패터닝층으로 전사되어 내부에 하나 이상의 개구의 제 2 세트를 형성한다. 상기 제 1 패터닝층은 에칭되어 상기 하나 이상의 개구의 제 2 세트를 확장시킨다. 상기 제 1 패터닝층은 실리콘 또는 산화물 재료로 구성될 수 있다. 상기 제 1 패터닝층 내의 상기 개구들은 마스크층이 상기 제 1 패터닝층 상부에 있는 동안 확장될 수 있다.

Description

라인 위글을 감소시키기 위한 에칭{ETCHING TO REDUCE LINE WIGGLING}
본 출원은 2017년 8월 31일자로 출원된 미국 특허 가출원 제62/552,490호, "라인 위글을 감소시키기 위한 에칭"에 대한 우선권을 주장하며, 상기 출원은 본원에 참고로 인용된다.
웨이퍼 상에 집적 회로를 형성하기 위해, 리소그래피 공정이 사용된다. 통상적인 리소그래피 공정은 포토레지스트를 도포하고 포토레지스트 상에 패턴을 정의하는 것을 포함한다. 패터닝된 포토레지스트의 패턴은 리소그래피 마스크에서 정의되며, 리소그래피 마스크 내의 투명부 또는 불투명부에 의해 정의된다. 이어, 패터닝된 포토레지스트의 패턴은 에칭 단계를 통해 하부 피쳐(underlying feature)로 전사되는데, 패터닝된 포토레지스트는 에칭 마스크로 사용된다. 에칭 단계 이후에, 패터닝된 포토레지스트가 제거된다.
집적 회로의 다운 스케일링(down-scaling)이 증가함에 따라, 포토 패터닝 기술에 사용되는 층의 고종횡비(high aspect ratio) 적층은 비정질 실리콘 기판으로 패턴을 전사하는 동안에 빈약한 위글 저항성(wiggling resistance)을 초래할 수 있다. 라인 위글이 패턴 결함을 초래할 수 있다. 패턴 결함 및 라인 위글로 인해 금속 패턴 라인(line)이 끊어지거나 패턴이 손상될 수 있다.
본 발명의 양상들은 첨부된 도면과 함께 파악할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 통상적인 관례에 따라, 다양한 형상들이 축척대로 도시되지 않는다. 실제로, 다양한 피쳐들의 크기는 설명의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1 내지 도 11은 일부 실시예에 따라, 감소된 위글(wiggle)을 갖는 금속 라인을 형성하는 자기정렬된 더블 패터닝 방법의 중간 단계를 도시한다.
도 12 내지 도 21은 일부 실시예에 따라 감소된 위글을 갖는 금속 라인을 형성하는 더블 패터닝 방법의 중간 단계를 도시한다.
도 22는 일부 실시예에 따라, 패턴에 따라 형성되는 감소된 위글을 갖는 일련의 금속 라인의 하향식 도면을 도시한다.
도 23 및 도 24는 일부 실시예에 따라 반도체 기판에 반도체 스트립(strip)을 형성하는 방법의 중간 단계를 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시예들 또는 예들를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이들은 예시적일 뿐 본 발명을 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제 2 피쳐(feature) 상부의 또는 상의 제 1 피쳐의 형성은 제 1 및 제 2 피쳐들이 직접적으로 접촉되어 형성되는 실시예들을 포함 할 수 있으며, 또한 제 1 및 제 2 피쳐들 사이에 추가적인 피쳐들이 형성될 수 있는 실시예들을 포함할 수 있으므로, 제 1 및 제 2 피쳐들이 직접적으로 접촉하지 않을 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자를 반복 할 수 있다. 이러한 반복은 단순성 및 명료함을 목적으로하며, 그 자체로 설명된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지는 않는다.
또한, 본 명세서에서 "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)” 등과 같은 공간적으로 상대적인 용어들은, 도면에 도시된 바와 같이, 다른 구성요소(들) 또는 피쳐(들)에 대한 하나의 구성요소 또는 피쳐의 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용중 또는 동작중인 장치의 상이한 방위를 포함하도록 의도된다. 상기 장치는 달리 지향 될 수 있으므로(즉, 90도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이와 유사하게 해석될 수 있다.
본 발명의 실시예는 금속 라인의 형성시 라인 위글(line wiggle)의 양을 감소시키는 금속 라인을 제조하는 방법을 제공한다. 라인 위글은 마스크층의 높이 대 폭이 고종횡비로 정의된 패턴이 금속 라인에 대응하는 개구를 정의하는데 사용되는 아래의 패턴층으로 전사될 때 발생한다. 마스크층의 라인 위글이 패턴층으로 전사되고, 패턴층의 라인 위글이 라인층으로 전사된다. 하기에 설명된 실시예는 마스크층을 정의하는데 사용되는 또다른 패턴층의 높이-폭 종횡비를 감소시키므로, 적은 라인 위글을 갖는 라인층을 제공하기 위해 후속층(subsequent layer)으로 전사되는 라인 위글이 적은 마스크층을 제공한다. 따라서, 금속 라인도 라인 위글이 작다. 실시예들은 자기정렬된 더블 패터닝(SADP: self-aligned double patterning) 또는 2P2E(two-patterning-two-etching) 기법과 같은 다중 패터닝 기술들로부터 생성된 금속 라인들을 제공하는데 사용될 수 있다. 이들 기법을 사용하여 금속 라인을 형성하는 중간 단계가 예시적인 실시예에 따라 도시된다.
도 1 내지 도 11은 자기정렬된 더블 패터닝 공정을 사용하는 일부 실시예에 따른 타겟층(target layer) 내의 피쳐(feature)의 형성에 있어서 중간 단계의 단면도를 도시한다. 도 1은 기판(10) 및 상부에 있는 층들을 포함하는 디바이스(100)를 도시한다. 기판(10)은 실리콘, 실리콘 게르마늄 등과 같은 반도체 재료로 형성될 수 있다. 일부 실시예에서, 기판(10)은 결정질 실리콘 기판, 결정질 실리콘 탄소 기판, 결정질 실리콘 게르마늄 기판, III-V 화합물 반도체 기판 등과 같은 결정질 반도체 기판이다. 일 실시예에서, 기판(10)은 실리콘-온-인슐레이터(SOI: silicon-on-insulator) 기판의 도핑된 또는 도핑되지 않은 벌크(bulk) 실리콘 또는 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 그래디언트(gradient) 기판 또는 하이브리드 배향(hybrid orientation) 기판을 포함한다.
디바이스(20)는 능동 디바이스 및 수동 디바이스를 모두 포함할 수 있으며, 기판(10)의 상부 표면 또는 기판(10) 내에 형성된다. 능동 소자는 트랜지스터와 같은 다양한 능동 소자를 포함할 수 있고, 수동 소자는 커패시터, 저항기, 인덕터 등과 같은 소자를 포함할 수 있으며, 이들은 함께 설계의 원하는 구조적 및 기능적 부분을 생성하는데 사용될 수 있다. 능동 디바이스 및 수동 디바이스는 기판(10) 내부 또는 기판(10) 상에 임의의 적합한 방법을 이용하여 형성될 수 있다. 예를 들어, 디바이스(20) 중 하나의 디바이스는 게이트 전극(12), 게이트 스페이서(13), 및 소스/드레인 영역(14)을 포함하는 트랜지스터(11)일 수 있다. 게이트 및 소스/드레인 콘택(15)은 트랜지스터(11)에 전기적으로 결합하는데 사용될 수 있다. 트랜지스터(11)는 핀(fin) 또는 평면(planar) 전계 효과 트랜지스터(FET: field effect transistor)일 수 있고, n-형 또는 p-형 트랜지스터 또는 상보형 금속 산화물 반도체(CMOS)의 일부일 수 있다. 유전체층(16)은 접촉 구조물(15)이 능동 소자 및 수동 소자에 전기적으로 결합되는 유전체 재료의 하나 이상의 층을 포함할 수 있다.
금속화(metallization) 구조물(21)은 기판(10) 상부에 형성된다. 금속화 구조물(21)은 내부에 형성된 도전 피쳐(24)를 구비하는 유전체층(22)을 포함한다. 금속화 구조물(21)은 추가적인 층을 가질 수 있는 상호연결 또는 재배치 구조물의 층일 수 있다. 예를 들어, 금속화 구조물(21)은, 예를 들어 3.8 미만, 약 3.0 미만, 또는 약 2.5 미만의 저유전율(k 값)을 갖는 유전체 재료를 포함할 수 있는 IMD(Inter-Metal Dielectric)층 또는 ILD(Inter-Layer Dielectric)층과 같은 유전체층(22), 및 도전성 피쳐(24)를 포함할 수 있다. 금속화 구조물(21)의 유전체층(22)은 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), FSG(fluorine-doped silicate glass), TEOS(tetraethyl orthosilicate), 블랙 다이아몬드(Applied Materials Inc.의 등록 상표), 탄소 함유 저유전율 재료, 수소실세스퀴옥산(HSQ), 메틸실세스퀴옥산(MSQ) 등으로 형성될 수 있다.
금속화 구조물(21)(하나 이상의 층을 포함함)은 기판(10) 및 디바이스(20) 상부에 형성되고, 다양한 디바이스(20)를 접속하여 회로 설계를 위한 기능 회로를 형성하도록 설계된다. 일 실시예에서, 금속화 구조물(21)은 유전체 및 도전성 재료의 교번층(alternating layer)으로 형성되고 임의의 적합한 공정(예를 들어, 증착, 다마신(damascene), 이중 다마신 등)을 통해 형성될 수 있다. 일 실시예에서, 적어도 하나의 층간 유전체층(ILD)에 의해 기판(10)으로부터 분리된 1 내지 4 층의 금속화층이 있을 수 있지만, 정확한 층수는 설계에 따른다.
도전성 피쳐(24)는 금속 라인(24A) 및 도전성 비아(24B)를 포함할 수 있다. 금속 라인(24A)은 금속화 구조물(21)의 층의 상부에 형성될 수 있으며, 신호를 라우팅하는데 사용될 수 있다. 도전성 비아들(24B)은 유전체층(22)을 통해 연장되어 하부 피쳐들과 접촉할 수 있다. 일 실시예에서, 도전성 피쳐(24)는 예컨대 다마신 또는 이중 다마신 공정을 사용하여 형성된 구리와 같은 재료일 수 있으며, 개구는 금속화층(22) 내에 형성되고, 개구는 구리 또는 텅스텐과 같은 도전성 재료로 충진 및/또는 과충진될 수 있으며, 금속화층(22) 내에 도전성 물질(24)을 매립하기 위해 평탄화 공정이 수행된다. 그러나, 임의의 적합한 재료 및 임의의 적합한 공정이 도전성 피쳐(24)를 형성하는데 사용될 수 있다. 일부 실시예들에서, 배리어층(25)은 도전성 피쳐(24)를 둘러싸며, 금속화층(22)의 유전체 재료가 저유전율(low-k) 유전체 재료인 경우, 구리와 같은 바람직하지 않은 요소들이 금속화층(22)의 주위 유전체 재료 내로 확산하는 것을 방지하기 위한 확산 장벽층으로서 사용될 수 있다. 일부 실시예에서, 도전성 피쳐(24)는 다이(die)의 콘택일 수 있다.
에칭 정지층(ESL)(26)은 실리콘 탄화물, 실리콘 질화물 등과 같은 유전체 재료를 포함할 수 있다. ESL(26)은 질화물, 실리콘-탄소계 재료, 탄소-도핑된 산화물 및/또는 이들의 조합으로 형성될 수 있다. ESL(26)은 금속 재료로 형성될 수 있다. 형성 방법은 플라즈마 강화 화학 기상 증착(PECVD), 또는 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 저압 CVD(LPCVD), 물리 기상 증착(PVD) 등과 같은 다른 방법을 포함한다. 일부 실시예에 따르면, 유전체층(26)은 또한 구리와 같은 바람직하지 않은 요소가 후속하여 형성된 저유전율 유전체층으로 확산되는 것을 방지하기 위한 확산 방지층으로서 사용된다. ESL(26)은 탄소-도핑 산화물(CDO), 탄소-함유 실리콘 산화물(SiOC), 또는 산소-도핑 탄화물(ODC)를 포함할 수 있다. ESL(26)은 또한 질소 도핑 실리콘 카바이드(NDC)로 형성될 수 있다.
ESL(26)은 하나 이상의 별개의 층을 포함할 수 있다. 일부 실시예에서, 제 1 에칭 정지층(26A)은 하부 구조물을 보호하고, 예를 들어 제 2 에칭 정지층(26B)을 통한 후속 에칭 공정을 위한 제어 포인트를 제공하는데 사용된다. 제 1 에칭 정지층(26A)은 약 15Å 내지 약 50Å, 예컨대 약 30Å의 두께로 증착될 수 있다. 다른 적당한 두께가 사용될 수 있다.
일부 실시예에서, 제 1 에칭 정지층(26A)이 도전성 소자(24)를 덮도록 형성되면, 제 2 에칭 정지층(26B)이 제 1 에칭 정지층(26A) 상부에 형성된다. 일부 실시예에서, 제 2 에칭 저지층(26B)은 제 1 에칭 정지층(26A)과 다른 재료로 형성된다. 제 2 에칭 정지층(26B)의 재료는 상기에 열거된 것과 같은 증착 공정을 사용하여 형성될 수 있으며, 약 15Å 내지 약 35Å, 예컨대 약 20Å의 두께로 증착될 수 있다. 그러나, 임의의 적절한 형성 공정 및 두께가 이용될 수 있다.
도 1에는 에칭 정지층(26) 상부에 형성된 유전체층(28)이 도시되어 있다. 본 발명의 일부 실시예에 따르면, 유전체층(28)은 유전율(k-값)이 약 3.0 이하, 약 2.5 이하, 또는 더욱 낮은 저유전율 유전체 재료로 형성된다. 유전체층(28)은 유전체층(22)을 형성하기 위한 후보 물질의 동일한 그룹으로부터 선택된 물질을 사용하여 형성될 수 있다. 후보 물질의 동일한 그룹으로부터 선택되는 경우, 유전체층(22, 28)의 재료는 서로 동일하거나 상이할 수 있다. 일부 실시예에 따르면, 유전체층(28)은 실리콘 및 탄소 함유 저유전율 유전체층이다. 유전체층(28)은 또한 본 발명의 실시예에 따라 복수의 패턴에 따라 형성되고 금속 라인 및 플러그(plug)로 충진되는 개구를 구비하는 타겟층으로 지칭될 수 있다.
일부 실시예에서, 저유전율 유전체층(28) 상부에는 마스크(30)가 마련된다. 일부 실시예에서, 마스크(30)는 유전체 하드 마스크일 수 있고 유전체 하드 마스크(30)로 지칭될 수 있으며, TEOS(tetraethylorthosilicate) 산화물과 같은 실리콘 산화물, NFARC(Nitrogen-Free Anti-Reflective Coating, 산화물임), 실리콘 탄화물, 실리콘 산질화물 등으로 형성될 수 있다. 형성 방법은 플라즈마 강화 화학 기상 증착(PECVD), 고밀도 플라즈마(HDP) 증착 등을 포함한다.
마스크(32)는 마스크(30) 또는 유전체층(28) 상부에 형성된다. 일부 실시예들에서, 마스크(32)는 하드 마스크일 수 있고 또한 하드 마스크(32)로 지칭될 수 있다. 일부 실시예에서, 하드 마스크(32)는 금속 하드 마스크이고 티타늄(Ti) 또는 탄탈늄(Ta)과 같은 하나 이상의 금속을 포함할 수 있다. 일부 실시예에서, 하드 마스크(32)의 금속은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)와 같은 금속 질화물의 형태일 수 있다. 일부 실시예들에서, 하드 마스크(32)는 실리콘 질화물과 같은 비금속 질화물, 실리콘 산화질화물과 같은 산화질화물 등으로 형성될 수 있다. 하드마스크(32)의 형성 방법은 PVD(Physical Vapor Deposition), RFPVD(Radio Frequency PVD), ALD(Atomic Layer Deposition) 등을 포함한다.
유전체 마스크(34)는 마스크(32) 상부에 형성된다. 일부 실시예에서, 유전체 마스크(34)는 하드 마스크일 수 있고 유전체 하드 마스크(34)로 지칭될 수 있다. 유전체 하드 마스크(34)는 유전체 하드 마스크(30)의 동일한 후보 물질로부터 선택된 재료로 형성될 수 있고, 유전체 하드 마스크(30)를 형성하는 동일한 그룹의 후보 방법 중에서 선택된 방법을 사용하여 형성될 수 있다. 유전체 하드 마스크(30, 34)는 동일한 재료로 형성될 수 있거나 상이한 재료를 포함할 수 있다. 일부 실시예에서, 유전체 하드 마스크(34)는 하부 하드 마스크(32)의 일부를 노출시키기 위해 증착 후에 패터닝될 수 있다. 이러한 실시예에서, 유전체 하드 마스크(34)는 하부의 타겟층(36)을 상이한 깊이로 에칭하는데 사용될 수 있다.
맨드렐층(36)은 유전체 하드 마스크(34) 상부에 형성된다. 일부 실시예에서, 맨드렐층(36)은 비정질 실리콘 또는 하부의 유전체 하드 마스크(34)에 높은 에칭 선택도를 갖는 다른 재료로 형성된다. 맨드렐층(36)은 약 300Å 내지 약 800Å, 예컨대 약 500Å의 두께를 가질 수 있다. 일부 실시예에서, 맨드렐층(36)은 자기정렬된 더블 패터닝(SADP) 기법을 사용할 때와 같은 맨드렐층일 수 있다. 일부 실시 예에서, 맨드렐층(36)은 1P1E(one-patterning-one-etching) 공정에 사용되는 패턴 마스크층일 수 있다. 일부 실시예에 따르면, 이러한 패턴 마스크층은 2P2E(two-patterning-two-etching) 공정에서 사용될 수 있는데, 2 개의 이웃하는 개구들(예를 들어, 도 19b의 개구(78) 및 개구(80) 참조)이 서로 다른 리소그래피 공정에서 형성되어, 인접한 개구들이 광학 근접 효과를 초래하지 않고 서로 가깝게 위치될 수 있다. 3P3E(three-patterning-three-etching) 등과 같은 추가적인 패터닝 단계가 맨드렐층(36)에 사용될 수 있거나, 또는 상기에서 설명된 기법들의 조합이 맨드렐층(36)에 사용될 수 있다. 다수의 패터닝 기법은 도 12 내지 도 21과 관련하여 하기에서 설명된다.
맨드렐층(36)이 패터닝된 이후에(도 6의 층(236) 참조), 이는 타겟층(28)을 패터닝하게 될 자기정렬된 패터닝 공정을 위한 맨드렐로서 후속 공정에서 사용될 것이다. 개구의 높이-폭 종횡비가 높으면, 에칭 공정의 결과로서, 타겟층(28) 내에 생성된 금속 피쳐(예를 들어, 금속 라인)는 위글될 것이며, 즉, 상대적으로 직선이 아니다. 본 명세서에서 설명된 실시예는 형성될 개구의 높이-폭 비율을 제어하여 위글이 거의 없거나 없는 금속 피쳐를 생성한다.
도 1을 참조하면, 삼중층이 맨드렐층(36) 상부에 형성되고, 삼중층은 하부층(38), 하부층(38) 상부의 중간층(40), 및 중간층(40) 상부의 상부층(42)(또는 최상층으로 지칭됨)를 포함한다. 일부 실시예에서, 하부층(38) 및 상부층(42)은 유기 재료를 포함하는 포토 레지스트로 형성된다. 중간층(40)은 탄화물(예컨대 실리콘 산화탄화물), 질화물(예컨대 실리콘 질화물), 산질화물(예컨대 실리콘 산질화물), 산화물(예컨대 실리콘 산화물) 등일 수 있는 무기 재료를 포함할 수 있다. 중간층(40)은 상부층(42) 및 하부층(38)에 대해 높은 에칭 선택도를 가지므로, 상부층(42)은 중간층(40)의 패터닝을 위한 에칭 마스크로서 사용되고, 중간층(40)은 하부층(38)의 패터닝을 위한 에칭 마스크로서 사용된다.
하부층(38)의 두께는 약 250Å 내지 1200Å, 예컨대 약 500Å일 수 있다. 중간층(40)의 두께는 약 100Å 내지 350Å, 예컨대 약 260Å일 수 있다. 상부층 (42)의 두께는 약 300Å 내지 1000Å, 예컨대 약 500Å일 수 있다. 예시적인 범위 및 두께의 층이 제공되지만, 이들 층의 다른 두께가 사용될 수 있다.
상부층(42)이 형성된 이후에, 허용가능한 포토리소그래피 기법을 사용하여 도 1에 도시된 바와 같은 상부층(42)이 패터닝된다. 패터닝된 상부층(42)은 내부에 개구(44)를 포함한다. 디바이스(100)의 평면도에서, 개구(44)는 스트립, 원형 비아, 또는 도전성 패턴과 같은 형상을 가질 수 있다. 각각의 개구(44)는 높이-폭 비율 h1 : w1을 갖는다. 일부 실시예에서, 개구(44)의 높이(h1)는 상부층(42)의 두께에 상응하고 개구(44)의 폭(w1)은 상부층(42)을 패터닝하는데 사용되는 포토 리소그래피 기법에 따른다. 개구(44)의 폭(w1)은 약 150Å 내지 500Å, 예컨대 약 300Å일 수 있다. 개구(44)의 다른 폭이 사용될 수 있다.
다음에, 도 2를 참조하면, 상부층(42)의 두께(및 도 1의 개구(44)의 대응하는 높이(h1))는 개구(44)의 높이-폭 비율을 줄이기 위해 높이 (h1')로 감소된다. 임의의 허용가능한 기법이 개구(144)를 생성하기 위해 개구(44)의 높이를 감소시키는데 사용될 수 있다. 예를 들어, 상부층(42)의 재료에 선택적인 이방성 에칭이 수행될 수 있다. 일부 실시예에서, CMP는 층(142)을 생성하도록 상부층(42)의 두께를 감소시키는데 사용될 수 있다. 감소된 높이-폭 비율(h1' : w1)은 약 0.5 내지 2.0, 예컨대 약 1.0일 수 있다. 일부 실시예에서, 예를 들어 도 1의 개구(44)가 상부층(42)의 높이를 감소시키는 동일한 공정에서 확장되는 경우, 폭(w1)은 폭(w1')으로 변경될 수 있다. 이러한 실시예에서, 결과적인 높이 폭 비율(h1' : w1')은 비율(h1 : w1)에 대해 훨씬 더 크게 감소될 수 있다.
상부층(42)의 개구(44)의 높이-폭 비율의 감소가 수행됨으로써, 상부층이 개구(44)의 높이-폭 비율을 변경하도록 박형화되지 않은 경우에 비해 중간층(40)의 후속 에칭이 라인을 더 직선적으로 에칭한다.
다음으로, 도 3을 참조하면, 중간층(40)이 에칭되어 중간층(140)이라고도 지칭되는 패터닝된 중간층(140)을 형성한다. 패터닝된 상부층(142)(도 2)을 에칭 마스크로서 사용하여 중간층(40)이 에칭되어 패터닝된 상부층(142)의 패턴이 중간층(40)으로 전사되어 패터닝된 중간층(140)을 생성한다. 중간층(140)의 패터닝 동안에, 상부층(142)은 부분적으로 또는 전체적으로 소모될 수 있다. 중간층(40)의 에칭에 의해 개구(144)로부터 연장된 중간층(140) 내의 개구(46)가 형성될 수 있다. 중간층(140) 재료에 선택적인 에천트를 사용하는 습식 또는 건식 에칭과 같은 임의의 적합한 에칭 기법이 사용될 수 있다.
도 4를 참조하면, 하부층(38)은 에칭되어 패터닝된 하부층(138)을 형성하는데, 이는 또한 하부층(138)으로 지칭될 수 있다. 중간층(140)을 에칭 마스크로 사용하여 하부층(38)을 에칭하여 중간층(140)의 패턴이 하부층(38)으로 전사되어 패터닝된 하부층(138)을 생성한다. 하부층(138)은 개구(46)(도 3)로부터 연장된 개구(48)를 구비한다. 상부층(142)은 중간층(140)의 패터닝에서 완전히 소모되지 않았다면, 하부층(38)의 패터닝 동안 완전히 소모될 것이다. 개구(48)는 공정 변화 내에서 테이퍼형(tapered)이거나 수직 측벽을 가질 수 있다. 하부층(138)의 재료에 선택적인 에천트를 사용하는 습식 또는 건식 에칭과 같은 임의의 적합한 에칭 기법이 사용될 수 있다. 예를 들어, 일부 실시예에서, 에천트는 다른 공정 가스와 함께 에칭 챔버에서 사용되는 O2계 또는 N2/H2계 에칭 가스일 수 있다. 다른 적절한 에천트 가스가 사용될 수 있다. 하부층(38) 에칭 공정은 약 20 초 내지 약 60 초, 예를 들면 약 35 초의 에칭 시간(tBT) 동안, 약 3 mTorr 내지 약 45 mTorr의 압력, 예를 들면 약 8 mTorr, 약 15 ℃ 내지 약 65 ℃의, 예를 들면 약 30 ℃ 온도에서, 약 100V 내지 약 500V의, 예를 들면 약 300V의 전력으로 인가되는 바이어스 전압으로 수행될 수 있다. 다른 환경 조건 및 에칭 시간이 사용될 수 있다.
도 5는 패터닝된 맨드렐층(136, 이는 또한 맨드렐층(136)으로 지칭될 수 있음)을 형성하기 위한 도 4의 맨드렐층(36)의 이방성 에칭을 도시하고 있다. 맨드렐층(36)은 패터닝된 하부층(138)을 에칭 마스크로 사용하여 에칭되어 하부층(138)의 패턴이 맨드렐층(36)으로 전사되어 패터닝된 맨드렐층(136)을 생성한다. 맨드렐층(136)은 개구(48)(도 4)로부터 연장된 개구(50)를 구비한다. 에칭 기법은 적절한 에천트를 사용하는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 패터닝된 맨드렐층(136)을 에칭하기 위해 선택된 에천트는 염소계 에천트와 같은 플루오르 프리(fluorine free etchant) 에천트일 수 있다. 다른 실시예에서, 불소계 에천트를 비롯한 다른 에천트가 사용될 수 있다. 패터닝된 맨드렐층(136) 하부의 마스크층(34)은 맨드렐층(36)을 통해 에칭하기 위한 에칭 정지층으로서 기능할 수 있다. 개구(50)는 패터닝된 맨드렐층(136)의 에칭 결과로서 형성된다. 개구(51)는 높이(h2) 및 폭(w2)를 갖는 패터닝된 맨드렐층(136) 내의 개구(50)의 일부분이고, 높이(h2)는 층(136)의 두께에 대응하고, 폭(w2)는 폭(w1)에 상응하며, 프로세스 변화 내에서 폭(w1 또는 w1')과 거의 같다. 높이-폭의 결과적인 비율(h2 : w2)은 약 0.8 내지 약 3.0, 예컨대 약 1.6일 수 있다.
도 5에 도시된 에칭 공정은 약 15 초 내지 약 150 초의, 예컨대 약 80 초의 에칭 시간(tBT) 동안, 약 3 mTorr 내지 약 80 mTorr의, 예컨대 약 20 mTorr의 압력, 약 25℃ 내지 약 70℃의, 예컨대 약 40℃ 온도에서 수행될 수 있다. 다른 환경 조건 및 에칭 시간이 사용될 수 있다.
도 6은 패터닝된 맨드렐층(136) 내의 개구(50)의 폭을 증가시키고 패터닝된 맨드렐층(236)을 생성하기 위해 패터닝된 맨드렐층(136)의 추가 에칭 이후의 디바이스(100)를 도시한다. 개구(150)는 나머지 층들(즉, 패터닝된 맨드렐층(236) 및 하부층(138))을 통한 전체 개구를 포함한다. 개구(151)는 패터닝된 맨드렐층(236)내의 개구(150)의 일부분을 포함한다. 패터닝된 맨드렐층(236)의 추가 에칭은 패터닝된 맨드렐층(236)의 재료(예를 들어, 비정질 실리콘)에 대해 선택적인 적절한 에천트를 사용하는 습식 에칭에 의해 수행될 수 있다. 하부층(138)은 패터닝된 맨드렐층(236)의 상부를 보호할 수 있어, 패터닝된 맨드렐층(236)의 패턴을 크게 변경시키지 않고도 개구를 확장시킨다. 일부 실시예에서, 결과적인 패터닝된 맨드렐층(236)은 에칭 기법 및 조건에 따라 역 테이퍼(inverted taper)(개구(151)가 상부보다 하부에서 더 넓음)를 구비할 수 있다(도 6a 참조). 일부 실시예에서, 결과적인 패터닝된 맨드렐층(236)은 에칭 기법 및 조건에 따라 모래시계(hourglass) 형상을 가질 수 있다(도 6b 참조). 도 6a 및 도 6b에 도시된 실시예와 일치하는 실시예는 그 외에는 도 6과 동일하다. 개구(151)의 새로운 폭(w2')은 약 200Å 내지 550Å, 예컨대 약 400Å일 수 있다.
개구(151)를 확장시키는 에칭의 결과로서, 높이-폭 비율은 높이-폭 비율(h2 : w2)에서 높이-폭 비율(h2 : w2')로 감소될 수 있다. 높이-폭 비율(h2 : w2')는 약 0.6 내지 2.5, 예컨대 약 1.3일 수 있다. 높이-폭 종횡비가 하부 마스크층(238)에서 감소되었으므로, 타겟층(28)의 후속 에칭을 초래할 라인에서의 위글이 감소되며, 이는 도 11과 관련하여 후술한다. 일부 실시예에서, 도 1 내지 도 6B와 관련하여 전술한 에칭 각각은 중간 단계 사이에서 디바이스(100)를 제거하지 않고 동일한 에칭 챔버에서 수행될 수 있다.
도 7을 참조하면, 패터닝된 맨드렐층(236)의 에칭 이후에, 하부층(138)은 애싱 공정에 의해 제거될 수 있다. SADP 공정에서, 패터닝된 맨드렐층(236) 상부에 스페이서 재료(254)가 증착될 수 있다. 스페이서 재료는 실질적으로 등각의(conformal) 층(예를 들어, 스페이서층(254)의 수평부 및 수직부는 25% 이하로 다름)을 형성하기에 적합한 증착 기법을 사용하여 증착되는 적합한 산화물 또는 질화물의 절연체 또는 유전체 재료일 수 있다. 이러한 증착 기법은 예를 들어, PECVD, HDPCVD, ALD, CVD, LPCVD, PVD 등을 포함할 수 있다.
다음에, 도 8에 도시된 바와 같이, 스페이서 재료의 수평 부분을 제거하기 위해 적절한 기법을 사용하여 스페이서층(254)이 이방성으로 에칭되어, 자기정렬된 스페이서 마스크(354)가 형성될 수 있다. 개구(252)는 에칭될 맨드렐 사이의 개구를 나타낸다. 일부 실시예에서, 개구(252)의 폭은 약 80Å 내지 250Å, 예컨대 약 150Å일 수 있다.
다음으로, 도 9에 도시된 바와 같이, 패터닝된 맨드렐층(236)의 맨드렐이 제거되어 스페이서 마스크(354)의 스페이서들 사이에 추가적인 개구(예를 들어, 개구(58))를 생성할 수 있다. 다음으로, 자기정렬된 스페이서 마스크(354)를 에칭 마스크로 사용하여 마스크층(34)이 에칭되어, 자기정렬된 스페이서 마스크(354)의 패턴이 마스크층(34)에 전사되어 패터닝된 마스크층(134, 이는 또한 마스크층(134)으로 지칭될 수 있음)을 형성한다. 패터닝된 마스크층(134)은 패터닝된 맨드렐(236)의 제거로 인한 개구(58) 및 개구(352)로부터 연장된 개구(57)를 구비한다. 패터닝된 마스크층(134)의 에칭은 마스크(34)의 재료에 대해 선택적인 습식 또는 건식 에칭과 같은 임의의 적절한 기법에 의해 수행될 수 있다. 일부 실시예에서, 패터닝된 마스크층(134)의 에칭은 자기정렬된 스페이서 마스크(354)를 소모할 수 있다.
도 10을 참조하면, 마스크층(134)의 에칭 이후에, 마스크층(134)은 마스크층(32)을 패터닝하여 패터닝된 마스크층(132)을 형성하는데 사용된다. 마스크층(32)은 에칭 마스크로서 패터닝된 마스크층(134)을 사용하여 에칭되어, 마스크층(134)의 패턴이 마스크층(32)으로 전사되어 패터닝된 마스크층(132)을 형성한다. 패터닝된 마스크층(132)은 개구들(57, 58)로부터 연장된 개구(60)를 구비한다. 사용되는 에천트 및 에칭 기법은 패터닝된 마스크층(132)의 재료에 선택적일 수 있다.
도 11에서, 패터닝된 마스크층(132)은 에칭 마스크로서 사용되어, 하나 이상의 이전 층을 마스크로 사용하여 차례로 각 층을 에칭함으로써, 패터닝된 마스크층(132)의 패턴을 하부 마스크(30), 저유전율 타겟층(28), 및 에칭 정지층(26)으로 점진적으로 전사한다. 개구(62)는 개구(60)를 금속 라인 및 비아로 충진될 개구에 대응하는 하부층 내로 연장시킴으로써 형성된다. 일부 실시예들에서, 하부층들의 에칭에서 마스크(132)를 마스크로서 사용하기 이전에, 패터닝된 마스크층(134)의 나머지 부분들은 별도의 공정에 의해 제거될 수 있다. 일부 실시예에서, 패터닝된 마스크층(134)의 나머지 부분은 에칭 마스크(30)와 동시에 제거될 수 있다. 패터닝된 타겟층(128) 및 패터닝된 에칭 정지층(126)은 에칭될 각각의 재료에 대해 선택적인 적합한 에천트를 사용하는 습식 또는 건식 에칭과 같은 적절한 에칭 기법을 사용하여 에칭될 수 있다. 특히, 에칭 정지층으로서 에칭 정지층(26)을 사용하는 플라즈마 또는 RIE 비등방성 에칭을 이용하여 타겟층(128)이 에칭될 수 있어서, 결과적인 트렌치의 폭이 공정 변화 내에서 비교적 균일하게 된다. 그 후, 후속 공정에서, 금속 피쳐(24)를 노출시키는 마스크로서 타겟층(128), 패터닝된 하드 마스크(30) 또는 금속 하드 마스크(132)를 사용하여 에칭 정지층(26)(예를 들어, 26A 및 26B)이 에칭될 수 있다. 타겟층(128) 내에 형성된 개구는 트렌치 및/또는 비아를 포함할 수 있다. 예를 들어, 비아는 노출된 금속 피쳐(24)에 도달할 수 있는 반면, 트렌치는 타겟층(128)의 최상부 표면과 타겟층(128)의 최하부 표면 사이에 있는 저면부를 갖도록 형성될 수 있다.
삼중층의 상부층(142)의 낮은 종횡비와 패터닝된 맨드렐층(236) 내의 개구(151)의 이후의 확장의 결과로서, 패터닝된 맨드렐층(236)은 하향식 도면에서 실질적으로 직선형(비위글(non-wiggly)) 측벽을 구비한 맨드렐을 형성하고, 그 결과 자기정렬된 스페이서 마스크(354)가 형성되며, 이는 그 내부에 형성된 후속 개구뿐만 아니라 또한 실질적으로 직선의 측벽을 갖는다.
도 11은 또한 (도 10의) 타겟층(28) 내의 개구 내의 도전성 비아들(64A, 64B, 64C)(집합적으로 비아들(64)로 지칭함)의 형성을 도시한다. 도전성 라인들(66A, 66B, 66C)(집합적으로 라인들(66)로 지칭함)은 또한 타겟층(28)의 트렌치 내에 형성된다. 비아들(64) 및 도전성 라인들(66)은 확산 배리어층들, 접착층들 및/또는 이와 유사한 것일 수 있는 도전성 라이너들(68)을 포함할 수 있다. 라이너(68)들은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 또는 다른 대체물로 형성될 수 있다. 도전성 라인(66) 및 비아(64)의 내부 영역은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄 등과 같은 도전성 재료를 포함한다. 일부 실시예에 따라, 비아들(64) 및 도전성 라인들(66)의 형성은 라이너(68)를 형성하기 위한 블랭킷 증착을 수행하고, 라이너 상에 구리 또는 구리 합금의 얇은 시드층을 증착하고, 개구들의 나머지를 금속 재료, 예를 들면, 전기 도금, 무전해(electro-less) 도금, 증착 등에 의해 형성될 수 있다. 이어서 평탄화(예를 들어 화학 기계적 평탄화(CMP))가 수행되어 도전성 라인(66)의 표면을 평탄화하고 유전체층(128)의 상부 표면으로부터 과도한 도전성 재료를 제거한다. 마스크층(30)(도 10)은 평탄화에서 제거되거나 평탄화 이후에 에칭될 수 있다. 도 11의 단면도는 예를 들어 도 22의 라인 A-A를 따른 것이다.
후속 단계들에서, 추가적인 에칭 정지층(도시되지 않음)이 형성될 수 있고, 추가적인 에칭 정지층 상부에 더 많은 저유전율 유전체층, 금속 라인 및 비아(도시되지 않음)가 형성될 수 있다. 공정 단계 및 결과적인 구조물은 도 1 내지 도 11에 도시된 것과 유사할 수 있다.
도 12 내지 도 21은 더블 패터닝 공정을 사용하는 일부 실시예에 따른 타겟층 내의 피쳐의 형성에 있어서의 중간 단계들의 단면도를 도시한다. 이 단계들에서 설명된 공정은 삼중, 사중 등의 패터닝 공정을 사용하도록 변경될 수 있다. 마찬가지로, 이러한 단계들에서 설명된 공정은 단일 패터닝 공정에서 사용될 수 있다. 설명된 공정은 2P2E(double patterning duble etching) 공정이지만, 2P1E(double patterning single etching) 및 예를 들어 3P3E와 3P1E 등과 같은 다른 유사한 기법을 포함하도록 용이하게 변형될 수 있다. 이들 기법은 본 개시의 범위 내에 있는 것으로 간주된다.
도 12는 반도체 디바이스(100) 제조의 중간 단계를 도시한다. 포함된 층은 도 1과 관련하여 전술한 층에 대응한다. 도 12에 도시된 구조는 맨드렐층(도 1의 맨드렐층(36))을 포함하지 않지만, 일부 실시예에서는 동일하거나 유사한 재료(예를 들어, 비정질 실리콘)로 제조된 유사한 층이 더블 패터닝 기법에 사용되는 마스크층으로서 포함된다. 다음의 설명과 같은 일부 실시예에서, 마스크층(34)은 타겟층(28) 내의 패터닝 라인을 위해 이중으로 패터닝될 마스크층으로서의 역할을 한다.
상부층(42)이 형성된 이후에, 허용가능한 포토리소그래피 기법을 사용하여 도 12에 도시된 바와 같이 상부층(42)이 패터닝된다. 패터닝된 상부층(42)은 내부에 개구(44)를 포함한다. 디바이스(100)의 평면도에서, 개구(44)는 스트립, 원형 비아, 또는 도전성 패턴과 같은 형상을 가질 수 있다. 각각의 개구(44)는 높이-폭 비율 h1 : w1을 갖는다. 일부 실시예에서, 개구(44)의 높이(h1)는 상부층(42)의 두께에 대응하고 개구(44)의 폭(w1)은 상부층(42)을 패터닝하는데 사용되는 포토리소그래피 기법에 따른다. 개구(44)의 폭(w1)은 약 180Å 내지 450Å, 예컨대 약 300Å일 수 있다. 개구(44)의 다른 폭이 사용될 수 있다.
다음으로, 도 13을 참조하면, 개구(44)의 높이-폭 비율을 감소시키기 위해, 상부층(42)의 두께(및 도 12의 개구(44)의 대응하는 높이(h1))가 높이(h1')로 감소된다. 기법들은 도 2와 관련하여 전술한 기법들에 대응할 수 있다. 감소된 높이-폭 비율(h1' : w1)은 약 0.5 내지 2.0, 예컨대 약 1.0일 수 있다. 일부 실시예에서, 예를 들어 도 12의 개구(44)가 상부층(42)의 높이를 감소시키는 동일한 공정에서 확장되는 경우, 폭(w1)은 예를 들어 폭(w1')으로 변경될 수 있다. 이러한 실시예에서, 결과적인 높이 폭 비율(h1' : w1')은 비율(h1 : w1)에 대해 훨씬 더 크게 감소될 수 있다.
다음으로, 도 14을 참조하면, 중간층(40)이 에칭되어 중간층(140)이라고도 지칭될 수 있는 패터닝된 중간층(140)을 형성한다. 패터닝된 상부층(142)(도 13)을 에칭 마스크로서 사용하여 중간층(40)이 에칭되어, 상부층(142)의 패턴이 중간층(40)으로 전사되어 패터닝된 중간층(140)을 생성한다. 중간층(140)의 패터닝 동안에, 상부층(142)은 부분적으로 또는 전체적으로 소비될 수 있다. 중간층(40)을 에칭하면, 개구(144)로부터 연장된 중간층(140) 내의 개구가 형성될 수 있다. 중간층(140) 재료에 선택적인 에천트를 사용하는 습식 또는 건식 에칭과 같은 임의의 적합한 에칭 기법이 사용될 수 있다.
다음으로, 하부층(38)은 에칭되어 패터닝된 하부층(138)을 형성하는데, 이는 또한 하부층(138)으로 지칭될 수 있다. 중간층(140)을 에칭 마스크로 사용하여 하부층(38)을 에칭하여 중간층(140)의 패턴이 하부층(38)으로 전사되어 패터닝된 하부층(138)을 생성한다. 하부층(138)은 개구(144)(도 13)로부터 연장된 개구(48)를 구비한다. 상부층(142)은 중간층(140)의 패터닝에서 완전히 소비되지 않았다면 하부층(38)의 패터닝 동안 또한 완전히 소모될 것이다. 하부층(38)의 패터닝은 패턴 화된 하부층(138)을 형성한다. 개구(48)는 공정 변화 내에서 테이퍼형(tapered)이거나 또는 수직 측벽을 가질 수 있다. 에칭 기법 및 조건은 도 4와 관련하여 상술한 것을 포함할 수 있으며 반복되지 않는다.
도 15는 패터닝된 마스크층(134)(이는 또한 마스크층(134)으로 지칭될 수 있음)을 형성하기 위한 도 14의 마스크층(34)의 이방성 에칭을 도시한다. 마스크층 (34)은 패터닝된 하부층(138)을 에칭 마스크로 사용하여 에칭되어, 하부층(138)의 패턴이 마스크층(34)으로 전사되어 패터닝된 마스크층(134)을 생성한다. 마스크층(134)은 개구(48)(도 14)로부터 연장된 개구(50)를 갖는다. 에칭 기법은 적절한 에천트를 사용하는 건식 에칭을 포함할 수 있다. 패터닝된 마스크층(134) 아래의 마스크층(32)은 패터닝된 마스크층(134)의 재료를 관통하는 에칭을 위한 에칭 정지층으로서 기능할 수 있다. 개구(51)는 높이 h2 및 폭 w2를 갖는 패터닝된 마스크층(134) 내의 개구(50)의 일부이며, 높이 h2는 패터닝된 마스크층(134)의 두께에 대응하고, 폭 w2는 폭 w1에 대응하며, 공정 변화 내에서 대략 폭 w1 또는 w1'과 동일하다. 높이-폭의 결과적인 비율(h2 : w2)은 약 0.8 내지 약 3.0, 예컨대 약 1.6일 수 있다.
도 15a를 참조하면, 일부 실시예에서, 개구(51)는 마스크층(234)으로도 지칭 될 수 있는 변형된 마스크층(234) 내로 마스크층(134)을 에칭함으로써 개구(151)로 넓어질 수 있다. 개구(151)는 h2 : w2에서 h2 : w2'까지 높이-폭 비율을 감소시키기 위해 폭 w2'를 갖도록 넓어질 수 있다.
도 15 또는 도 15a의 마스크층(34)의 에칭은 마스크층(134 또는 234)의 제 1 패터닝 및 에칭이다. 마스크층(134 또는 234)의 제 2 패터닝이 또한 수행될 수 있다. 일부 실시예들에서, 도 12 내지 도 15와 관련하여 상술한 에칭 프로세스들 각각은 중간 단계들 사이에서 디바이스(100)를 제거하지 않고 동일한 에칭 챔버 내에서 수행될 수 있다.
도 16을 참조하면, 삼중층 마스크의 하부층(138)이 제거되고, 하부층(52), 중간층(54) 및 상부층(56)을 포함하는 새로운 삼중층 마스크가 제 1 패터닝된 마스크층(134) 위에 형성된다. 바닥층(52)의 일부는 마스크층(134)의 제 1 패터닝시에 형성된 개구(50)(도 15 참조)를 채운다. 또한, 제 2 패터닝에 대해 기술된 공정은도 15a로부터 형성된 구조물 상에 수행될 수 있다. 단순화를 위해, 이하의 논의는 특별히 언급된 경우를 제외하고 도 15의 구조물을 참조할 것이지만, 이하의 공정들에서 도 15a로부터의 구조물이 적절히 대체될 수 있다.
계속 도 16을 참조하면, 상부층(56)이 형성된 후에, 허용가능한 포토리소그래피 기법을 사용하여 상부층(56)이 패터닝된다. 패터닝된 상부층(56)은 내부에 개구(70)를 포함한다. 디바이스(100)의 평면도에서, 개구(70)는 스트립, 원형 비아, 또는 도전성 패턴과 같은 형상을 가질 수 있다. 각각의 개구(70)는 높이-폭 비율 h3 : w3을 갖는다. 일부 실시예에서, 개구(70)의 높이(h3)는 상부층(56)의 두께에 상응하고 개구(70)의 폭(w3)은 상부층(56)을 패터닝하는데 사용되는 포토리소그래피 기법에 따른다. 개구(70)의 폭(w3)은 전술한 도 12의 개구(44)의 폭(w1)과 동일하거나 유사한 치수일 수 있다.
다음으로, 도 17을 참조하면, 개구(70)의 높이-폭 비율을 감소시키기 위해, 상부층(56)의 두께(및 도 16의 개구(70)의 대응하는 높이(h3))는 상부층(156)의 높이(h3')로 감소한다. 기법들은 도 2와 관련하여 전술한 기법들에 대응할 수 있다. 개구(70)의 대응하는 높이는 개구(170)를 생성하도록 감소된다. 감소된 높이-폭 비율(h3': w3)은 약 0.6 내지 2.5, 예컨대 약 1.3일 수 있다. 일부 실시예에서, 예를 들어 도 16의 개구(70)가 상부층(56)의 높이를 감소시키는 동일한 공정에서 또한 넓혀지는 경우, 폭 w3은 예를 들어 폭 w3'으로 변경될 수 있다. 그러한 실시예에서, 개구(170)의 결과적인 높이-폭 비 (h3': w3')는 h3 : w3의 비율보다 훨씬 더 크게 감소될 수 있다.
다음으로, 도 18을 참조하면, 중간층(54)이 에칭되어 중간층(154)이라고도 지칭되는 패터닝된 중간층(154)을 형성한다. 패터닝된 상부층(156)(도 17)을 에칭 마스크로서 사용하여 중간층(54)이 에칭되어, 상부층(156)의 패턴이 중간층(54)으로 전사되어 패터닝된 중간층(154)을 생성한다. 중간층(54)의 패터닝 동안에, 상부층(156)은 부분적으로 또는 전체적으로 소모될 수 있다. 중간층(54)을 에칭하면, 개구(170)로부터 연장된 중간층(154) 내의 개구가 형성될 수 있다. 중간층(54) 재료에 선택적인 에천트를 사용하는 습식 또는 건식 에칭과 같은 임의의 적합한 에칭 기법이 사용될 수 있다.
다음으로, 하부층(52)은 에칭되어 패터닝된 하부층(152)을 형성하는데, 이는 또한 하부층(152)으로 지칭될 수 있다. 중간층(154)을 에칭 마스크로 사용하여 하부층(52)을 에칭하여, 중간층(154)의 패턴이 하부층(52)으로 전사되어 패터닝된 하부층(152)을 생성한다. 하부층(152)은 개구(70)(도 17)로부터 연장된 개구(72)를 구비한다. 상부층(156)은 중간층(54)의 패터닝에서 완전히 소모되지 않았다면 하부층(52)의 패터닝 동안 또한 완전히 소모될 것이다. 하부층(52)의 패터닝은 패터닝된 하부층(152)을 초래한다. 개구(72)는 공정 변화 내에서 테이퍼형(tapered)이거나 또는 수직 측벽을 가질 수 있다. 에칭 기법 및 조건은 도 4와 관련하여 상술한 것을 포함할 수 있으며 반복하여 설명하지 않는다.
도 19는 도 15의 마스크층(134)(또는, 도 15a의 마스크층(234))을 이방성 에칭하여 마스크층(334)으로도 지칭되는 더블 패터닝된 마스크층(334)을 형성하는 것을 도시한다. 마스크층(134)은 패터닝된 하부층(138)을 에칭 마스크로 사용하여 에칭되어, 하부층(138)의 패턴이 마스크층(134)으로 전사되어 패터닝된 마스크층(336)을 생성한다. 마스크층(334)은 개구(72)(도 18)로부터 연장된 개구(74)를 구비한다. 에칭 기법은 적절한 에천트를 사용하는 건식 에칭을 포함할 수 있다. 더블 패터닝된 마스크층(334) 아래의 마스크층(32)은 더블 패터닝된 마스크층(334)의 재료를 통한 에칭을 위한 에칭 정지층으로서 기능할 수 있다. 개구(75)는 높이(h4) 및 폭(w4)를 갖는 더블 패터닝된 맨드렐층(334)의 개구(74)의 일부분이고, 높이(h4)는 층(334)의 두께에 대응하고, 폭(w4)는 공정 변화 내에서 폭(w3 또는 w3')과 대략 동일한 폭(w4)에 대응한다. 높이-폭의 결과적인 비율(h4: w4)은 약 0.8 내지 약 3.0, 예컨대 약 1.6일 수 있다.
도 19a를 참조하면, 일부 실시예에서, 마스크층(334)을 마스크층(434)으로 지칭될 수 있는 변형된 마스크층(434)으로 에칭함으로써 개구(75)는 개구(175)로 확장될 수 있다. 개구(175)는 높이-폭 비율을 (h4: w4)에서 (h4: w4')로 감소시키기 위해 폭(w4')를 갖도록 확장될 수 있다. 층(134)의 제 1 확장이 층(234)(도 15a 참조)을 생성하도록 수행되는 실시예에서, 마스크층(434)의 나머지 부분 각각은 이후 각각의 측면으로부터 박형화될 것이다.
도 19b를 참조하면, 삼중층 마스크의 하부층(152)이 제거된다. 삼중층 마스크의 하부층(152)을 제거하는 것은 제 1 패터닝된 개구(50)(도 15)를 노출시킨다. 이어서, 도 19b는 일부 실시예에서 새로운 높이(h4')를 갖는 개구(78, 도 19의 제2 패터닝된 개구(75) 또는 도 19a의 개구(175)로부터 제공됨) 및 개구(80, 도 15의 제1 패터닝된 개구(51) 또는 도 15a의 개구(151)로부터 제공됨)를 제공하기 위해 마스크층(334 또는 434)의 두께가 감소될 수 있음을 도시한다. 산화물층(534)을 생성하기 위한 마스크층(334 또는 434)의 두께의 감소는 개구(78)와 개구(80)의 높이-폭 비율을 더 감소시킬 수 있다. 개구(78)의 높이-폭 비율은 (h4: w4(또는 w4'))에서 (h4': w4(또는 w4'))까지 감소될 수 있다. 높이-폭의 결과적인 비율(h4': w4(또는 w4'))는 약 0.4 내지 약 2.5, 예컨대 약 0.8일 수 있다. 높이-폭 비율은 개구(80)에 대해 (h2 : w2(또는 w2'))(도 15 또는 도 15a 참조)에서 (h4' : w2(또는 w2'))로 감소될 수 있다. 높이-폭의 결과적인 비율(h4 ' : w2(또는 w2'))는 약 0.4 내지 약 2.5, 예컨대 약 0.8일 수 있다.
감소된 두께의 마스크층(534)은 예를 들어, 층(534)의 재료에 선택적인 에천트를 사용하는 이방성 에칭을 포함하는 임의의 허용가능한 기법에 의해 생성될 수 있다.
이제, 도 19c를 참조하면, 일부 실시예에서, 마스크층(634)은 감소된 두께 및 확장된 개구를 모두 구비하도록 제조될 수 있다. 도 19c에 도시된 공정은 도 19, 도 19a 또는 도 19b의 공정 다음에 수행될 수 있다. 즉, 도 19c에 도시된 공정을 이용하는 실시예는, 도 19a 또는 도 19b에 도시된 공정을 이용하는 실시예와 조합될 수 있지만, 이러한 조합은 필수적이지는 않다. 삼중층 마스크(도 19 참조)의 하부층(152)은 제거되어, 개구(80)에 대응하는 제 1 패터닝된 개구(50)(도 15)를 노출시킨다. 이어서, 더블 패터닝된 마스크층(334)(또는 434 또는 534)의 상부 및 측벽으로부터 재료를 제거하기 위해 습식 에칭을 수행함으로써, 개구(78) 및 개구(80)가 폭(w5)으로 확장될 수 있다. 에칭은 또한 더블 패터닝된 마스크층(334)의 두께를 감소시키며 이는 개구(78 및 80)를 단축시킨다. 개구(78)의 높이-폭 비율은 (h4: w4(또는 w4'))에서 (h4': w5)로 감소될 수 있다. 높이-폭의 결과적인 비율(h4': w5)은 약 0.4 내지 약 2.5, 예컨대 약 0.8일 수 있다. 높이-폭 비율은 개구(80)에 대해 (h2: w2(또는 w2'))(도 15 또는 도 15a 참조)에서 (h4': w5)로 감소될 수 있다. 높이-폭의 결과적인 비율(h4': w5)은 약 0.4 내지 약 2.5, 예컨대 약 0.8일 수 있다.
일부 실시예에서, 도 19c의 공정 다음에, 도 19b의 공정을 수행하여 더블 패터닝된 마스크층(634)의 두께를 더 감소시킬 수 있다.
도 20을 참조하면, 더블 패터닝된 마스크층(334)(또는 434 또는 534 또는 634)의 에칭 이후에, 마스크층(334)은 마스크층(32)을 패터닝하여 패터닝된 마스크층(132, 마스크층(132)으로도 지칭될 수 있음)을 형성하는데 사용된다. 더블 패터닝된 마스크층(334)을 에칭 마스크로 사용하여 마스크층(32)이 에칭되어, 더블 패터닝된 마스크층(334)의 패턴이 마스크층(32)으로 전사되어 패터닝된 마스크층(132)을 생성한다. 마스크층(132)은 마스크층(132) 내에 개구(78)로부터 연장하는 개구(82)(제 2 패터닝으로부터 생성됨) 및 개구(80)로부터 연장하는 개구(84)(제 1 패터닝으로부터 생성됨)를 구비한다. 사용되는 에천트 및 에칭 기법은 마스크층(132)에 선택적일 수 있다.
도 21에서, 패터닝된 마스크층(132)은 에칭 마스크로서 사용되어, 하나 이상의 이전 층을 마스크로 사용하여 차례로 각 층을 에칭함으로써, 패터닝된 마스크층(132)의 패턴을 하부 마스크(30), 저유전율 타겟층(28) 및 에칭 정지층(26)으로 점진적으로 전사한다. 개구(62)는 금속 라인 및 비아로 충진될 개구에 대응하는 하부층 내로 개구(82, 84)를 연장시킴으로써 형성된다. 일부 실시예들에서, 하부층들의 에칭에서 마스크(132)를 마스크로서 사용하기 이전에, 더블 패터닝된 마스크층(334)의 나머지 부분들은 별도의 공정에 의해 제거될 수 있다. 일부 실시예에서, 더블 패터닝된 마스크층(334)의 나머지 부분은 에칭 마스크층(30)과 동시에 제거될 수 있다. 타겟층(128) 및 에칭 정지층(126)은 에칭될 각각의 재료에 대해 선택적인 적합한 에천트를 사용하는 습식 또는 건식 에칭과 같은 적절한 에칭 기법을 사용하여 에칭될 수 있다. 특히, 에칭 정지층으로서 에칭 정지층(26)을 사용하는 플라즈마 또는 RIE 비등방성 에칭을 이용하여 타겟층(128)이 에칭될 수 있어서, 결과적인 트렌치의 폭이 공정 변화 내에서 비교적 균일하게 된다. 그 후, 후속 공정에서, 금속 피쳐(24)를 노출시키는 마스크로서 타겟층(128), 패터닝된 하드 마스크(30) 또는 금속 하드 마스크(132)를 사용하여 에칭 정지층(26)(예를 들어, 26A 및 26B)이 에칭될 수 있다. 타겟층(128)에 형성된 개구는 트렌치 및/또는 비아를 포함할 수있다. 예를 들어, 비아는 노출된 금속 피쳐(24)에 도달할 수 있는 반면, 트렌치는 타겟층(128)의 최상부 표면과 타겟층(128)의 최하부 표면 사이에 있는 저면부를 갖도록 형성될 수 있다.
삼중층의 상부층(142)(도 12) 및 상부층(156)(도 17)의 낮은 종횡비 및 더블 패터닝된 산화물층(334) 내의 개구의 후속 확장으로 인해, 더블 패터닝된 산화물층(334)은 하향식 도면에서 실질적으로 직선형(비위글) 측벽을 가질 수 있고, 그 결과 타겟층(128) 내에 형성된 후속의 개구 또한 실질적으로 직선형 측벽을 갖는다. 일부 실시예에서, 도 16 내지 도 21와 관련하여 전술한 에칭 각각은 중간 단계 사이에서 디바이스(100)를 제거하지 않고 동일한 에칭 챔버에서 수행될 수 있다.
도 21은 또한 (도 20의) 타겟층(28) 내의 개구 내의 도전성 비아들(64A, 64B, 64C)(집합적으로 비아들(64)로 지칭함)의 형성을 도시한다. 이들 피쳐는 도 11과 관련하여 전술한 것들과 유사한 물질 및 공정을 사용하여 형성될 수 있으며, 이는 반복하여 설명되지 않는다. 도 21의 단면도는 예를 들어 도 22의 라인 A-A를 따른 것이다.
후속 단계들에서, 추가적인 유전체 ESL층(도시되지 않음)이 형성될 수 있고, 추가의 유전체 ESL층 상부에 더 많은 저유전율 유전체층, 금속 라인 및 비아(도시되지 않음)가 형성될 수 있다. 공정 단계 및 결과적인 구조물은 도 12 내지 도 21에 도시된 것과 유사할 수 있다.
도 22는 도 11 및 도 21을 참조하여 설명된 평탄화 이후의 도전성 라인(66)의 평면도이다. 라인(66)의 일부의 위글 특성은 수학식 1에 의해 예시될 수 있다.
Figure 112017122200302-pat00001
수학식 1에서, LER right 는 라인의 일측면(즉, 우측면)에서의 라인 에지 러프니스(roughness)의 측정에 대응하고, LER left 는 라인의 다른 측면(즉, 좌측면)에서의 라인 에지 러프니스의 측정에 대응하며, LWR은 라인(66)의 섹션 내의 라인 폭 러프니스(변동 또는 불균일성)의 측정에 대응한다. LWR은 라인(66)의 하나 이상의 세그먼트에서 측정되는 결합된 측정치(LW1 내지 LWn)에 기초하여 결정된다. LWR은 하나 이상의 세그먼트의 길이를 따라 여러 점에서 선폭의 변화를 통계적으로 측정한 것이다. LWR은 라인의 고주파 변동을 나타낸다.
LER은 라인의 하나 이상의 세그먼트에서 측정되는 결합된 측정치(LE1 내지 LEn)에 기초하여 결정된다. 이러한 측정은 라인의 하나 이상의 세그먼트 각각에 대해 라인의 좌측면(LER left ) 및 우측면(LER right )에 대해 수행된다. 각각의 측정치(LE1 내지 LEn)에 대한 값은 금속 라인의 에지 부근의 기준라인(90)으로부터의 변화이다. 일부 실시예에서, 기준라인(90)은 에지 프로파일에 대한 최상의 맞춤 또는 평균 라인일 수 있다. LER은 라인의 에지의 고주파 및 저주파 변화 둘 다를 나타낸다. LWR 및 LER 계산에 사용되는 측정은, 예를 들어, 임계 치수 스캐닝 전자 현미경(CD-SEM)으로부터의 상면 이미지를 분석함으로써, 라인(66)의 하향식 도면에서 취할 수 있다. 원시 측정치인 LWx와 LEx로부터 LWR과 LER를 결정하기 위한 통계적 측정은 각각 알려진 기법을 사용하여 계산할 수 있다. 예를 들어 LWR과 LER는 각 측정에 대한 1 시그마(σ) 표준 편차 값으로 선택될 수 있다. 다른 측정이 사용될 수 있다. 라인 위글에 대한 수학식 1은 라인 위글에 대한 여러 특성 요소를 나타내는 LWR 및 LER 측정의 수학적 조합이다.
실시예들은 수학식 1에 의해 결정되는 바와 같이 약 0.7 내지 약 1.3, 예컨대 약 1.1의 라인 위글을 갖는 라인(66)을 생성할 수 있다. 테스트에서, 전술한 실시예를 사용하여, 라인 위글이 2.0보다 큰 값에서 1.3으로 감소되었다. 또다른 예에서, 라인 위글이 1.4의 값에서 1.1의 값으로 감소되었다. 라인 위글은 전술한 실시예들을 사용하여 약 20 내지 60 %, 예컨대 약 40 %만큼 감소될 수 있다. 이러한 객관적인 측정에 더하여, 주관적으로, 금속 라인의 저주파 왜곡은, 예를 들어 위에서 아래로의 CD-SEM 이미지에서 볼 수 있는 바와 같이 전술한 실시예를 사용하여 감소된다.
도 23 및 도 24는 일부 실시예에 따른 기판의 패터닝을 도시한다. 도 23은 하나 이상의 핀 전계 효과 트랜지스터들(FinFETs)의 일부분으로서, 핀을 형성하도록 후속적으로 패터닝될 기판(10)을 도시한다. 도 23에 제시된 층들은 기판(10) 내에 능동 소자가 아직 형성되지 않았다는 것을 제외하고는, 도 1 또는 도 12에 도시된 층들과 동일하거나 유사할 수 있다. 패터닝된 마스크층(36)(도 1) 또는 패터닝된 마스크층(34)(도 12)을 패터닝하는 단계는 도 1 내지 도 6b 또는 도 12 내지 도 19c와 관련하여 전술한 바를 따를 수 있다. 일부 실시예에서, 마스크층(30), 마스크층(32) 및 마스크층(34) 중 하나 이상은 생략될 수 있다. 일부 실시예에서, 반도체 기판(10)은 후속 층들을 생략하고 층(36)(도 1) 또는 층(34)(도 12)을 대체하는 것으로 고려될 수 있다. 마스크층(30), 마스크층(32) 및 마스크층(34)은 도 7 내지 도 9, 또는 도 20 및 도 21과 관련하여 전술한 바와 같은 공정 및 재료를 이용하여 패터닝될 수 있다.
도 24를 참조하면, 기판(10)을 패터닝하여 반도체 스트립(110)을 형성하기 위해, 마스크층(130)(도 10 및 도 11, 또는 도 20 및 도 21에 첨부된 설명 참조)이 사용될 수 있다. 상술한 공정을 사용함으로써, 반도체 스트립(110)은 위글이 감소되도록 형성될 수 있다.
반도체 스트립(110)의 형성 이후에, 반도체 스트립(110)은 트랜지스터(11)(도 1)와 같은 FinFET 디바이스를 형성하는데 사용될 수 있다. 특히, 도 1의 게이트 전극(12) 및 게이트 스페이서(13)와 같은 게이트 구조물은 반도체 스트립(110)의 방향에 수직으로 반도체 스트립(110) 상부에 형성될 수 있다. 도 1의 소스/드레인 영역(14)과 같은 소스/드레인 영역은 게이트 구조에 인접하여 형성될 수 있다. 트랜지스터 콘택(15)(게이트 콘택 및 소스/드레인 콘택)은 트랜지스터(11)와 접촉하도록 형성될 수 있다.
본 명세서에 개시된 실시예는 다른 기법보다 위글이 적은 미세한 피치로 디바이스 내에 금속 라인을 형성하는 방법을 제공한다. 위글을 제거하거나 줄이는 것은 미세한 피치 폭에서 보다 안정적인 상호연결을 제공한다.
일부 실시예에 따른 방법은, 금속 피쳐(metal feature) 상부에 제 1 패터닝층(patterning layer)을 형성하는 단계; 상기 제 1 패터닝층 상부에 제 1 마스크층을 성막하는 단계; 상기 제 1 마스크층을 패터닝하여 내부에 하나 이상의 개구의 제 1 세트를 형성하는 단계; 상기 제 1 마스크층을 박형화(thinning)하는 단계; 상기 제 1 마스크층의 패턴을 상기 제 1 패터닝층으로 전사(transfer)하여 상기 제 1 패터닝층 내부에 하나 이상의 개구의 제 2 세트를 형성하는 단계; 및 상기 하나 이상의 개구의 제 2 세트를 확장하기 위해 상기 제 1 패터닝층을 에칭하는 단계를 포함할 수 있다.
상기 하나 이상의 개구의 제 2 세트는 제 2 마스크 층이 상기 제 1 패터닝층 상부에 있는 동안에 확장될 수 있다.
상기 제 1 패터닝층은 실리콘층일 수 있다.
상기 방법은, 상기 하나 이상의 개구들의 제 2 세트를 확장한 이후에, 상기 제 1 패터닝층 상부에 스페이서 재료를 성막하는 단계; 상기 스페이서 재료를 이방성으로 식각하여 스페이서 패턴층을 형성하는 단계; 상기 제 1 패터닝 층을 제거하는 단계; 및 상기 스페이서 패턴층에 기초하여 타겟층을 에칭하는 단계를 더 포함하며, 상기 타겟층은 상기 제 1 패터닝층과 상기 금속 피쳐 사이에 개재될 수 있다.
상기 타겟층을 에칭하는 단계는 상기 타겟층 내부에 하나 이상의 개구의 제 3 세트를 형성하고, 상기 방법은: 상기 타겟층의 하나 이상의 개구의 제 3 세트 내에 도전성 물질을 성막하는 단계를 더 포함하며, 상기 도전성 물질은 상기 금속 피쳐에 결합될 수 있다.
상기 제 1 패터닝층은 산화물층일 수 있다.
상기 방법은, 상기 제 1 패터닝층을 박형화하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 패터닝층 상부에 제 2 마스크층을 성막하는 단계; 상기 제 2 마스크층을 패터닝하여 하나 이상의 개구의 제 3 세트를 형성하는 단계; 상기 제 2 마스크층을 박형화하는 단계; 상기 제 2 마스크층의 패턴을 상기 제 1 패터닝층으로 전사하여 내부에 하나 이상의 개구의 제 4 세트를 형성하는 단계; 및 상기 제 1 패터닝층 내의 하나 이상의 개구의 상기 제 2 세트 및 하나 이상의 개구의 제 4 세트에 기초하여 타겟층을 에칭하는 단계를 더 포함할 수 있다.
상기 타겟층을 에칭하는 단계는 상기 타겟층 내부에 하나 이상의 개구의 제 3 세트를 형성하고, 상기 방법은: 상기 타겟층의 하나 이상의 개구의 상기 제 3 세트 내에 도전성 물질을 성막하는 단계를 포함하고, 상기 도전성 물질은 상기 금속 피쳐에 결합될 수 있다.
상기 방법은, 상기 타겟층을 에칭하기 이전에, 상기 제 1 패터닝층을 박형화하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 마스크층을 박형화한 후에, 상기 제 1 패터닝층과 상기 제 1 마스크층 사이에 개재된 제 2 마스크층을 에칭하는 단계; 및 상기 제 2 마스크층을 에칭한 이후에, 상기 제 1 패터닝층과 상기 제 2 마스크층 사이에 개재된 제 3 마스크층을 에칭하는 단계를 더 포함하고, 상기 제 1 마스크층의 패턴을 상기 제 1 패터닝층에 전사하여 내부에 하나 이상의 개구의 제 2 세트를 형성하는 단계는, 상기 제 3 마스크층의 패턴에 따라 상기 제 1 패터닝층을 에칭하는 단계를 포함할 수 있다.
일부 실시예에 따른 방법은, 기판 상부에 유전체층을 형성하는 단계 - 상기 기판은 하나 이상의 능동 디바이스를 포함함 -; 상기 유전체층 상부에 제 1 패터닝층을 형성하는 단계; 제 1 재료의 상부층, 제 2 재료의 중간층, 및 제 3 재료의 하부층을 포함하는 제 1 삼중층(tri-layer)을 상기 제 1 패터닝층 상부에 형성하는 단계; 상기 상부층을 패터닝하여 개구의 제 1 세트를 형성하는 단계; 상기 개구의 제 1 세트의 높이-폭 비율(height-to-width ratio)을 감소시키도록 상기 상부층을 박형화하는 단계; 상기 상부층의 패턴을 상기 중간층으로 전사하여 개구의 제 2 세트를 형성하는 단계; 상기 중간층의 패턴을 상기 하부층으로 전사하여 개구의 제 3 세트를 형성하는 단계; 상기 개구의 제 3 세트를 통해 상기 제 1 패터닝층을 에칭하여 개구의 제 4 세트를 형성하는 단계; 및 상기 개구의 제 4 세트를 확장하는 단계를 포함할 수 있다.
상기 개구의 제 4 세트는 상기 하부층이 상기 제 1 패터닝층 상부에 있는 동안 확장될 수 있다.
상기 제 1 패터닝층은 실리콘 층이고, 상기 방법은: 상기 개구의 제 4 세트를 확장한 이후에, 상기 제 1 패터닝층 상부에 스페이서층을 성막하는 단계; 상기 스페이서층의 수평 부분을 제거하는 단계; 상기 제 1 패터닝층을 제거하는 단계; 및 상기 스페이서층의 수직 부분을 마스크로 이용하여 상기 유전체층을 에칭하여 개구의 제 5 세트를 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 개구의 제 5 세트 내에 도전성 재료를 성막하는 단계를 더 포함하며, 상기 도전성 재료는 상기 하나 이상의 능동 디바이스에 결합될 수 있다.
상기 제 1 패터닝층은 산화물층일 수 있다.
상기 방법은, 상기 제 1 패터닝층을 에칭하여 개구의 제 4 세트를 형성한 이후에, 상기 제 1 패터닝층 상부에 상기 제 1 삼중층과 동일한 구조를 갖는 제 2 삼중층을 성막하는 단계; 상기 제 1 삼중층에 따라 상기 제 2 삼중층을 패터닝하는 단계; 및 상기 제 2 삼중층의 상기 하부층에 형성된 개구의 제 5 세트를 통해 상기 제 1 패터닝층을 에칭하여 내부에 개구의 제 6 세트를 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 패터닝층 내에 상기 개구의 제 6 세트를 형성한 이후에, 상기 제 1 패터닝층을 박형화하는 단계를 더 포함할 수 있다.
상기 방법은, 개구의 제 7 세트를 형성하기 위해 상기 제 1 패터닝층 내의 상기 개구의 제 4 세트 및 상기 개구의 제 6 세트에 기초하여 상기 유전체층을 에칭하는 단계; 및 상기 개구의 제 7 세트 내에 도전성 재료를 성막하는 단계를 더 포함하며, 상기 도전성 재료는 상기 하나 이상의 능동 디바이스에 결합될 수 있다.
일부 실시예에 따른 디바이스는, 내부에 형성된 하나 이상의 능동 디바이스를 포함하는 기판; 상기 하나 이상의 능동 디바이스 중 제 1 능동 디바이스에 결합되는 콘택; 및 상기 콘택의 상부의 상호연결부를 포함하며, 상기 상호연결부는 상기 콘택에 결합된 금속 라인을 포함하며, 상기 금속 라인은 상기 콘택과 중첩하는 제 1 부분을 가지며, 상기 금속 라인의 제 1 부분은 위글(wiggle) 특성을 가지며, 상기 금속 라인의 상기 제 1 부분의 상기 위글 특성은
Figure 112017122200302-pat00002
을 포함하고, LER right 는 상기 금속 라인의 상기 제 1 부분의 우측면의 라인 에지 러프니스(edge roughness)의 측정에 대응하며, LER left 는 상기 금속 라인의 상기 제 1 부분의 좌측면의 라인 에지 러프니스의 측정에 대응하고, LWR은 상기 금속 라인의 상기 제 1 부분의 라인 폭 러프니스의 측정에 대응하며, 상기 위글 특성은 0.7 내지 1.3일 수 있다.
전술한 개시는 당업자가 본 개시의 양상들을 보다 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적의 수행 및/또는 동일한 이점을 달성하기 위해 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야 한다. 또한, 당업자라면 이러한 균등한 구성이 본 발명의 사상 및 범위를 벗어나지 않고 구현될 수 있으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형이 이루질 수 있음을 알아야한다.

Claims (10)

  1. 방법에 있어서,
    금속 피쳐(metal feature) 상부에 제 1 패터닝층(patterning layer)을 형성하는 단계;
    상기 제 1 패터닝층 상부에 제 1 마스크층을 성막하는 단계;
    상기 제 1 마스크층을 패터닝하여 내부에 하나 이상의 개구의 제 1 세트를 형성하는 단계;
    상기 제 1 마스크층을 박형화(thinning)하는 단계;
    상기 박형화된 제 1 마스크층의 패턴을 상기 제 1 패터닝층으로 전사(transfer)하여 상기 제 1 패터닝층 내부에 하나 이상의 개구의 제 2 세트를 형성하는 단계; 및
    상기 하나 이상의 개구의 제 2 세트를 확장하기 위해 상기 제 1 패터닝층을 에칭하는 단계를 포함하고,
    상기 하나 이상의 개구의 제 2 세트는 제 2 마스크층이 상기 제 1 패터닝층 상부에 있는 동안에 확장되는 것인, 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 패터닝층은 실리콘층인 것인, 방법.
  4. 제 3 항에 있어서,
    상기 하나 이상의 개구들의 제 2 세트를 확장한 이후에, 상기 제 1 패터닝층 상부에 스페이서 재료를 성막하는 단계;
    상기 스페이서 재료를 이방성으로 식각하여 스페이서 패턴층을 형성하는 단계;
    상기 제 1 패터닝층을 제거하는 단계; 및
    상기 스페이서 패턴층에 기초하여 타겟층을 에칭하는 단계를 더 포함하며,
    상기 타겟층은 상기 제 1 패터닝층과 상기 금속 피쳐 사이에 개재되는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 제 1 패터닝층은 산화물층인 것인, 방법.
  6. 제 5 항에 있어서,
    상기 제 1 패터닝층을 박형화하는 단계를 더 포함하는, 방법.
  7. 제 5 항에 있어서,
    상기 제 1 패터닝층 상부에 제 3 마스크층을 성막하는 단계;
    상기 제 3 마스크층을 패터닝하여 하나 이상의 개구의 제 3 세트를 형성하는 단계;
    상기 제 3 마스크층을 박형화하는 단계;
    상기 제 3 마스크층의 패턴을 상기 제 1 패터닝층으로 전사하여 상기 제 1 패터닝층 내부에 하나 이상의 개구의 제 4 세트를 형성하는 단계; 및
    상기 제 1 패터닝층 내의 하나 이상의 개구의 상기 제 2 세트 및 하나 이상의 개구의 제 4 세트에 기초하여 타겟층을 에칭하는 단계
    를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 제 1 마스크층을 박형화한 후에, 상기 제 1 패터닝층과 상기 제 1 마스크층 사이에 개재된 제 3 마스크층을 에칭하는 단계; 및
    상기 제 3 마스크층을 에칭한 이후에, 상기 제 1 패터닝층과 상기 제 3 마스크층 사이에 개재된 상기 제 2 마스크층을 에칭하는 단계를 더 포함하고,
    상기 제 1 마스크층의 패턴을 상기 제 1 패터닝층에 전사하여 상기 제 1 패터닝층 내부에 하나 이상의 개구의 제 2 세트를 형성하는 단계는, 상기 제 2 마스크층의 패턴에 따라 상기 제 1 패터닝층을 에칭하는 단계를 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판 상부에 유전체층을 형성하는 단계 - 상기 기판은 하나 이상의 능동 디바이스를 포함함 -;
    상기 유전체층 상부에 제 1 패터닝층을 형성하는 단계;
    제 1 재료의 상부층, 제 2 재료의 중간층, 및 제 3 재료의 하부층을 포함하는 제 1 삼중층(tri-layer)을 상기 제 1 패터닝층 상부에 형성하는 단계;
    상기 상부층을 패터닝하여 개구의 제 1 세트를 형성하는 단계;
    상기 개구의 제 1 세트의 높이-폭 비율(height-to-width ratio)을 감소시키도록 상기 상부층을 박형화하는 단계;
    상기 상부층의 패턴을 상기 중간층으로 전사하여 개구의 제 2 세트를 형성하는 단계;
    상기 중간층의 패턴을 상기 하부층으로 전사하여 개구의 제 3 세트를 형성하는 단계;
    상기 개구의 제 3 세트를 통해 상기 제 1 패터닝층을 에칭하여 개구의 제 4 세트를 형성하는 단계; 및
    상기 하부층이 상기 제 1 패터닝층 상부에 있는 동안, 상기 개구의 제 3 세트를 통해 상기 제 1 패터닝층을 에칭하여 상기 개구의 제 4 세트를 확장하는 단계 - 상기 제 1 패터닝층 바로 밑에 있는 층은 상기 개구의 제 4 세트를 확장하는 동안 상기 유전체층의 에칭을 방지함 -
    를 포함하는, 방법.
  10. 제 1 마스크층을 패터닝하여 그 안에 제 1 개구를 형성하는 단계;
    상기 제 1 개구의 제 1 패턴을 상기 제 1 마스크층의 밑에 있는 제 2 마스크층으로 전사하여 상기 제 2 마스크층 내에 제 2 개구를 형성하는 단계;
    상기 제 2 개구의 제 2 패턴을 상기 제 2 마스크층의 밑에 있는 맨드렐층으로 전사하여 상기 맨드렐층 내에 제 3 개구를 형성하는 단계;
    상기 제 2 마스크층이 상기 맨드렐층 상부에 있는 동안, 상기 맨드렐층을 에칭하여, 상기 제 2 개구를 확장하지 않고 상기 맨드렐층 바로 밑에 있는 어떠한 층도 에칭 쓰루(etching through)하지 않으면서, 상기 제 3 개구를 확장하는 단계;
    상기 제 2 마스크층을 제거하는 단계;
    상기 맨드렐층의 상기 제 3 개구 내에 스페이서 마스크를 형성하는 단계; 및
    상기 스페이서 마스크의 제 3 패턴에 기초하여 상기 스페이서 마스크 밑에 있는 타겟층을 에칭하는 단계
    를 포함하는, 방법.
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