CN100527356C - 修整硬掩模层的方法、形成晶体管栅极的方法和堆叠结构 - Google Patents

Abstract

一种修整硬掩模层的方法，提供一基底、一硬掩模层、一三层堆叠层位于基底上。三层堆叠层包括有一顶层光致抗蚀剂、一含硅层以及一底层光致抗蚀剂。依序图案化顶层光致抗蚀剂、含硅层、底层光致抗蚀剂和硬掩模层，然后对硬掩模层进行一修整工艺。由于本发明的底层光致抗蚀剂较薄且蚀刻过程中有所耗损，所以不会发生光致抗蚀剂线倒塌的情况。

Description

修整硬掩模层的方法、形成晶体管栅极的方法和堆叠结构

技术领域

本发明涉及一种修整硬掩模层的方法，尤其涉及一种可利用三层光致抗蚀剂层来改善硬掩模层修整情况，以形成金属氧化物半导体晶体管的栅极的方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生重大的变革，使得计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。而半导体产业也如同摩尔定律所预测的，以每18个月增加一倍晶体管数目在集成电路上的速度发展着，同时半导体工艺也已经从1999年的0.18微米、2001年的0.13微米、2003年的90纳米(nm)(0.09微米)，进入到2005年65纳米(0.065微米工艺)并朝向45纳米迈进。

在制作金属氧化物半导体晶体管(metal oxide semiconductor transistor，MOS transistor)的过程中，形成具有导电性质的栅极(gate)为一重要步骤。为了满足半导体产业微小化的需求，现行栅极下方的沟道长度(channellength)必须达到45纳米(nm)的标准。而要达到形成45纳米的沟道长度的需求，制作栅极的曝光工艺就必须能够将临界尺寸(critical dimension，CD)控制得宜。这样才能控制导电层(如：多晶硅层)进行蚀刻工艺后所得到的线宽。又由于现行的黄光机台技术，无法曝光出理想的临界尺寸，所以，在某些先前技术中，会利用光致抗蚀剂修整(trimming)的方式来达到缩小栅极线宽的目的。但是，目前用于栅极曝光工艺的光致抗蚀剂层多为193纳米(nm)光致抗蚀剂层，193纳米光致抗蚀剂层本身的抗蚀刻性就不及365纳米光致抗蚀剂层，这是由于193纳米光致抗蚀剂层是利用丙烯酸基和环烯基等高分子物质所构成，不似365纳米光致抗蚀剂层是由芳香基所构成，所以193纳米光致抗蚀剂层的抗蚀刻性较低。再者，当缩减曝光波长时，193纳米光致抗蚀剂层的厚度也必须要减少。在低抗蚀刻性以及厚度较薄双成因素的影响下，193纳米光致抗蚀剂层在进行光致抗蚀剂修整工艺时，其可修整的量可能只有10纳米或者更少，无法达到30纳米以上的大规模修整需求。

为克服上述光致抗蚀剂修整的问题，现行技术是转变成将光致抗蚀剂层的光致抗蚀剂图案转移至位于光致抗蚀剂层之下的硬掩模层中。当硬掩模层被图案化之后，即可针对硬掩模层进行一修整工艺，来达到缩小栅极线宽的目的。另外，硬掩模层和利用来形成栅极层的导电层之间必须具有高度的蚀刻选择比(selectivity)，所以，经过修整工艺的硬掩模层可作为蚀刻转移步骤的模板(template)，以定义出栅极层的线宽。

请参考图1至图3。图1至图3为先前技术中修整硬掩模层的工艺示意图。请参考图1，基底100内具有数个浅沟隔离102，在基底100上方依序形成一介电层104、一导电层106、一氧化材质构成的硬掩模层108。接着，在硬掩模层108上方利用旋转涂布的方法依序形成一抗反射底层110和一成像层112。其中抗反射底层110和成像层112构成双层光致抗蚀剂层114，使用双层光致抗蚀剂层114取代单层(single-layer)光致抗蚀剂层的优点为提高光刻的解析度(resolution)。就现行技术来说，通常抗反射底层110为365纳米(nm)光致抗蚀剂层，而成像层112则可为193纳米(nm)光致抗蚀剂层。另外，成像层112利用旋转涂布(spin coat)的方法所形成，这样可以改善成像层厚薄不均的问题。再者，双层光致抗蚀剂层114所需的成像层112的厚度较薄，而较薄的成像层112可以改善光刻工艺中的焦距容忍度(focuslatitude)，并能有效的控制其临界尺寸(critical dimension，CD)，所以现行技术常应用双层光致抗蚀剂层114来进行光刻工艺。

请参考图2，进行一光刻工艺(photolithographic process)，以图案化成像层112。接着，利用图案化后的成像层112作为蚀刻掩模，进行一蚀刻工艺，以图案化抗反射底层110。由于，成像层112为193纳米光致抗蚀剂层，由丙烯酸基和环烯基等高分子物质所构成，其不似由芳香基构成的365纳米(nm)光致抗蚀剂层能抵抗蚀刻，所以，在图案化抗反射底层110的工艺中，成像层112会减损掉一些厚度。当抗反射底层110图案化完成后，可选择性的直接去除其上的图案化后的成像层112。然后，再进行一蚀刻工艺，以图案化硬掩模层108，形成所需开口200的图案。

请参考图3，进行一修整工艺，此修整工艺为一等离子体蚀刻(plasmaetching)工艺，其利用四氟化碳(CF₄)、三氟甲烷(CHF₃)作为蚀刻气体，且四氟化碳/三氟甲烷(CF₄/CHF₃)的比率为80/15，以利用此修整工艺使得开口200的宽度变大，硬掩模层108的宽度减小，来达到修整工艺的目的。

但是，由于抗反射底层110被四氟化碳和三氟甲烷蚀刻的速度会比硬掩模层108快，所以这种方式常导致硬掩模层108在靠近抗反射底层110的部分被蚀刻的程度大于靠近导电层106的部分，硬掩模层108因此变成扭曲的图案。因此在硬掩模层108已经变形的情况之下，再利用其作为蚀刻导电层106以形成栅极的蚀刻掩模，其制作出的栅极结构亦不佳。更重要的是，抗反射底层110在修整工艺以及后续蚀刻导电层的工艺中，都容易发生光致抗蚀剂线倒塌(line collapse)的情况，这会严重破坏整个工艺流程和结果。

因此，研发出一种良好的修整硬掩模层的方法，以形成具有理想栅极长度的金属氧化物半导体晶体管的栅极，为相关领域的重要课题。

发明内容

本发明提供一种修整硬掩模层的方法，其利用三层光致抗蚀剂层来改善硬掩模层的修整情况，以形成金属氧化物半导体晶体管的栅极的方法，本发明可利用来解决上述问题。

本发明的一优选实施例提供一种修整硬掩模层的方法，包括提供一基底、一硬掩模层位于基底上。形成一三层堆叠层，其包括有一顶层光致抗蚀剂、一含硅层以及一底层光致抗蚀剂于硬掩模层上方。首先，图案化顶层光致抗蚀剂，再以图案化后的顶层光致抗蚀剂作为蚀刻掩模，对含硅层进行蚀刻工艺，以图案化含硅层并形成一第一开口，开口的底部具有一第一宽度。然后，去除顶层光致抗蚀剂，以图案化后的含硅层作为蚀刻掩模，对底层光致抗蚀剂进行蚀刻工艺，以图案化后的底层光致抗蚀剂作为蚀刻掩模。然后，对硬掩模层进行蚀刻工艺，形成一第二开口具有第一宽度，以及进行一修整工艺，使第二开口具有一第二宽度，且第二宽度大于第一宽度。

本发明的另一优选实施例提供一种形成金属氧化物半导体晶体管的栅极的方法，包括提供一基底，其内部具有多个浅沟隔离，依序形成一介电层、一导电层、一硬掩模层于基底上，形成一三层堆叠层，其包括有一顶层光致抗蚀剂、一含硅层以及一底层光致抗蚀剂于硬掩模层上方。首先，图案化顶层光致抗蚀剂，以图案化后的顶层光致抗蚀剂作为蚀刻掩模，对含硅层进行蚀刻工艺，图案化含硅层并形成一第一开口，开口的底部具有一第一宽度。之后，去除顶层光致抗蚀剂。以图案化后的含硅层作为蚀刻掩模，对底层光致抗蚀剂进行蚀刻工艺，以图案化后的底层光致抗蚀剂作为蚀刻掩模。然后，对硬掩模层进行蚀刻工艺，形成一第二开口具有第一宽度，进行一修整工艺，使第二开口具有一第二宽度，且第二宽度大于第一宽度。最后，利用具有第二开口的硬掩模层作为蚀刻掩模，对导电层进行蚀刻工艺，以形成栅极。

本发明的另一优选实施例提供一种形成金属氧化物半导体晶体管的栅极的堆叠结构，包括一基底，其内部具有多个浅沟隔离，一介电层、一导电层、一硬掩模层依序位于基底上，形成一三层堆叠层，其包括有一顶层光致抗蚀剂、一含硅光致抗蚀剂层、一抗反射底层位于硬掩模层上方，其中含硅光致抗蚀剂层包括有10-30％的硅含量，且硬掩模层和导电层之间具有高度蚀刻选择比。

由于本发明利用三层堆叠结构的光致抗蚀剂层进行光刻工艺，所以曝光工艺所能达到的临界尺寸较佳。另外，于进行抗反射底层图案化蚀刻工艺时，含硅光致抗蚀剂层会全部被去除，所以，含硅光致抗蚀剂层不会影响到后续图案化硬掩模层的工艺。再者，由于本发明利用三层堆叠结构的光致抗蚀剂层进行光刻工艺，所以所需的抗反射底层厚度已经较先前技术减小，再加上利用图案化抗反射底层作蚀刻掩模，以图案化硬掩模层时，抗反射底层的厚度又耗损许多，所以在进行后续修整工艺，或者是将导电层蚀刻成为栅极时，抗反射底层都不会发生光致抗蚀剂线倒塌的情况。因此，本发明为一种良好的修整硬掩模层的方法，可形成具有理想栅极长度的金属氧化物半导体晶体管的栅极。

附图说明

图1至图3为先前技术中修整硬掩模层的工艺示意图；

图4至图10为本发明形成金属氧化物半导体晶体管的栅极的工艺示意图。

主要元件符号说明

100、400  基底

102、401  浅沟隔离

104、402  介电层

106、404  导电层

108、406  硬掩模层

110 抗反射底层

112 成像层

114 双层光致抗蚀剂层

408 抗反射底层

410 含硅光致抗蚀剂层

412 193纳米光致抗蚀剂层

414 三层堆叠层

502、702 开口

W1  宽度

902 栅极

904 栅极介电层

906 轻掺杂漏极

908 间隙壁

910 源极/漏极

912 金属氧化物半导体晶体管

具体实施方式

请参考图4至图10。图4至图10为本发明形成金属氧化物半导体晶体管的栅极的工艺示意图。请参考图4，提供一基底400，一般为单晶硅材质，亦可为绝缘体上硅(silicon on insulation，SOI)，或者其他可用于此技术中的半导体材料，如：应变硅(strained silicon)、应变绝缘层上覆硅(strainedsilicon-on-insulator)、硅锗(silicon-germanium)、应变硅锗(strainedsilicon-germanium)、绝缘层上覆硅锗(silicon-germanium on insulator)、锗(germanium)、应变锗(strained germanium)、绝缘层上覆锗(germanium oninsulator，GeOI)、应变绝缘层上覆锗(strained germanium on insulator)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)、化合物半导体(compound semiconductor)与多层半导体(multi-layerssemiconductor)来替代。

基底400中包括有数个由二氧化硅(SiO₂)或低k介电材料等介电材料所构成的浅沟隔离(shallow trench isolation，STI)401或场氧化层(Field Oxide)等的绝缘结构。接着于基底400上方依序形成一介电层402和一导电层404，一般而言，介电层402可藉由氧化方法、化学气相沉积法(chemical vapordeposition，CVD)或者等离子体增强式化学气相沉积法(plasma enhancedchemical vapor deposition，PECVD)等工艺技术，其材质可为氧化物(Oxide)、氮氧化物(Oxy-Nitride)、含氮原子的介电质、含氮原子的介电质与其组合物及多层结构。在此实施例中，介电层402为一氧化硅层以热氧化的方式形成在基底400上方。而导电层404亦可由化学气相沉积法或者等离子体增强式化学气相沉积法等工艺技术沉积而成，在此实施例中其为一多晶硅材质所构成。

形成导电层404之后，再形成一硬掩模层406在导电层404上方，在此实施例中硬掩模层406为一氧化层。然就一般情况来说，硬掩模层406的材质亦可为氮氧化硅(SiON)、氮化硅(Si_xN_y)、二氧化硅(SiO₂)，或四乙氧基硅烷(TEOS)等其中之一或者其组合。在此请特别注意，硬掩模层406和利用来形成栅极的导电层404之间需具有高度的蚀刻选择比。

然后，在硬掩模层406上方形成一多层堆叠结构层，例如一三层堆叠层414，且其由上而下可依序包括有一193纳米光致抗蚀剂层412作为光致抗蚀剂顶层、一含硅光致抗蚀剂层410作为含硅层以及一抗反射底层(bottomanti-reflective coating，BARC)408作为光致抗蚀剂底层设置在硬掩模层406上方。其中，在此实施例中抗反射底层408为365纳米(I-line)光致抗蚀剂层，而含硅光致抗蚀剂层410具有10-30％以上的硅成分。值得注意的是，三层堆叠层414中所需的193纳米光致抗蚀剂层412、抗反射底层408的厚度都较薄，而较薄的193纳米光致抗蚀剂层412可以改善光刻工艺中的焦距容忍度，并有效的控制其临界尺寸，此外，较薄的193纳米光致抗蚀剂层412可以避免发生光致抗蚀剂线倒塌的情况。

待三层堆叠层414形成于该导电层404上方之后，即进行一光刻工艺(photolithographic process)，以图案化193纳米光致抗蚀剂层412，如图4所示。

请参考图5，利用图案化的193nm光致抗蚀剂层412作蚀刻掩模，进行一干式显影或者蚀刻工艺，在此实施例中是采用蚀刻工艺以图案化含硅光致抗蚀剂层410。因为含硅光致抗蚀剂层410具有10-30％以上的硅成分，所以，蚀刻后所形成的图案化含硅光致抗蚀剂层410，其具有开口502，且开口502的侧边具有斜角(taper)504，换句话说，开口502的底部宽度W1较顶口处的宽度小。在此请特别注意，开口502的底部并未露出抗反射底层408，也就是说，利用图案化后的193nm光致抗蚀剂层412作为蚀刻掩模以图案化含硅光致抗蚀剂层410的工艺，并未蚀刻穿整个含硅光致抗蚀剂层410，这样作可以保护抗反射底层408结构的完整性。之后，去除残余的193nm光致抗蚀剂层412。

请参考图6，接着，以图案化后的含硅光致抗蚀剂层410作为蚀刻掩模，蚀刻含硅光致抗蚀剂层410直到暴露出抗反射底层408为止。此阶段的蚀刻工艺，会使得含硅光致抗蚀剂层410的厚度整体性的减少，而且此阶段蚀刻工艺所蚀刻出的宽度为以开口202底部的宽度W₁为准。之后，继续利用被蚀刻穿的含硅光致抗蚀剂层410作为掩模，针对抗反射底层408进行蚀刻，直到暴露出硬掩模层406为止，以图案化抗反射底层408。为使图案化抗反射底层408所进行的蚀刻工艺对残余的含硅光致抗蚀剂层410会有一定厚度的减损，一般来说，含硅光致抗蚀剂层410会全部被耗损完，而没有任何残留。此外，假若含硅光致抗蚀剂层410在此阶段还没有全部耗损完，也可以再藉由一蚀刻工艺或清洗工艺将其去除。由于此阶段含硅光致抗蚀剂层410已经全部因为蚀刻工艺去除，或者利用额外的蚀刻工艺去除，所以不会有任何残余的含硅光致抗蚀剂层410影响到后续的蚀刻工艺进行。

请参考图7，接着，利用图案化后的图案化抗反射底层408作为蚀刻掩模，对硬掩模层406进行一蚀刻工艺，以图案化硬掩模层406，形成所需开口702的图案，且开口702的宽度依旧是W₁。另外，由于图案化硬掩模层406是由图案化抗反射底层408当作蚀刻掩模所定义出来的，所以抗反射底层408的厚度在此蚀刻工艺中亦有所耗损。

请参考图8，导电层404上方具有图案化后的硬掩模层406和抗反射底层408，两个图案化后的硬掩模层406和抗反射底层408堆叠结构之间具有开口702，而且开口702的宽度为W₁。然后再进行一修整工艺，又称为修整蚀刻工艺(trim down etching process)，此修整工艺可为一等离子体蚀刻(plasma etching)工艺，例如利用四氟化碳(CF₄)、三氟甲烷(CHF₃)作为蚀刻气体，且四氟化碳/三氟甲烷(CF₄/CHF₃)的比率为50/45。此阶段针对抗反射底层408、硬掩模层406所进行修整工艺，而利用图案化后的硬掩模层406和抗反射底层408一起进行修整工艺的主要目的是，硬掩模层406和抗反射底层408一起进行修整工艺所得到成效会比硬掩模层406单独进行修整工艺的缩短线宽边缘(line edge shortage)效果好。待修整工艺完成之后，两个图案化的硬掩模层406和抗反射底层408堆叠结构之间具有开口702的宽度从W₁变大，进而成为W₂。又因为图案化硬掩模层406所进行的蚀刻工艺，已经让抗反射底层408的厚度更小，所以进行修整阶段时，抗反射底层408也不会发生光致抗蚀剂线倒塌的情况。

请参考图9，由于硬掩模层406和导电层404之间必须具有高度的蚀刻选择比(selectivity)，所以，接着利用整修工艺后的抗反射底层408和硬掩模层406作为蚀刻转移步骤的模板(template)，以于导电层404中定义并蚀刻出栅极902的图案。之后，对介电层402进行一蚀刻工艺，以形成栅极介电层904。然后，去除抗反射底层408和硬掩模层406。

请参考图10，接着，进行一离子注入工艺(ion implantation)，以于栅极902、栅极介电层904的两侧的基底400中，形成轻掺杂漏极(lightly dopeddrain，LDD)906。之后，沉积一介电层(未显示)覆盖在基底400和栅极902之上，并进行一回蚀刻工艺，以形成间隙壁908围绕在栅极902、栅极介电层904周围。然后，以栅极902与间隙壁908作为离子注入工艺的掩模，进行一离子注入工艺，以于栅极902、栅极介电层904、间隙壁908的两侧的基底400中，注入出源极/漏极(source/drain)910，形成金属氧化物半导体晶体管912，后续可再视产品需求及功能性考量，选择性进行自行对准硅化(self-aligned silicide，.salicide)工艺或形成具有特定应力状态的接触洞蚀刻停止层(contact etch stop layer，CESL)以制作一应变硅沟道金属氧化物半导体晶体管，并再沉积层间介电层(interlayer dielectric，ILD)及依序形成预计的金属内连线(metal interconnect)，以完成一效能优良的半导体元件。

由于本发明是利用三层堆叠结构的光致抗蚀剂层进行光刻工艺，所以曝光工艺所能达到的临界尺寸较佳。另外，于进行抗反射底层图案化蚀刻工艺时，含硅光致抗蚀剂层会全部被去除，所以含硅光致抗蚀剂层不会影响到后续图案化硬掩模层的工艺。再者，由于本发明是利用三层堆叠结构的光致抗蚀剂层进行光刻工艺，所以所需的抗反射底层厚度已经较先前技术减小，再加上利用图案化抗反射底层作蚀刻掩模以图案化硬掩模层时，抗反射底层的厚度又耗损许多，所以在进行后续修整工艺，或者是将导电层蚀刻成为栅极时，抗反射底层都不会发生光致抗蚀剂线倒塌的情况。因此，本发明为一种良好的修整硬掩模层的方法，可形成具有理想栅极长度的金属氧化物半导体晶体管的栅极。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (25)

1.一种修整硬掩模层的方法，包括：

提供基底、硬掩模层位于该基底上；

形成多层堆叠层，其至少包括有顶层光致抗蚀剂、含硅层以及底层光致抗蚀剂于该硬掩模层上方；

图案化该顶层光致抗蚀剂；

以该图案化后的该顶层光致抗蚀剂作为蚀刻掩模，对该含硅层进行蚀刻工艺，以图案化该含硅层并形成第一开口，且该开口的底部具有第一宽度；

去除该顶层光致抗蚀剂；

以该图案化后的该含硅层作为蚀刻掩模，依序对该底层光致抗蚀剂进行蚀刻工艺；

以该图案化后的该底层光致抗蚀剂作为蚀刻掩模，依序对该硬掩模层进行蚀刻工艺，形成第二开口具有该第一宽度；以及

对该硬掩模层进行修整工艺，使该第二开口具有第二宽度，且该第二宽度大于该第一宽度。

2.如权利要求1所述的方法，其中该基底包括有单晶硅材质、绝缘体上硅。

3.如权利要求1所述的方法，其中该顶层光致抗蚀剂包括193纳米光致抗蚀剂层，该含硅层包括含硅光致抗蚀剂层，而该底层光致抗蚀剂包括抗反射底层。

4.如权利要求3所述的方法，其中该含硅光致抗蚀剂层其含硅比例为10-30％。

5.如权利要求3所述的方法，其中该抗反射底层包括有365纳米光致抗蚀剂层。

6.如权利要求1所述的方法，其中该第一开口的侧壁具有斜角且该第一开口顶口处的宽度比底部的第一宽度大。

7.如权利要求1所述的方法，其中形成该第一开口后并未暴露出该底层光致抗蚀剂。

8.如权利要求7所述的方法，其中形成该第一开口后，又包括于具有该第一开口的该含硅层进行蚀刻工艺的步骤，直到暴露出该底层光致抗蚀剂。

9.如权利要求1所述的方法，其中该修整工艺利用四氟化碳、三氟甲烷作蚀刻气体。

10.如权利要求9所述的方法，其中该修整工艺的四氟化碳、三氟甲烷的比例为50/45。

11.一种形成金属氧化物半导体晶体管的栅极的方法，包括：

提供基底；

依序形成介电层、导电层、硬掩模层于该基底上；

形成多层堆叠层，其至少包括有顶层光致抗蚀剂、含硅层以及底层光致抗蚀剂于该硬掩模层上方；

图案化该顶层光致抗蚀剂；

以该图案化后的该顶层光致抗蚀剂作为蚀刻掩模，对该含硅层进行蚀刻工艺，图案化该含硅层并形成第一开口，该开口的底部具有第一宽度；

去除该顶层光致抗蚀剂；

以该图案化后的该含硅层作为蚀刻掩模，依序对该底层光致抗蚀剂进行蚀刻工艺；

以该图案化后的该底层光致抗蚀剂作为蚀刻掩模，依序对该硬掩模层进行蚀刻工艺，形成第二开口具有该第一宽度；

对该硬掩模层进行修整工艺，使该第二开口具有第二宽度，且该第二宽度大于该第一宽度；以及

以该具有第二开口的该硬掩模层作为蚀刻掩模，对该导电层进行蚀刻工艺，以形成栅极。

12.如权利要求11所述的方法，其中该基底包括有单晶硅材质、绝缘体上硅。

13.如权利要求11所述的方法，其中该顶层光致抗蚀剂包括193纳米光致抗蚀剂层，该含硅层包括含硅光致抗蚀剂层，该底层光致抗蚀剂包括抗反射底层。

14.如权利要求13所述的方法，其中该含硅光致抗蚀剂层其含硅比例为10-30％。

15.如权利要求13所述的方法，其中该抗反射底层包括有365纳米光致抗蚀剂层。

16.如权利要求11所述的方法，其中该第一开口的侧壁具有斜角且该第一开口顶口处的宽度比底部的第一宽度大。

17.如权利要求11所述的方法，其中形成该第一开口后并未暴露出该底层光致抗蚀剂。

18.如权利要求17所述的方法，其中形成该第一开口后，又包括于具有该第一开口的该含硅层进行蚀刻工艺的步骤，直到暴露出该底层光致抗蚀剂。

19.如权利要求11所述的方法，其中该修整工艺利用四氟化碳、三氟甲烷作蚀刻气体。

20.如权利要求19所述的方法，其中该修整工艺的四氟化碳、三氟甲烷的比例为50/45。

21.一种用来形成金属氧化物半导体晶体管的栅极的堆叠结构，包括：

基底，其内部具有多个浅沟隔离；

介电层、导电层、硬掩模层依序位于该基底上；

多层堆叠层，其包括有顶层光致抗蚀剂、含硅光致抗蚀剂层、抗反射底层位于该硬掩模层上方，其中该含硅光致抗蚀剂层包括有10-30％的硅含量，且该硬掩模层和该导电层之间具有高度蚀刻选择比。

22.如权利要求21所述的堆叠结构，其中该基底包括有单晶硅材质，绝缘体上硅。

23.如权利要求21所述的堆叠结构，其中该抗反射底层包括有365纳米光致抗蚀剂层。

24.如权利要求21所述的堆叠结构，其中该硬掩模层为氧化层。

25.如权利要求24所述的堆叠结构，其中该硬掩模层包括氮氧化硅、氮化硅、二氧化硅，或四乙氧基硅烷其中之一或者其组合。

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