KR101780124B1 - 더미 게이트 구조체를 갖는 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스를 제조하기 위한 반도체 및 방법이 제공된다. 반도체 기판이 제공된다. 제1 산화물 층이 액티브 영역 위에 형성된다. 액티브 영역의 제1 측면에 인접하도록 제1 STI가 형성되고, 액티브 영역의 제2 측면에 인접하도록 제2 STI가 형성된다. 제1 STI, 제2 STI 및 제1 산화물 층 위에 게이트 층이 형성된다. 게이트 층 위에 마스킹 엘리먼트가 형성된다. 제1 산화물 층 위에 제1 게이트 전극을, 제1 STI 위에 제1 더미 게이트 전극을, 그리고 제2 STI 위에 제2 더미 게이트 전극을 형성하도록, 마스킹 엘리먼트를 사용하여 게이트 층이 에칭된다. 제1 게이트 전극의 폭은 제1 더미 게이트 전극의 폭 및 제2 더미 게이트 전극의 폭보다 더 작다.

Description

더미 게이트 구조체를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH DUMMY GATE STRUCTURES}
본 발명은 더미 게이트 구조체를 갖는 반도체 디바이스에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급격한 성장을 겪어 왔다. IC 재료 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각 세대는 이전 세대보다 더 소형의 그리고 더 복잡한 회로를 갖는다. 그러나, 이들 진보는 IC를 프로세싱하고 제조하는 복잡성을 증가시켰고, 이들 진보가 실현되기 위해서는, IC 프로세싱 및 제조에서의 유사한 개발도 필요하게 된다. IC 진화의 과정 중에, 외형적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하는 동안 기능적 밀도(즉, 칩 면적당 인터커넥트되는 디바이스의 수)는 일반적으로 증가하였다. 이 스케일링 다운 프로세스는, 일반적으로, 제조 효율성을 증가시키고 관련 비용을 감소시킴으로써 이점을 제공한다. 스케일링 트렌드 동안, 광 근접 보정(optical proximity correction; OPC), 위상 시프트 마스크(phase-shift mask; PSM), 사입사 조명(off-axis illumination)과 같은 몇몇 리소그래피 향상 기술이 개발되어 이미지 에러를 보상하거나 이미지 분해능을 향상시켰다.
일반적으로, 금속 산화물 반도체(metal oxide semiconductor; MOS) 디바이스와 같은 반도체 디바이스는 게이트, 소스 및 드레인에 의해 구성된다. 몇몇 애플리케이션에서, 광 회절에 의해 야기되는 광 근접 효과를 균질화하기 위해 게이트 근처에 더미 게이트가 배치된다. 그러나, 더미 게이트는 박리될 수도 있고 따라서 게이트에 손상을 줄 수도 있다. 따라서, 상기 결함/문제점을 해결하기 위한 필요성이 존재한다.
몇몇 실시형태에서, 반도체 디바이스가 제공된다. 반도체 디바이스는, 반도체 기판, 제1 (STI), 제2 STI, 제1 산화물 층, 제1 게이트 전극, 제1 더미 게이트 전극 및 제2 더미 게이트 전극을 포함한다. 반도체 기판은 제1 측면 및 제1 측면에 대향하는 제2 측면을 구비하는 액티브 영역을 포함한다. 제1 STI는 액티브 영역의 제1 측면에 인접하고, 제2 STI는 액티브 영역의 제2 측면에 인접한다. 제1 산화물 층은 액티브 영역 위에 있고, 제1 게이트 전극은 제1 산화물 층 위에 있다. 제1 더미 게이트 전극은 제1 STI 위에 있고, 제2 더미 게이트 전극은 제2 STI 위에 있다. 특히, 제1 더미 게이트 전극의 폭 및 제2 더미 게이트 전극의 폭은 제1 게이트 전극의 폭보다 더 크다.
몇몇 실시형태에서, 반도체 디바이스를 제조하기 위한 방법이 제공되며 다음의 단계를 포함한다. 액티브 영역을 포함하는 반도체 기판이 제공되는데, 액티브 영역은 제1 측면 및 제1 측면에 대향하는 제2 측면을 구비한다. 제1 산화물 층이 액티브 영역 위에 형성된다. 액티브 영역의 제1 측면에 인접하도록 제1 STI가 형성되고, 액티브 영역의 제2 측면에 인접하도록 제2 STI가 형성된다. 제1 STI, 제2 STI 및 제1 산화물 층 위에 게이트 층이 형성된다. 게이트 층 위에 마스킹 엘리먼트가 형성된다. 제1 산화물 층 위에 제1 게이트 전극을, 제1 STI 위에 제1 더미 게이트 전극을, 그리고 제2 STI 위에 제2 더미 게이트 전극을 형성하도록, 마스킹 엘리먼트를 사용하여 게이트 층이 에칭된다. 제1 게이트 전극의 폭은 제1 더미 게이트 전극의 폭 및 제2 더미 게이트 전극의 폭보다 더 작다.
몇몇 실시형태에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 반도체 기판, 네 개의 STI, 세 개의 산화물 층, 세 개의 게이트 전극, 및 네 개의 더미 게이트 전극을 포함한다. 반도체 기판은 제1 측면 및 제1 측면에 대향하는 제2 측면을 구비하는 액티브 영역을 포함한다. 제1 STI는 액티브 영역의 제1 측면에 인접하고, 제2 STI는 액티브 영역의 제2 측면에 인접한다. 제3 STI는 액티브 영역에 대향하는 제1 STI 옆에 있고, 제4 STI는 액티브 영역에 대향하는 제2 STI 옆에 있다. 더미 게이트 전극은 STI 위에 각각 형성된다. 산화물 층은 액티브 영역 위에 있고, 게이트 전극은 산화물 층 위에 각각 있다. 특히, 더미 게이트 전극의 폭은 게이트 전극의 폭보다 더 크고, 게이트 전극의 폭은 서로 동일하다.
본 개시의 양태는 하기의 상세한 설명이 첨부의 도면과 함께 판독될 때 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않음을 유의해야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1은 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 개략적인 단면도이다.
도 2는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 개략적인 단면도이다.
도 3a 내지 도 3e는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스를 제조하기 위한 방법을 도시하는 중간 단계의 개략적인 단면도이다.
도 4는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다.
하기의 개시는, 예를 들면, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배치(arrangement)의 특정 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도된 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에서의 또는 상에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록, 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
본 개시의 실시형태는 신호 프로세싱 디바이스 또는 로직 디바이스와 같은 반도체 디바이스를 대상으로 한다. 반도체 디바이스는 적어도 하나의 전극 게이트 및 하나보다 많은 더미 게이트 전극을 포함한다. 전극 게이트는 더미 게이트 전극 사이에 위치된다. 특히, 더미 게이트 전극의 폭은 게이트 전극의 폭보다 더 크다. 따라서, 더미 게이트 전극은 박리되어 게이트 전극에 손상을 줄 가능성이 낮고 따라서 반도체 디바이스의 수율이 향상된다.
도 1은 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 개략적인 단면도이다. 도 1에 도시된 바와 같이, 반도체(100)는 반도체 기판(101), 제1 셸로우 트렌치 소자분리(shallow trench isolation; STI)(110), 제1 더미 게이트 전극(140), 제2 STI(120), 제2 더미 게이트 전극(150), 제1 산화물 층(130) 및 제1 게이트 전극(132)을 포함한다.
몇몇 실시형태에서, 기판(101)은 결정, 다결정질, 또는 비정질 구조의 실리콘 또는 게르마늄을 포함하는 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적절한 재료; 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 합금 반도체 기판은 그래디언트 SiGe 피쳐를 구비할 수도 있는데, 그래디언트 SiGe 피쳐에서 Si 및 Ge 조성은, 그래디언트 SiGe 피쳐의 한 장소의 한 비율에서 다른 장소의 다른 비율로 변한다. 소정의 실시형태에서, 합금 SiGe는 실리콘 기판 위에 배치된다. 대안적인 실시형태에서, SiGe 기판은 변형된다. 또한, 반도체 기판(101)은 인슐레이터 상의 반도체, 예컨대 실리콘 온 인슐레이터(silicon on insulator; SOI), 또는 박막 트랜지스터(thin film transistor; TFT)일 수도 있다. 몇몇 실시형태에서, 반도체 기판(101)은 도핑된 에피 층(epi layer) 또는 매립 층(buried layer)을 포함할 수도 있다. 소정의 실시형태에서, 화합물 반도체 기판은 다층 구조체를 구비할 수도 있거나, 또는 기판은 다층 화합물 반도체 구조체를 포함할 수도 있다.
반도체 기판(101)은 제1 측면(103) 및 제1 측면(103)에 대향하는 제2 측면(104)을 구비하는 액티브 영역(102)을 포함한다. 제1 STI(110)는 제1 측면(103)에 인접하고, 제2 STI(120)는 제2 측면(104)에 인접한다. 제1 STI(110)는 반도체 기판(101)에 의해 둘레에서 둘러싸이는 트렌치 라이너(112), 및 트렌치 라이너(112)에 의해 둘레에서 둘러싸이는 유전체 재료(114)를 포함하고, 제2 STI(120)는 트렌치 라이너(122) 및 제2 트렌치(라벨링되지 않음)를 충전하는(filling) 유전체 재료(124)를 포함한다. 몇몇 실시형태에서, 제1 트렌치 및 제2 트렌치는 약 100 옹스트롬에서 약 5000 옹스트롬까지의 범위에 있는 각각의 깊이를 구비한다. 몇몇 실시형태에서, 트렌치 라이너(112) 및 트렌치 라이너(122)는, 실리콘 산화물(SiO2), 실리콘 질화물(예를 들면, SiN, Si3N4), 및 실리콘 산질화물(예를 들면, SiON) 중 적어도 하나, 예를 들면, 약 0 옹스트롬(트렌치 라이너가 없는 경우) 내지 약 200 옹스트롬의 총 두께를 갖는 SiO2/SiN, SiO2/SiON, SiO2/SiN/SiON, 또는 SiO2/SiON/SiN의 스택 구조체를 포함한다. 유전체 재료(114 및 124)는 실리콘 산화물, 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 질소 도핑된 실리콘 이산화물, 게르마늄 도핑된 실리콘 이산화물, 또는 인 도핑된 실리콘 이산화물을 포함할 수도 있다. 기술분야에서 숙련된 자는, 하나의 디바이스 영역을 이웃하는 디바이스 영역으로부터 전기적으로 분리하는 목적에 기여하는 한, 다른 절연 재료가 STI(110 및 120)에서 활용되고 퇴적될 수도 있다는 것을 이해할 것이다.
제1 산화물 층(130)은 액티브 영역(102) 위에 배치된다. 몇몇 실시형태에서, 제1 산화물 층(130)은 열 프로세스에 의해 형성되는 실리콘 산화물(SiO2)을 포함한다. 다른 실시형태에서, 제1 산화물 층(130)은 고유전율(high-k) 유전체 재료일 수도 있다. 고유전율 유전체 층은 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 재료를 포함할 수도 있다. 고유전율 유전체 층은 원자 층 퇴적(atomic layer deposition; ALD) 및/또는 다른 적절한 방법에 의해 형성될 수도 있다.
제1 더미 게이트 전극(140)은 제1 STI(110) 위에 배치된다. 제1 전극 게이트(132)은 제1 산화물 층(130) 위에 있다. 제2 더미 게이트 전극(150)은 제2 STI(120) 위에 있다. 몇몇 실시형태에서, 더미 게이트 전극(140 및 150) 및 게이트 전극(132)은 약 300 옹스트롬에서 약 1200 옹스트롬까지의 범위에 이르는 각각의 두께를 구비한다. 더미 게이트 전극(140 및 150) 및 게이트 전극(132)에 대한 예시적인 재료는 폴리실리콘, 실리콘, 금속, 및/또는 다른 적절한 재료를 포함한다. 제1 더미 게이트 전극(140)은 폭(142)을 구비하고, 제1 게이트 전극(132)은 폭(134)을 구비하고, 제2 더미 게이트 전극(150)은 폭(152)을 구비한다. 특히, 폭(142 및 152)은 폭(134)보다 더 크다. 결과적으로, 더미 게이트 전극(140 및 150)은 박리되어 게이트 전극(132)에 손상을 줄 가능성이 낮고, 따라서 반도체 디바이스(100)의 수율이 향상된다. 몇몇 실시형태에서, 폭(142 및 152)은 폭(134)보다 폭(134)의 2%~20%만큼 더 크다. 몇몇 실시형태에서, 폭(134)은 실질적으로 약 38 nm에서 약 40.5 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 더미 게이트 전극(140 및 150)은 트랜지스터와 같은 어떤 액티브 디바이스에도 전기적으로 연결되지 않는다.
도 2는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스의 개략적인 단면도이다. 도 2에 도시된 바와 같이, 반도체(200)는 반도체 기판(201), 제1 STI(210), 제2 STI(220), 제3 STI(260), 제4 STI(270), 제1 더미 게이트 전극(216), 제2 더미 게이트 전극(226), 제3 더미 게이트 전극(266), 제4 더미 게이트 전극(276), 제1 산화물 층(230), 제2 산화물 층(240), 제3 산화물 층(250), 제1 게이트 전극(233), 제2 게이트 전극(243), 및 제3 게이트 전극(253)을 포함한다.
몇몇 실시형태에서, 기판(201)은 결정, 다결정질, 또는 비정질 구조의 실리콘 또는 게르마늄을 포함하는 기본 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적절한 재료; 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 합금 반도체 기판은 그래디언트 SiGe 피쳐를 구비할 수도 있는데, 그래디언트 SiGe 피쳐에서 Si 및 Ge 조성은, 그래디언트 SiGe 피쳐의 한 장소의 한 비율에서 다른 장소의 다른 비율로 변한다. 소정의 실시형태에서, 합금 SiGe는 실리콘 기판 위에 배치된다. 대안적인 실시형태에서, SiGe 기판은 변형된다. 또한, 반도체 기판(201)은 인슐레이터 상의 반도체, 예컨대 실리콘 온 인슐레이터(SOI), 또는 박막 트랜지스터(TFT)일 수도 있다. 몇몇 실시형태에서, 반도체 기판(201)은 도핑된 에피 층 또는 매립 층을 포함할 수도 있다. 소정의 실시형태에서, 화합물 반도체 기판은 다층 구조체를 구비할 수도 있거나, 또는 기판은 다층 화합물 반도체 구조체를 포함할 수도 있다.
반도체 기판(201)은 제1 측면(203) 및 제1 측면(203)에 대향하는 제2 측면(204)을 구비하는 액티브 영역(202)을 포함한다. 제1 STI(210)는 제1 측면(203)에 인접하고, 제2 STI(220)는 제2 측면(204)에 인접한다. 제3 STI(260)는 액티브 영역(202)에 대향하는 제1 STI(210)의 옆에 배치된다. 제4 STI(270)는 액티브 영역(202)에 대향하는 제2 STI(220)의 옆에 배치된다. 몇몇 실시형태에서, STI(210, 220, 260 및 270)는 약 100 옹스트롬에서 약 5000 옹스트롬까지의 범위에 있는 각각의 깊이를 구비한다. STI(210, 220, 260 및 270)의 각각은 반도체 기판(201)에 의해 둘레에서 둘러싸이는 트렌치 라이너 및 각각의 트렌치 라이너에 의해 둘레에서 둘러싸이는 유전체 재료를 포함한다. 몇몇 실시형태에서, 트렌치 라이너(212, 222, 262 및 272)는, 실리콘 산화물(SiO2), 실리콘 질화물(예를 들면, SiN, Si3N4), 및 실리콘 산질화물(예를 들면, SiON) 중 적어도 하나, 예를 들면, 약 0 옹스트롬(트렌치 라이너가 없는 경우) 내지 약 200 옹스트롬의 총 두께를 갖는 SiO2/SiN, SiO2/SiON, SiO2/SiN/SiON, 또는 SiO2/SiON/SiN의 스택 구조체를 포함한다. 유전체 재료(214, 224, 264 및 274)는 실리콘 산화물, 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 질소 도핑된 실리콘 이산화물, 게르마늄 도핑된 실리콘 이산화물, 또는 인 도핑된 실리콘 이산화물을 포함할 수도 있다. 기술분야에서 숙련된 자는, 하나의 디바이스 영역을 이웃하는 디바이스 영역으로부터 전기적으로 분리하는 목적에 기여하는 한, 다른 절연 재료가 STI(210, 220, 260 및 270)에서 활용되고 퇴적될 수도 있다는 것을 이해할 것이다.
제1 산화물 층(230), 제2 산화물 층(240) 및 제3 산화물 층(250)은 액티브 영역(202) 위에 배치된다. 몇몇 실시형태에서, 산화물 층(230, 240 및 250)은 열 프로세스에 의해 형성되는 실리콘 산화물(SiO2)을 포함한다. 다른 실시형태에서, 산화물 층(230, 240 및 250)은 고유전율(high-k) 유전체 재료일 수도 있다. 고유전율 유전체 층은 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 재료를 포함할 수도 있다. 고유전율 유전체 층은 원자 층 퇴적(atomic layer deposition; ALD) 및/또는 다른 적절한 방법에 의해 형성될 수도 있다.
제1 더미 게이트 전극(216)은 제1 STI(210) 위에 배치되고; 제2 더미 게이트 전극(226)은 제2 STI(220) 위에 배치되고; 제3 더미 게이트 전극(266)은 제3 STI(260) 위에 배치되고; 제4 더미 게이트 전극(276)은 제4 STI(270) 위에 배치된다. 제1 게이트 전극(233)은 제1 산화물 층(230) 위에 배치되고; 제2 게이트 전극(243)은 제2 산화물 층(240) 위에 배치되고; 제3 게이트 전극(253)은 제3 산화물 층(250) 위에 배치된다. 몇몇 실시형태에서, 더미 게이트 전극(216, 226, 266 및 276) 및 게이트 전극(233, 243 및 253)은 약 300 옹스트롬에서 약 1200 옹스트롬까지의 범위에 이르는 각각의 두께를 구비한다. 더미 게이트 전극(216, 226, 266 및 276) 및 게이트 전극(233, 243 및 253)에 대한 예시적인 재료는 폴리실리콘, 실리콘, 금속, 및/또는 다른 적절한 재료를 포함한다. 더미 게이트 전극(216, 226, 266 및 276)은 폭(218, 228, 268 및 278)을 각각 구비한다. 게이트 전극(233, 243 및 253)은 폭(234, 244 및 254)을 각각 구비한다. 특히, 폭(218, 228, 268 및 278)은 폭(234, 244 및 254)보다 더 크다. 결과적으로, 더미 게이트 전극(216, 226, 266 및 276)은 박리되어 게이트 전극(233, 243 및 253)에 손상을 줄 가능성이 낮고, 따라서 반도체 디바이스(200)의 수율이 향상된다. 몇몇 실시형태에서, 폭(234, 244 및 254)은 서로 동일하다. 몇몇 실시형태에서, 폭(234, 244 및 254)은 실질적으로 약 38 nm에서 약 40.5 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 폭(218, 228, 268 및 278)은 폭(234)(또는 244, 254)보다 폭(234)(또는 244, 254)의 2%~20%만큼 더 크다. 몇몇 실시형태에서, 더미 게이트 전극(216, 226, 266 및 276)은 트랜지스터와 같은 어떤 액티브 디바이스에도 전기적으로 연결되지 않는다.
도 3a 내지 도 3d는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스(300)를 제조하기 위한 방법을 도시하는 중간 단계의 개략적인 단면도이다. 도 3a 내지 도 3d는 단지 대표적인 것에 불과하며 본 발명을 제한하도록 의도하지 않는다는 것이 이해되어야 한다. 예를 들면, 중간 단계 이전에, 이후에, 및/또는 동안에 추가적인 동작이 수행될 수도 있다는 것이 이해된다. 또한, 반도체 디바이스(300)는 다양한 디바이스 및 피쳐, 예컨대 추가적인 트랜지스터, 저항기, 커패시터, 다이오드, 퓨즈 등등을 포함할 수도 있지만, 본 개시의 발명적 개념의 더 나은 이해를 위해 단순화된다.
도 3a를 참조하면, 반도체 기판(301)이 제공된다. 반도체 기판(301)은 제1 측면(303) 및 제1 측면(303)에 대향하는 제2 측면(304)을 구비하는 액티브 영역(302)을 포함한다. 산화물 층(310)이 액티브 영역(302) 위에 배치된다. 제1 측면(303)에 인접하도록 제1 STI(320)가 형성되고, 제2 측면(304)에 인접하도록 제2 STI(330)가 형성된다. 몇몇 실시형태에서, 산화물 층(310)을 형성하는 그리고 STI(320 및 330)를 형성하는 동작은 함께 수행된다. 산화물 층(310), STI(320) 및 STI(330)의 예시적인 형성 프로세스가 하기와 같이 간략히 논의된다.
먼저, 산화물 층(310)이 반도체 기판(301) 상에 형성된다. 몇몇 실시형태에서, 산화물 층(310)은 약 50 옹스트롬에서 약 300 옹스트롬까지의 범위에 이르는 두께를 구비한다. 그 다음, 산화물 층(310) 상에 하드 마스크(311)가 형성된다. 몇몇 실시형태에서, 하드 마스크(311)는 저압 화학 증착(low pressure chemical vapor deposition; LPCVD) 프로세스에 의해 실리콘 질화물로부터 형성된다. 예를 들면, 하드 마스크(311)를 형성하기 위해, 디클로로실란(DCS 또는 SiH2Cl2), 비스(tert-부틸아미노) 실란[bis (tertiary butylamino) silane](BTBAS 또는 C8H22N2Si), 및 디실란(DS 또는 Si2H6)을 포함하는 전구체(precursor)가 CVD 프로세스에서 사용된다. 몇몇 실시형태에서, 하드 마스크(311)는 약 400 옹스트롬에서 약 1500 옹스트롬까지의 범위에 이르는 두께를 구비한다.
그 후, 트렌치(321 및 331)(STI(320 및 330)에 의해 차지되는 공간)가 형성된다. 트렌치(321 및 331)를 형성함에 있어서는, 포토레지스트 퇴적, 리소그래피 및 레지스트 현상, 에칭, 및 포스트 에칭 레지스트 제거가 수반된다. 몇몇 실시형태에서, 반도체 기판(301)을 건식 에칭하여 트렌치(321 및 331)를 형성하기 위해, 예를 들면, Cl2, HBR, 및 O2를 포함하는 에칭 화학이 사용된다. 그 다음, 트렌치 라이너(322 및 332)가 트렌치(321 및 331)에 컨포멀하게(conformally) 형성된다. 몇몇 실시형태에서, 트렌치 라이너(322 및 332)는, 실리콘 산화물(SiO2), 실리콘 질화물(예를 들면, SiN, Si3N4), 및 실리콘 산질화물(예를 들면, SiON) 중 적어도 하나, 예를 들면, 약 0 옹스트롬(트렌치 라이너가 없는 경우) 내지 약 200 옹스트롬의 총 두께를 갖는 SiO2/SiN, SiO2/SiON, SiO2/SiN/SiON, 또는 SiO2/SiON/SiN의 스택 구조체를 포함한다. 라이닝 산화물은, 트렌치(321 및 331)의 개구의 표면 상의 실리콘을 산화시키기 위해 산소 가스 또는 산호 함유 가스 혼합물을 사용하는 것에 의한 산화에 의해 형성될 수도 있다. 예를 들면, 트렌치 라이너(322 및 332)는 약 900 ℃에서 약 1100 ℃까지의 온도의 산소 분위기에서 노출된 실리콘을 산화하는 것에 의해 형성될 수도 있다. 산화 프로세스에 기인하는 결정질 결함을 방지하기 위해, 트렌치 라이너(322 및 332)가 퇴적된 이후 어닐링 프로세스가 수행될 수도 있다.
그 후, 트렌치(321 및 331)의 나머지 부분 안으로 유전체 재료(323 및 333)가 각각 충전된다. 유전체 재료(323 및 333)는 실리콘 산화물, 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 질소 도핑된 실리콘 이산화물, 게르마늄 도핑된 실리콘 이산화물, 또는 인 도핑된 실리콘 이산화물을 포함할 수도 있다. 기술분야에서 숙련된 자는, 하나의 디바이스 영역을 이웃하는 디바이스 영역으로부터 전기적으로 분리하는 목적에 기여하는 한, 다른 절연 재료가 STI(320 및 330)에서 활용되고 퇴적될 수도 있다는 것을 이해할 것이다. 유전체 재료(323 및 333)의 충전은 고밀도 플라즈마 화학 증착(high-density plasma chemical vapor deposition; HDPCVD)을 사용하여 수행될 수도 있다. 그러나, 다른 일반적으로 사용되는 방법, 예컨대 고애스펙트비 프로세스(high aspect-ratio process; HARP), 대기압 이하 CVD(sub-atmospheric CVD; SACVD) 및 스핀 온이 또한 사용될 수 있다. 그 다음, 하드 마스크(311) 위의 과잉 유전체 재료를 제거하기 위해 화학적 기계적 연마(chemical mechanical polish; CMP)가 수행된다. 다음으로, 하드 마스크(311)가 제거된다.
도 3b를 참조하면, 그 다음, 제1 STI(320), 제2 STI(330) 및 산화물 층(310) 위에 게이트 층(340)이 형성된다. 몇몇 실시형태에서, 게이트 층(340)은 약 300 옹스트롬에서 약 1200 옹스트롬까지의 범위에 있는 두께를 갖는 폴리실리콘으로 이루어진다. 다음에, 게이트 층(340) 위에 마스킹 엘리먼트(350)가 형성된다. 마스킹 엘리먼트(350)는 감광 재료(예를 들면, 포토레지스트)를 포함할 수도 있다. 마스킹 엘리먼트(350)는, 예를 들면, 스핀 온 코팅 및, 후속하여, 적절한 포토리소그래피 방법을 사용한 포토레지스트의 패턴화에 의해 포토레지스트의 층을 형성하는 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 포토리소그래피 방법은 (적절한 방사 소스를 사용한) 패턴에 대한 포토레지스트의 노광, 노광된 포토레지스트의 현상, 베이킹 프로세스(들), 세정 프로세스(들) 및/또는 다른 적절한 동작을 포함한다. 도 3b의 실시형태에서, 마스킹 엘리먼트(350)는 패턴화된 층이며 마스킹 엘리먼트(350)의 패턴은 폭(W1, W2 및 W3)을 구비하는데, 여기서 폭(W2 및 W3)은 폭(W1)보다 더 크다.
도 3c를 참조하면, 산화물 층(310) 위에 제1 게이트 전극(344)을, 제1 STI(320) 위에 제1 더미 게이트 전극(342)를, 그리고 제2 STI(330) 위에 제2 더미 게이트 전극(346)을 형성하도록, 마스킹 엘리먼트(350)를 사용하여 게이트 층(340)이 에칭된다. 에칭은 건식 에칭(예를 들면, 반응성 이온 에칭, 스퍼터링, 기상 에칭), 플라즈마 에칭, 및/또는 다른 적절한 에칭 프로세스를 포함할 수도 있다. 제1 게이트 전극(344)의 폭(W1)은 제1 더미 게이트 전극(342)의 폭(W2) 및 제2 더미 게이트 전극(346)의 폭(W3)보다 더 작다는 것을 유의한다. 따라서, 제1 더미 게이트 전극(342) 및 제2 더미 게이트 전극(346)은 박리될 가능성이 적다. 몇몇 실시형태에서, 폭(W1)은 실질적으로 약 38 nm에서 약 40.5 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 폭(W2) 및 폭(W3)은 폭(W1)보다 폭(W1)의 2%~20%만큼 더 크다. 다음에, 마스킹 엘리먼트(350)가 제거되고, 제1 산화물 층(312)을 형성하도록 산화물 층(310)이 패턴화된다(도 3d 참조).
도 3e를 참조하면, 몇몇 실시형태에서, 반도체 디바이스(300)는 액티브 영역(302)에 다수의 게이트 전극을 그리고 액티브 영역(302)의 양 측면에 다수의 더미 게이트 전극을 구비한다. 예를 들면, 게이트 층(340)을 형성하기 이전에, 액티브 영역(302)에 대향하는 제1 STI(320) 옆에 제3 STI(360)이 형성되고, 액티브 영역(302)에 대향하는 제2 STI(330) 옆에 제4 STI(370)가 형성된다. 게이트 층(340)의 에칭 동작은 또한, 제3 STI(360) 위에 제3 더미 게이트 전극(362)을, 제4 STI(370) 위에 제4 더미 게이트 전극(364)을, 산화물 층(310) 위에 제2 게이트 전극(366)을, 그리고 산화물 층(310) 위에 제3 게이트 전극(368)을 형성한다. 산화물 층(310)은 제1 산화물 층(312), 제2 산화물 층(314) 및 제3 산화물 층(316)을 형성하도록 패턴화된다. 몇몇 실시형태에서, 제3 더미 게이트 전극(362)의 폭 및 제4 더미 게이트 전극(364)의 폭은 제1 게이트 전극(344)의 폭보다 더 크다. 몇몇 실시형태에서, 제2 게이트 전극(366)의 폭 및 제3 게이트 전극(368)의 폭은 제1 게이트 전극(344)의 폭과 동일하다. 몇몇 실시형태에서, 더미 게이트 전극(362 및 364)은 트랜지스터와 같은 어떠한 액티브 디바이스에도 전기적으로 연결되지 않는다.
도 3a 내지 도 3e의 중간 단계 이전에, 이후에, 및/또는 동안에 추가적인 동작이 수행될 수도 있다는 것이 이해되어야 한다. 예를 들면, 더미 게이트 전극(342, 346, 362 및 364) 상에 측벽 스페이서가 생성될 수도 있다. 더미 게이트 전극(342, 346, 362 및 364)은 에칭되고 금속으로 대체될 수도 있으며, 금속은 본원에서 더미 게이트 전극으로 또한 칭해진다.
도 3a 내지 도 3d와 함께 도 4를 참조하면, 도 4는 본 개시의 몇몇 실시형태에 따른 반도체 디바이스를 제조하는 방법의 플로우차트이다. 방법(400)은 동작 401에서 시작하는데, 여기서는 반도체 기판(301)이 제공된다. 반도체 기판(301)은 제1 측면(303) 및 제1 측면(303)에 대향하는 제2 측면(304)을 구비하는 액티브 영역(302)을 포함한다. 동작 402에서, 제1 산화물 층(310/312)이 액티브 영역(302) 위에 형성된다. 동작 403에서, 액티브 영역(302)의 제1 측면(303)에 인접하도록 제1 STI가 형성되고, 액티브 영역(302)의 제2 측면(304)에 인접하도록 제2 STI(330)가 형성된다. 동작 404에서, 제1 STI(320), 제2 STI(330) 및 제1 산화물 층(310/312) 위에 게이트 층(340)이 형성된다. 동작 405에서, 게이트 층(340) 위에 마스킹 엘리먼트(350)가 형성된다. 동작 406에서, 산화물 층(310/312) 위에 제1 게이트 전극(344)을, 제1 STI(320) 위에 제1 더미 게이트 전극(342)을, 그리고 제2 STI(330) 위에 제2 더미 게이트 전극(346)을 형성하도록, 마스킹 엘리먼트(350)를 사용하여 게이트 층(340)이 에칭된다. 특히, 제1 게이트 전극(344)의 폭(W1)은 제1 더미 게이트 전극(342)의 폭(W2) 및 제2 더미 게이트 전극(346)의 폭(W3)보다 더 작다.
실시형태 및 실시형태의 이점이 상세히 설명되었지만, 첨부된 특허청구범위에 의해 정의되는 바와 같은 실시형태의 취지와 범위를 벗어나지 않으면서 다양한 변형예, 대체예 및 수정예가 본원에서 이루어질 수도 있다는 것이 이해되어야만 한다. 또한, 본 출원의 범위는 본 명세서에서 설명되는 프로세스, 머신, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시형태에 제한되도록 의도된 것은 아니다. 기술분야의 통상의 지식을 가진 자라면, 본원에서 설명되는 대응하는 실시형태와 동일한 기능을 실질적으로 수행하거나 또는 동일한 결과를 실질적으로 달성하는 현존하는 또는 향후 개발될 프로세스, 머신, 제조, 물질의 조성, 수단, 방법, 또는 단계가 본 개시에 따라 활용될 수도 있다는 것을, 본 개시로부터 쉽게 알 수 있을 것이다. 따라서, 첨부된 특허청구범위는 그 범위 내에 이러한 프로세스, 머들, 제조, 물질의 조성, 수단, 방법, 또는 단계를 포함하도록 의도된다. 또한, 각각의 청구항은 별개의 실시형태를 구성하며, 다양한 청구항 및 실시형태의 조합은 본 개시의 범위 내에 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 가지는 액티브 영역을 포함하는 반도체 기판;
    상기 액티브 영역의 상기 제1 측면에 인접하는 제1 STI(shallow trench isolation);
    상기 액티브 영역의 상기 제2 측면에 인접하는 제2 STI;
    상기 액티브 영역 위의 제1 산화물 층;
    상기 제1 산화물 층 위의 제1 게이트 전극;
    상기 제1 STI 위의 제1 더미 게이트 전극 - 상기 제1 더미 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 더 큼 - ;
    상기 제2 STI 위의 제2 더미 게이트 전극 - 상기 제2 더미 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 더 큼 - ;
    상기 액티브 영역에 대향하는 상기 제1 STI 옆의 제3 STI;
    상기 제3 STI 위의 제3 더미 게이트 전극 - 상기 제3 더미 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 더 큼 - ;
    상기 액티브 영역에 대향하는 상기 제2 STI 옆의 제4 STI;
    상기 제4 STI 위의 제4 더미 게이트 전극 - 상기 제4 더미 게이트 전극의 폭은 상기 제1 게이트 전극의 폭보다 더 큼 - ;
    상기 액티브 영역 위의 제2 산화물 층;
    상기 제2 산화물 층 위의 제2 게이트 전극 - 상기 제2 게이트 전극의 폭은 상기 제1 게이트 전극의 폭과 동일함 - ;
    상기 액티브 영역 위의 제3 산화물 층; 및
    상기 제3 산화물 층 위의 제3 게이트 전극 - 상기 제3 게이트 전극의 폭은 상기 제1 게이트 전극의 폭과 동일함 - 을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 더미 게이트 전극의 폭 및 상기 제2 더미 게이트 전극의 폭은, 상기 제1 게이트 전극의 폭의 2% ~ 20% 만큼 상기 제1 게이트 전극의 폭보다 더 큰 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 게이트 전극의 폭은 38 nm 내지 40.5 nm의 범위 내에 있는 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극은 어떠한 액티브 디바이스에도 전기적으로 연결되지 않는 것인 반도체 디바이스.
  5. 삭제
  6. 삭제
  7. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 가지는 액티브 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 액티브 영역 위에 제1 산화물 층, 제2 산화물 층 및 제3 산화물 층을 형성하는 단계;
    상기 액티브 영역의 상기 제1 측면에 인접하는 제1 STI(shallow trench isolation), 및 상기 액티브 영역의 상기 제2 측면에 인접하는 제2 STI를 형성하는 단계;
    상기 액티브 영역에 대향하는 상기 제1 STI의 옆에 제3 STI를, 상기 액티브 영역에 대향하는 상기 제2 STI의 옆에 제4 STI를, 형성하는 단계;
    상기 제1 STI, 상기 제2 STI, 상기 제3 STI, 상기 제4 STI, 상기 제1 산화물 층, 상기 제2 산화물 층 및 상기 제3 산화물 층 위에 게이트 층을 형성하는 단계;
    상기 게이트 층 위에 마스킹 엘리먼트를 형성하는 단계; 및
    상기 제1 산화물 층 위에 제1 게이트 전극을, 상기 제2 산화물 층 위에 제2 게이트 전극을, 상기 제3 산화물 층 위에 제3 게이트 전극을, 상기 제1 STI 위에 제1 더미 게이트 전극을, 그리고 상기 제2 STI 위에 제2 더미 게이트 전극을 형성하도록, 상기 마스킹 엘리먼트를 사용하여 상기 게이트 층을 에칭하는 단계
    를 포함하고,
    상기 제1 게이트 전극의 폭은, 상기 제1 더미 게이트 전극의 폭, 상기 제2 더미 게이트 전극의 폭, 제3 더미 게이트 전극의 폭 및 제4 더미 게이트 전극의 폭보다 더 작고,
    상기 게이트 층을 에칭하는 단계의 동작은, 상기 제2 게이트 전극의 폭 및 상기 제3 게이트 전극의 폭을 상기 제1 게이트 전극의 폭과 동일하게 형성하는 것인 반도체 디바이스를 제조하기 위한 방법.
  8. 제7항에 있어서,
    상기 제1 더미 게이트 전극의 폭 및 상기 제2 더미 게이트 전극의 폭은, 상기 제1 게이트 전극의 폭의 2% ~ 20% 만큼 상기 제1 게이트 전극의 폭보다 더 큰 것인 반도체 디바이스를 제조하기 위한 방법.
  9. 제8항에 있어서,
    상기 제1 게이트 전극의 폭은 38 nm 내지 40.5 nm의 범위 내에 있는 것인 반도체 디바이스를 제조하기 위한 방법.
  10. 제8항에 있어서,
    상기 제1 더미 게이트 전극 및 상기 제2 더미 게이트 전극은 어떠한 액티브 디바이스에도 전기적으로 연결되지 않는 것인 반도체 디바이스를 제조하기 위한 방법.
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