KR20020063803A - ｅＤＲＡＭ 보조 디바이스 노치 게이트의 설계 방법 - Google Patents

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Abstract

보조 디바이스 영역에 노치(notched) 게이트를 포함하는 CMOS 집적 회로와 그를 형성하는 방법이 제공된다. 본 발명의 방법은, (a) 어레이 디바이스 영역과 보조 디바이스 영역을 포함하는 기판의 표면 상에, 적어도 하나의 게이트 유전체-상기 게이트 유전체는 그 상부에 게이트 전도체가 형성되어 있음-를 포함하는 게이트 스택을 형성하는 단계와, (b) 어레이 및 보조 디바이스 영역내의 게이트 스택의 일부를 보호하고, 게이트 스택의 다른 부분들은 노출된 채 남겨두는 단계와, (c) 게이트 전도체의 전체가 아닌 일부를 제거하기 위해 게이트 스택의 노출된 부분을 부분적으로 에칭하는 단계와, (d) 어레이 및 보조 디바이스 영역에서 보호 게이트 스택과 부분 에칭된 게이트 스택 상에 갭필(gapfill) 막을 형성하는 단계와, (e) 보조 디바이스 영역에서 갭필 막을 제거하면서, 인접한 보호 게이트 스택들 사이의 갭필 막을 남기도록 어레이 디바이스 영역에서 갭필 막을 선택적으로 제거하는 단계와, (f) 보호 게이트 스택의 임의의 노출된 측벽 상에 스페이서를 형성하는 단계와, (g) 어레이 및 보조 디바이스 영역에서 노출된 게이트 전도체를 제거하는 단계와, (h) 남겨진 게이트 전도체의 하부 노출된 영역에 언더컷을 제공하는 단계 및, (i) 어레이 디바이스 영역의 인접한 보호 게이트 스택에서 남아있는 갭필 막을 제거하는 단계를 포함한다.

Description

ｅＤＲＡＭ 보조 디바이스 노치 게이트의 설계 방법{Method for delineation of eDRAM support device notched gate}
본 발명은 CMOS(complementary metal oxide semiconductor) 집적 회로(ICs)를 제조하는 방법에 관한 것으로, 특히, 어레이 디바이스 영역에 불리한 영향을 주지 않고 보조 및 논리 디바이스 영역에서 성능 향상이 얻어지는 CMOS IC의 제조 방법에 관한 것이다. 특히, 본 발명은 어레이 디바이스 영역에 영향을 주지 않고 보조 게이트가 고성능을 위해 노치(notch)되는 CMOS IC를 제조하는 방법을 제공한다. 본 발명은 또한 게이트 전도체에 가장자리가 접하지 않는(borderless) 확산 콘택들과 노치 보조 게이트를 포함하는 본 발명에 의해 형성된 CMOS IC를 제공한다.
차세대 CMOS IC에서 성능 개선의 가속도는 트랜지스터 구조물에서의 혁신은 물론 공급 전압과 최소 리소그라피 피쳐 사이즈(feature size)의 진보적인 스케일링과, 또한 IC 설계의 높은 레벨의 시스템 기능성에 의해 가능하였다. eDRAM(embedded dynamic ramdom access memory)과 같은 온칩 내장 메모리와 어드밴스드(advanced) CMOS 로직과의 결합은 IC 기능성을 증가시키고 차세대 CMOS IC의 성능을 향상시키는 한가지 수단이다.
트랜지스터 구조물에서의 혁신과 관련해서는, 트랜지스터의 성능을 개선시키기 위하여 필요한 몇몇 중요한 특징들은 종래의 트랜지스터들에도 공통적으로 적용되는 것이다. 이러한 중요한 특징은,
(a) 노치된-폴리(Notched-Poly) 프로세스의 추가,
(b) 주입 및 어닐 최적화,
(c) 물리적으로 얇은(약 2nm 또는 그 이하의) 게이트 유전체와,
(d) 티타늄 실리사이드로부터 코발트 실리사이드로의 변화
를 포함한다.
종래의 트랜지스터의 성능을 향상시키는 데에 있어서, 상기 특징들과 그들의중요성에 관련한 상세한 설명은 1999년 IEDM Technical Digest 415-418쪽에 T.Ghani 등에 의한 "100nm Gate Length High Performance/Low Power CMOS Transistor Structure"에 기재되어 있다. T.Ghani 등에 의한 논문은 리소그라피 채널 길이 보다 채널 길이를 짧게 할 수 있는 노치 게이트를 가진 MOSFET 를 개시하고 있지만, 논리 프로세스에 적용가능하고(즉, 이는 절연캡을 포함하지 않음), 확산 영역에, 가장자리가 접하지 않는(borderless) 콘택을 형성하기 위해 사용하지 못한다.
종래 기술의 단점으로 인하여, 게이트 전도체에 가장자리가 접하지 않는 확산 콘택을 사용하는 eDRAM 프로세스에서 노치 게이트를 갖는 MOSFET를 제조하기 위한 방법이 개발될 필요가 있다.
본 발명의 하나의 목적은 종래의 리소그라피를 사용하여 형성될 수 있는 채널보다 짧은 채널을 갖는 보조 영역에 트랜지스터, 즉 MOSFET를 형성하는 것이며, 동시에, DRAM 디바이스의 메모리 어레이와 같은 어레이 영역내의 임의의 디바이스에 대해서는 더 긴 채널을 선택적으로 유지하는 것이다.
본 발명의 다른 목적은 메모리 어레이 트랜지스터에 영향을 주지 않고 CMOS IC의 보조 및 논리 영역 모두에서 성능 향상이 성취될 수 있는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 단순한 CMOS 호환 프로세싱 단계를 사용하여 보조 영역에서 짧은 채널을 가지며 어레이 영역에서 더 긴 채널을 갖는 CMOS IC를 제조하는 방법에 관한 것이다.
도 1 내지 9는 본 발명의 각각의 프로세싱 단계에서의 CMOS IC 구조물을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판16: 게이트 스택
18: 게이트 유전체20: 게이트 전도체
24: 마스크26: 레지스트
28: 갭필 막30: 스페이서
50: 보조 영역 노치 게이트52: 어레이 영역 게이트
54: 소오스/드레인 확산 영역56: 확산 콘택
전술된 목적 및 이점과 다른 목적 및 이점은 본 발명에 따라서, 채널 길이를 짧게 하기 위해 CMOS 논리 트랜지스터의 게이트의 바닥에 노치 프로파일을 형성하는 단계와, 좁은 피치의 어레이 영역을 가득 채우고(overfill) 넓은 피치의 보조 CMOS 영역을 덜 채우는(underfill) 갭필(gapfill) 막을 웨이퍼의 상부에 증착하고 에치백함으로써, 웨이퍼의 어레이 및 보조 영역을 설계(delineating)하는 단계를 적어도 포함하는 방법을 사용함으로써 성취된다.
특히, 본 발명의 방법은,
(a) 어레이 디바이스 영역과 보조 디바이스 영역을 포함하는 기판의 표면상에 게이트 전도체가 상부에 형성된 적어도 하나의 게이트 유전체를 포함하는 게이트 스택을 형성하는 단계와,
(b) 상기 어레이 및 보조 디바이스 영역내의 상기 게이트 스택의 일부를 보호하고, 상기 게이트 스택의 다른 부분은 남겨두는 단계와,
(c) 상기 게이트 전도체의 전부가 아닌 일부를 제거하기 위하여 상기 게이트 스택의 상기 노출된 부분을 부분적으로 에칭하는 단계와,
(d) 상기 어레이 및 보조 디바이스 영역에서 상기 보호 게이트 스택과 상기 부분적으로 에칭된 게이트 스택 상에 갭필 막을 형성하는 단계와,
(e) 상기 보조 디바이스 영역에서 상기 갭필 막을 제거하고, 인접한 보호 게이트 스택들 사이의 갭필 막은 남기도록 상기 어레이 디바이스 영역으로부터 상기갭필 막을 선택적으로 제거하는 단계와,
(f) 상기 어레이 및 보조 디바이스 영역에서 상기 보호 게이트 스택의 임의의 노출된 측벽상에 스페이서를 형성하는 단계와,
(g) 상기 어레이 및 보조 디바이스 영역에서 노출된 게이트 전도체를 제거하는 단계와,
(h) 상기 어레이 및 보조 디바이스 영역에서 상기 보호 게이트 스택의 상기 게이트 전도체의 하부 노출된 영역에 언더컷(undercut)을 제공하는 단계와,
(i) 상기 어레이 디바이스 영역내의 인접한 보호 게이트 스택에서 남아있는 갭필 막을 제거하는 단계
를 포함한다.
상기의 단계들 (a)-(i)에 이어서, 확산 영역에 가장자리가 접하지 않는 콘택과 보조 디바이스 영역내의 노치 게이트를 포함하는 CMOS IC 디바이스를 완성하기 위하여 종래의 프로세싱 단계들이 사용된다.
상기 방법에 더하여, 본 발명은 또한 그로부터 형성되는 CMOS IC에 관한 것이다. 특히, 본 발명의 CMOS IC는,
소오스 및 드레인 확산 영역이 내부에 형성되고, 어레이 디바이스 영역과 보조 디바이스 영역을 포함하는 기판과,
상기 소오스 및 드레인 확산 영역을 포함하지 않는 상기 기판 부분 상의 상기 보조 디바이스 영역에 형성된 노치 게이트와,
상기 소오스 및 드레인 확산 영역을 포함하지 않는 상기 기판 부분상의 상기어레이 디바이스 영역에 형성된 게이트를 포함하고, 상기 보조 및 어레이 디바이스 영역내의 상기 소오스 및 드레인 확산 영역의 일부는 가장자리가 접하지 않는 확산 콘택을 포함한다.
도 1 내지 9는 본 발명의 각각의 프로세싱 단계에서의 CMOS IC 구조물을 나타내는 도면이다.
본 발명은, 보조 트랜지스터가 종래의 리소그라피를 사용하여 형성될 수 있는 채널 길이보다 짧은 채널 길이를 갖고, 어레이 트랜지스터에 대해서는 더 긴 채널을 유지하는 CMOS IC를 제조하는 방법을 제공하며, 이제 본 발명은 본 출원에 첨부된 도면을 참조하여 더 상세히 설명될 것이다. 도면들에서 동일한 성분 및/또는 대응하는 성분에는 동일한 참조 번호를 부여한다.
먼저 도 1을 참조하면, 게이트 스택 형성과 패터닝 후에 본 발명에서 사용되는 초기 구조물이 도시되어 있다. 특히, 도 1에 도시된 구조물은 상부에 게이트 스택(16)이 형성된 기판(10)을 포함한다. 게이트 스택은 기판(10)의 표면 상에 형성된 게이트 유전체(18)와, 게이트 유전체 상에 형성된 게이트 전도체(20)를 포함한다. 도 1에 도시된 구조물은 또한 패터닝된 비반사 코팅 또는 마스크(24)와 패터닝된 레지스트(26)를 포함하는 패터닝된 영역(22)을 포함한다. 패터닝된 비반사 코팅 또는 마스크(24)는 본 발명에서 연속적인 에칭 프로세스동안 하부의 게이트 스택을 보호하는 데에 사용된다. 도 1에 도시된 구조물은 관련 기술과 종래의 프로세스에서 잘 알려진 종래의 물질로 이루어지며, 본 발명의 구조물을 제조하는 데에 하기에 설명되는 바와 같이 사용된다.
본 발명에서 사용되는 기판(10)은 Si, Ge, SiGe, InAs, GaAs, InP 및 다른 유사한 III/V족 화합물 반도체를 포함하는 임의의 종래의 반도체 물질을 포함하지만 이들로 제한되는 것은 아니다. 본 발명은 또한 SOI(Silicon-on-insulators)는 물론 Si/Si 또는 Si/SiGe와 같은 층간 기판을 포함한다. 본 발명에서 사용되는 기판은 적어도 하나의 어레이 디바이스 영역(12)과 그 내부의 적어도 하나의 보조 디바이스 영역(14)을 포함한다. 어레이 디바이스 영역은 긴 채널 길이를 갖는 것이 유리한 디바이스를 포함하는 기판의 영역이다. 통상적으로, 어레이 디바이스 영역은 DRAM 캐패시터를 포함한다(그러므로, 캐패시터에 대한 액세스 트랜지스터도 포함한다). 이러한 회로는 보조 디바이스 영역보다 높은 전압에서 동작하는 경향이 있다. 일반적으로 짧은 채널 길이를 갖는 디바이스를 포함하는 것이 유리한 보조 디바이스 영역은 (항상은 아니지만) 일반적으로 저전압에서 동작하고 어레이 디바이스 영역의 디바이스들보다 높은 성능의 트랜지스터로 이루어진다. 보조 디바이스 영역은 메모리 어레이를 제외한, 드라이버, 디코더, 전하 펌프 및 I/O 디바이스와 같은 회로 소자들을 포함한다. 본 발명의 도면들에는 각 디바이스 영역들이 하나씩만 존재하는 것으로 나타나 있지만, 논리 디바이스 영역들과 함께 다수의 그러한 디바이스 영역들이 기판에 존재할 수 있다.
게이트 스택(16)은 관련 기술에서 잘 알려진 종래의 프로세스를 사용하여 기판(10)의 표면상에 형성된다. 예를 들면, 게이트 스택의 게이트 유전체는 화학적 기상 증착법(CVD), 플라즈마 이용 CVD, 스퍼터링 및 화학 용액 증착과 같은 종래의 증착 프로세스에 의해 형성될 수 있으며, 또는, 대안적으로, 게이트 유전체는 산화, 질화 또는 질산화를 포함할 수 있는 열적 성장 프로세스에 의해 형성된다.
산화물, 질화물, 질산화물 또는 그들의 혼합물 및 그들의 다중층으로 형성될 수 있는 게이트 유전체는 약 5nm 또는 그 이하 범위의 두께를 갖는 얇은 층이다. 더욱 바람직하게는, 본 발명에서 사용되는 게이트 유전체는 약 1 내지 3.5 nm의 두께를 갖는다.
게이트 전도체는 또한 관련 기술에서 잘 알려진 종래의 증착 프로세스를 사용하여 게이트 유전체 상에 형성된다. 예를 들면, 게이트 전도체는 CVD, 플라즈마 이용 CVD, 스퍼터링, 도금, 화학 용액 증착 및 다른 유사한 증착 프로세스에 의해 형성될 수 있다. 게이트 전도체는 폴리실리콘 또는 전도성 금속(예를 들면, W, Pt, Cu 및 다른 유사한 전도성 금속)과 같은 단일 물질로 형성되거나, 몇몇 실시예에서 폴리실리콘 및 실리사이드 캡핑층과 같은 다중층의 게이트 전도체가 사용될 수 있다. 다중층의 게이트 전도체가 사용될 때, 이 다중층의 게이트 전도체는 종래의 증착 프로세스에 의해 형성되고 종래의 실리사이드 프로세스가 실리사이드 캡핑 층의 형성 시에 사용된다. 본 발명의 도면에는, 하나의 게이트 전도체만이 도시되어 있다는 것에 주목해야 한다. 이와 같이 도시되었지만, 본 발명은 다중층의 게이트 전도체에도 마찬가지로 적용된다.
게이트 스택의 게이트 전도체의 두께는 변경될 수 있으며 본 발명으로 제한되는 것은 아니다. 그러나, 통상적으로 게이트 전도체는 약 20 내지 300nm의 총 두께를 가지며, 약 30 내지 150nm의 두께가 더욱 바람직하다.
기판(10)의 표면 상에 게이트 스택(16)을 형성한 후에, 종래의 마스크, 예를들면, SiN 또는 비반사 코팅(이후로는 절연캡(24)으로 언급함)이 관련 기술 분야의 당업자들에게 잘 알려진 종래의 증착 프로세스를 사용하여 게이트 전도체(20)의 노출된 상부 표면상에 형성된다. 예를 들면, 절연캡(24)은 CVD, 플라즈마 이용 CVD, 스퍼터링, 스핀온(spin-on) 코팅 및 다른 유사한 증착 프로세스에 의해 형성될 수 있다.
다음에, 레지스트(26)가 관련 기술 분야에서 잘 알려진 종래의 증착 프로세스를 사용하여 절연캡(24) 상에 형성되고, 종래의 리소그라피(레지스트 노출 및 증착을 포함함)와 에칭(반응 이온 에칭(RIE), 플라즈마 에칭 및 이온 빔 에칭과 같은 이방성 에칭 프로세스를 포함함)이 사용되어 게이트 스택(16)의 표면 상에 패터닝된 영역(22)을 형성한다. 본 발명의 이 단계에서 사용되는 바람직한 에칭 프로세스는 플루오르 함유 플라즈마를 포함하는 이방성 RIE 이다. 도시된 바와 같이, 패터닝된 영역(22)은 패터닝된 레지스트(26)와 패터닝된 절연캡(24)을 포함한다. 패터닝된 절연 캡은 어레이 및 보조 디바이스 영역 모두에서 게이트 스택의 일부 영역을 보호하고, 게이트 스택의 다른 영역, 즉, 게이트 전도체는 노출된 채 남겨놓도록 사용된다. 패터닝된 영역의 형성에 이어서, 레지스트는 관련 기술 분야의 당업자들에게 잘 알려진 종래의 스트리핑(stripping) 프로세스를 사용하여 상기 구조물로부터 제거된다.
패터닝된 레지스트를 제거한 후에 패터닝된 절연캡(24)이 게이트 스택 상에 남아있으며 이는 본 발명의 이후의 프로세싱 단계들에서 하부의 게이트 스택을 보호하기 위하여 사용된다는 것에 주목해야 한다. 도면에는 도시되지 않은 본 발명의 일 실시예에서, 절연캡과 레지스트 사이에 산화층이 형성된다. 이 실시예는 상기 구조물에 별도의 절연층을 제공한다.
어레이 디바이스 영역에서 패터닝된 보호 영역은 보조 디바이스 영역에서 보다 서로 더욱 인접하여 위치되어 있다는 것에 또한 주목해야 한다. 이는 어레이 디바이스가 최소 간격 및 최소 라인폭을 의미하는 최소 피치(minimum pitch)(즉, 좁은 피치(tight pitch))로 형성되고, 반면에 보조 디바이스가 게이트 전도체들 사이의 최소 간격보다 큰 간격(넓은 피치(relaxed pitch))으로 형성되기 때문이다.
다음에, 도 2에 도시된 바와 같이, 패터닝된 절연캡을 포함하지 않는 게이트 스택의 노출된 부분은 노출되지 않는 게이트 전도체의 전체가 아닌 일부를 상기 구조물로부터 제거하는 부분 에칭 프로세스를 거친다. 어레이 디바이스 영역과 보조 디바이스 영역 모두에서 수행되는 이러한 부분 에칭 단계는 패터닝된 절연캡(24)에 대해 선택적인 임의의 종래의 이방성 에칭 프로세스를 포함한다. 본 발명의 일 실시예에서, 게이트 전도체의 부분 에칭은 염소 함유 플라즈마를 사용하는 RIE에 의해 수행된다.
도 3은 갭필 막(28)이 부분 에칭된 게이트 전도체의 표면과 보호 영역의 표면을 포함하여 상기 구조물의 노출된 전체 표면 상에 형성된 후에 얻어지는 구조물을 도시한다. 본 발명에 따라서, 갭필 막(28)은 갭필 막의 공형 층을 형성할 수 있는 종래의 증착 프로세스를 사용하여 상기 구조물 상에 형성된다. 적당한 증착 프로세스는 CVD, 플라즈마 이용 CVD 및 스퍼터링을 포함하지만 그들로 제한되는 것은 아니다. 본 발명에서 사용되는 갭필 막은 붕소 도핑된 실리콘 이산화물 또는다른 유사한 물질과 같은 산화물로 형성된다. 갭필 막의 두께는 변화될 수 있지만, 그 두께가 어레이 디바이스 영역에서는 게이트 전도체 패턴 사이 간격의 1/2보다 크고 보조 디바이스 영역에서는 게이트 전도체 패턴 사이의 최소 간격의 1/2보다 작도록 막을 증착하는 것이 바람직하다.
다음에, 도 3에 제공된 공형 갭필 막은 도 4에 도시된 바와 같이, 이 캡필막이 어레이 디바이스 영역에서 인접한 보호 게이트 스택들 사이에 남아있도록 상기 구조물로부터 부분적으로 제거된다. 도 4에 도시된 구조물은 HF 함유 용액으로 에칭하는 것과 같은 종래의 등방성 에칭 프로세스를 사용하여 형성된다. 도 4에 도시된 바와 같이, 갭필 막(28)은 어레이 디바이스 영역에서 인접한 보호 게이트 스택 사이에 남아있지만, 상기 구조물의 다른 모든 영역들로부터는 완전히 제거되었다. 본 발명에서 사용되는 등방성 제거 프로세스는 게이트 전도체와 패터닝된 절연캡에 대해 선택적이다.
상기 구조물의 일부 부분에서 갭필 막을 선택적으로 제거한 후에, 도 5에 도시된 바와 같이, 얇은 스페이서가 어레이 디바이스 영역과 보조 디바이스 영역 모두 에서 보호 게이트 스택의 노출된 모든 수직 측벽 상에 형성된다. 특히, 질화물, 산화물 또는 질산화물과 같은 절연 물질로 형성되는 스페이서가 종래의 증착 프로세스를 사용하여 형성되고, 에칭이 이어진다. 스페이서(30)의 형성 시에 사용되는 에칭 단계는 통상적으로 플루오르 함유 플라즈마를 포함하는 이방성 에칭 프로세스를 사용하여 수행된다. 스페이서가 보조 디바이스 영역에서 게이트 전도체의 측벽과, 어레이 디바이스 영역에서 인접한 게이트 전도체의 경계에 존재한다는것에 주목해야 한다. 본 발명에서 사용되는 스페이서의 두께는 변화될 수 있으며 본 발명으로 제한되는 것은 아니지만, 통상적으로 스페이서(30)는 약 2 내지 10nm의 두께를 갖는다.
도 6은 어레이 및 보조 디바이스 영역 모두로부터 노출된 게이트 전도체를 제거한 후에 얻어지는 구조물을 도시한다. 특히, 도 6에 도시된 구조물은 게이트 전도체를 제거하고 게이트 유전체 상에서 중지할 수 있는 종래의 이방성 건식 에칭 프로세스를 사용하여 얻어진다. 본 발명의 이 단계에서 사용되는 한가지 매우 바람직한 이방성 건식 에칭 프로세스는 염소 함유 RIE 프로세스이다.
게이트 전도체의 노출된 부분들을 제거한 후에, 도 7에 도시된 어레이 및 보조 디바이스 영역 모두에 노치 구조물을 제공하는 게이트 전도체의 노출된 하부 부분에 언더컷이 형성된다. 특히, 언더컷은 염소 함유 혼합물과 같은 건식 화학적 에칭액 또는 KOH와 같은 습식 화학 용액 등을 사용하는 종래의 등방성 에칭 프로세스를 사용하여 상기 두 디바이스 영역의 보호 게이트 스택에 형성된다. 본 발명의 이 단계에서 사용되는 에칭 프로세스는 하부의 게이트 유전체에 대해 선택적이라는 것에 주목해야 한다.
도 8은 갭필 막이 어레이 디바이스 영역내의 인접한 보호 게이트 스택들 사이에서 제거된 후에 얻어지는 구조물을 보여준다. 본 발명에 따르면, 이 프로세싱 단계는 나머지 게이트 전도체에 대해 선택적인 HF-함유 에칭제 등을 이용한 등방성 에칭 프로세스를 사용하여 수행된다. 게이트 전도체(20)의 나머지 노출된 부분은 게이트 유전체(18), 절연캡(24) 및 스페이서 물질에 대해 선택적인 종래의 등방성에칭에 의해 제거된다.
도 9는 보조 영역 노치 게이트(50), 어레이 영역 게이트(52), 소오스/드레인 확산 영역(54) 및 확산 콘택(56)을 포함하는 완성된 CMOS IC 구조물을 보여준다. 도 9에 도시된 구조물은 관련 기술 분야의 당업자들에게 잘 알려진 종래의 CMOS 프로세싱 단계들을 사용하여 형성된다. 예를 들면, 종래의 전도성 금속, 예를 들면, Cu 또는 W로 이루어진 확산 콘택은 증착, 리소그라피 및 에칭에 의해 형성된다. 소오스/드레인 영역은 종래의 이온 주입 프로세스에 의해 형성되고 이들은 종래의 활성화 어닐 프로세스에 의해 활성화된다. 소정의 게이트 전도체로부터 절연캡(24)을 제거하지 않음으로써, 소오스/드레인 확산에 대해 가장자리가 접하지 않는 콘택이 선택적인 기준에 따라 (즉, 메모리 어레이와 필요한 경우 칩 상의 그 외 다른 지역에) 형성될 수 있다.
본 발명은 그의 바람직한 실시예와 관련하여 특정적으로 도시되고 설명되었지만, 본 발명의 이론과 범위에서 벗어나지 않는다면 관련 기술분야의 당업자들에 의해 형태와 세부사항에 있어서 상기 및 다른 변경들이 행해질 수 있는 것으로 이해해야 한다. 그러므로 본 발명은 전술된 특정적인 형태와 세부사항으로 제한되는 것은 아니며 첨부된 청구항의 범위에 의해 제한되어야 한다.
상기 설명된 바와 같이, 본 발명에 따른 CMOS IC는, 보조 디바이스 영역에서 짧은 채널 길이를 가지며 어레이 디바이스 영역에서 더 긴 채널을 가짐으로써, 어레이 디바이스 영역에 불리한 영향을 주지 않고 보조 및 논리 디바이스 영역에서성능 향상을 얻을 수 있다.

Claims (24)

  1. CMOS IC를 형성하는 방법에 있어서,
    (a) 어레이 디바이스 영역과 보조 디바이스 영역을 포함하는 기판의 표면 상에, 게이트 유전체-상기 게이트 유전체는 그의 상부에 게이트 전도체가 형성되어 있음-를 적어도 포함하는 게이트 스택을 형성하는 단계와,
    (b) 상기 어레이 및 보조 디바이스 영역에서 상기 게이트 스택의 일부를 보호하고, 상기 게이트 스택의 다른 부분들은 노출된 채 남겨두는 단계와,
    (c) 상기 게이트 전도체의 전부가 아닌 일부를 제거하기 위하여 상기 게이트 스택의 상기 노출된 부분을 부분적으로 에칭하는 단계와,
    (d) 상기 어레이 및 보조 디바이스 영역에서 상기 보호된 게이트 스택과 상기 부분 에칭된 게이트 스택 상에 갭필(gapfill) 막을 형성하는 단계와,
    (e) 상기 보조 디바이스 영역에서 상기 갭필 막을 제거하고, 인접한 보호 게이트 스택들 사이의 갭필 막을 제거하기 위하여 상기 어레이 디바이스 영역에서 상기 갭필 막을 선택적으로 제거하는 단계와,
    (f) 상기 어레이 및 보조 디바이스 영역에서 상기 보호 게이트 스택의 임의의 노출된 측벽상에 스페이서를 형성하는 단계와,
    (g) 상기 어레이 및 보조 디바이스 영역에서 노출된 게이트 전도체를 제거하는 단계와,
    (h) 상기 어레이 및 보조 디바이스 영역에서 상기 보호된 게이트 스택의 상기 게이트 전도체의 하부 노출된 영역에 언더컷을 제공하는 단계와,
    (i) 상기 어레이 디바이스 영역내의 인접한 보호된 게이트 스택에서 남아있는 갭필 막을 제거하는 단계
    를 포함하는 CMOS IC의 형성 방법.
  2. 제 1 항에 있어서, 상기 게이트 스택의 상기 게이트 유전체는 화학적 기상 증착법(CVD), 플라즈마 이용 CVD, 스퍼터링 및 화학 용액 증착으로 이루어진 그룹중에서 선택된 증착 프로세스에 의해 형성되는 CMOS IC의 형성방법.
  3. 제 1 항에 있어서, 상기 게이트 유전체는 열적 성장 프로세스에 의해 형성되는 CMOS IC의 형성 방법.
  4. 제 1 항에 있어서, 상기 게이트 유전체는 산화물, 질화물, 질산화물 또는 그의 결합물 또는 그의 다중층으로 이루어지는 CMOS IC의 형성 방법.
  5. 제 1 항에 있어서, 상기 게이트 유전체는 약 5nm 또는 그 이하의 두께를 갖는 CMOS IC의 형성 방법.
  6. 제 1 항에 있어서, 상기 게이트 전도체는 폴리실리콘 또는 전도성 금속으로 이루어지는 CMOS IC의 형성 방법.
  7. 제 1 항에 있어서, 상기 게이트 전도체는 폴리실리콘과 실리사이드 캡핑층으로 이루어지는 CMOS IC의 형성 방법.
  8. 제 1 항에 있어서, 상기 게이트 전도체는 약 20 내지 300nm의 두께를 갖는 CMOS IC의 형성 방법.
  9. 제 1 항에 있어서, 상기 단계 (b)는 상기 게이트 전도체 상에 마스크 또는 비반사 코팅을 증착하는 단계와, 상기 마스크 또는 비반사 코팅 상에 레지스트를 증착하는 단계와, 리소그라피를 통해 상기 레지스트를 패터닝하고 상기 마스크 또는 비반사 코팅을 에칭하는 단계와, 상기 레지스트를 스트리핑(stripping)하는 단계를 포함하는 CMOS IC의 형성 방법.
  10. 제 1 항에 있어서, 상기 게이트 스택의 상기 보호부는 그 위에 형성된 패터닝된 마스크 또는 비반사 코팅을 포함하며, 상기 패터닝된 마스크 또는 비반사 코팅은 절연캡으로 사용되는 CMOS IC의 형성 방법.
  11. 제 1 항에 있어서, 상기 단계 (c)는 이방성 에칭 프로세스에 의해 수행되는 CMOS IC의 형성 방법.
  12. 제 1 항에 있어서, 상기 갭필 막은 붕소 도핑된 실리콘 이산화물을 포함하는 CMOS IC의 형성 방법.
  13. 제 1 항에 있어서, 상기 단계 (d)는 CVD, 플라즈마 이용 CVD 및 스퍼터링으로 이루어진 그룹 중에서 선택된 공형 증착 프로세스에 의해 수행되는 CMOS IC의 형성 방법.
  14. 제 1 항에 있어서, 상기 단계 (e)는 등방성 에칭 프로세스를 포함하는 CMOS IC의 형성 방법.
  15. 제 1 항에 있어서, 상기 스페이서는 증착 및 에칭에 의해 형성되는 CMOS IC의 형성 방법.
  16. 제 1 항에 있어서, 상기 단계 (g)는 이방성 에칭 프로세스를 포함하는 CMOS IC의 형성 방법.
  17. 제 1 항에 있어서, 상기 단계 (h)는 등방성 에칭 프로세스를 포함하는 CMOS IC의 형성 방법.
  18. 제 1 항에 있어서, 상기 단계 (i)는 등방성 에칭 프로세스에 의해 수행되는CMOS IC의 형성 방법.
  19. 제 1 항에 있어서, 상기 기판에 확산 영역을 형성하는 단계와, 상기 확산 영역에 사전결정된 가장자리가 접하지 않는 콘택을 형성하는 단계를 더 포함하는 CMOS IC의 형성 방법.
  20. CMOS 집적 회로(IC)에 있어서,
    소오스 및 드레인 확산 영역이 내부에 형성되고, 어레이 디바이스 영역과 보조 디바이스 영역을 포함하는 기판과,
    상기 소오스 및 드레인 확산 영역을 포함하지 않는 상기 기판 부분 상의 상기 보조 디바이스 영역에 형성된 노치 게이트 및,
    상기 소오스 및 드레인 확산 영역을 포함하지 않는 상기 기판 부분 상의 상기 어레이 디바이스 영역에 형성된 게이트를 포함하며,
    상기 보조 및 어레이 디바이스 영역내의 상기 소오스 및 드레인 확산 영역의 일부는 가장자리가 접하지 않는(borderless) 확산 콘택을 포함하는 CMOS IC.
  21. 제 20 항에 있어서, 상기 기판은 Si, Ge, SiGe, InAs, GaAs, InP, Si/Si, Si/SiGe 및 SOIs(silicon-on-insulators)로 이루어진 그룹중에서 선택된 반도체 물질로 이루어진 CMOS IC.
  22. 제 20 항에 있어서, 상기 노치 게이트는 게이트 전도체를 포함하는 CMOS IC.
  23. 제 20 항에 있어서, 상기 게이트는 게이트 전도체 및 절연캡을 포함하는 CMOS IC.
  24. 제 20 항에 있어서, 상기 보조 영역내의 상기 노치 게이트는 어레이 게이트의 채널 길이보다 짧은 채널 길이를 갖는 CMOS IC.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024251B1 (ko) * 2003-12-30 2011-03-29 주식회사 하이닉스반도체 반도체소자의 게이트배선 형성 방법
KR101221345B1 (ko) * 2005-04-06 2013-01-11 프리스케일 세미컨덕터, 인크. 집적회로를 위한 스트레스 하의 층간 유전체

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273983A (ja) 2003-03-12 2004-09-30 Renesas Technology Corp 半導体装置の製造方法
US6806517B2 (en) * 2003-03-17 2004-10-19 Samsung Electronics Co., Ltd. Flash memory having local SONOS structure using notched gate and manufacturing method thereof
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7985633B2 (en) * 2007-10-30 2011-07-26 International Business Machines Corporation Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors
TWI358820B (en) * 2008-02-29 2012-02-21 Chunghwa Picture Tubes Ltd Active device array substrate and fabrication meth
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
CN105097696B (zh) * 2014-05-22 2018-07-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN108172545A (zh) 2016-12-08 2018-06-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108847385B (zh) * 2018-06-11 2020-11-06 中国电子科技集团公司第四十四研究所 一种GaAs基InAs量子点材料生长方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
KR0135682B1 (ko) * 1994-09-09 1998-04-24 김주용 채널길이를 감소시킨 모스펫 제조방법
JPH10107163A (ja) * 1996-09-27 1998-04-24 Hitachi Ltd 半導体集積回路装置及びその製造方法
KR19980066418A (ko) * 1997-01-23 1998-10-15 김광호 셀 영역 및 주변영역의 퍼포먼스를 개선한 반도체 장치의 제조방법
KR100273987B1 (ko) * 1997-10-31 2001-02-01 윤종용 디램 장치 및 제조 방법
US6055185A (en) * 1998-04-01 2000-04-25 National Semiconductor Corporation Single-poly EPROM cell with CMOS compatible programming voltages
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6074908A (en) * 1999-05-26 2000-06-13 Taiwan Semiconductor Manufacturing Company Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits
US6277694B1 (en) * 1999-11-08 2001-08-21 United Microelectronics Corp. Fabrication method for a metal oxide semiconductor having a double diffused drain

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024251B1 (ko) * 2003-12-30 2011-03-29 주식회사 하이닉스반도체 반도체소자의 게이트배선 형성 방법
KR101221345B1 (ko) * 2005-04-06 2013-01-11 프리스케일 세미컨덕터, 인크. 집적회로를 위한 스트레스 하의 층간 유전체

Also Published As

Publication number Publication date
US20020100945A1 (en) 2002-08-01
TW533549B (en) 2003-05-21
KR100503852B1 (ko) 2005-07-27
JP3924174B2 (ja) 2007-06-06
JP2002305287A (ja) 2002-10-18
US6580136B2 (en) 2003-06-17

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