KR0135682B1 - 채널길이를 감소시킨 모스펫 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 모스펫 제조방법에 관한 것으로, 초고집적 반도체소자로 이용하기 위하여 게이트전극 저부 양측 가장 자리를 식각한 다음, 이온주입을 실시하여 채널 길이를 감소시킨 모스펫을 제조하여 차세대에 제조될 미세한 크기의 모스펫의 특성을 연구하고, 예상되는 문제점을 미리 파악하여 대비함으로써 더욱 고집적된 모스펫의 생산을 앞당기고, 신뢰도가 향상된 반도체소자를 제조할 수 있는 기술이다.

Description

채널길이를 감소시킨 모스펫 제조방법

제1도 내지 제3도는 본 발명의 제1실시예에 의해 모스펫(MOSFET)을 제조하는 단계를 도시한 단면도.

제4도는 본 발명의 제2실시예에 의해 제조된 모스펫을 도시한 단면도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체기판, 2 : 게이트산화막,

3 : 게이트전극, 4 : 감광막패턴,

5: 소오스/드레인 확산영역, 6 : 저농도 영역

본 발명은 반도체소자의 모스펫 제조방법에 관한 것으로, 특히 초고집적 반도체소자로 이용하기 위하여 게이트전극 저부 양측 가장자리를 식각한 다음, 이온주입을 실시하여 채널길이를 감소시킨 모스펫 제조방법에 관한 것이다.

본 발명은 64 메가디램급 이상의 초고집의 반도체소자에 매우 유용하게 사용될 수 있다.

반도체소자의 고집적화를 위하여 일반적으로 패턴의 크기를 리소그라피 기술로 형성할 수 있는 최소선폭으로 형성한다.(현재의 기술로는 0.3-0.5㎛ 정도이다) 상기한 최소선폭의 한계는 리소그라피 장비에 의해 크게 좌우 된다.

한편, 반도체소자를 더욱더 고집적화시키기 위해 리소그라피에 의한 최소패턴의 크기를 더욱 감소될 전망이다.

따라서, 앞으로 더욱 미세화된 모스펫이 제조되는 것을 대비하여 본 발명에서는 현재의 게이트전극 형성기술 또는 최소패턴닝이 허용되는 채널길이보다 더 감소된 채널길이를 가지도록 하는 더욱 미세화된 모스펫 제조방법을 제공하는데 그 목적이 있다.

그로 인하여 본 발명에 의해 채널길이가 짧아진 모스펫의 특성을 연구하고, 예상되는 문제점을 미리 파악하여 대비함으로써 더욱 고집적된 모스펫의 생산을 앞당기고, 신뢰도가 향상된 반도체소자를 제조할 수 있다.

본 발명에 의하면, 반도체소자의 제조방법에 있어서, 반도체기판상에 게이트산화막과 게이트전극용 다결정실리콘층을 적층하고, 그 상부에 게이트 마스크용 감광막패턴을 형성한 다음, 이방성식각으로 상기 게이트전극용 도전층을 식각하여 게이트전극을 형성하는 단계와, 계속하여 식각공정으로 게이트전극의 저부 가장자리의 일정부분을 식각하여 저부에 언더컷이 발생된 게이트전극을 형성하는 단계와, 상기 감광막패턴을 제거한 다음, 기판과는 타입이 다른 불순물을 기판에 수직하게 이온주입하여 소오스/드레인용 확상영역과 저농도 확산영역을 함께 형성하는 단계를 포함하여 채널길이를 감소시킨 모스펫을 제조하는 것을 특징으로 한다.

본 발명의 또 다른 실시예에 의하면, 반도체소자의 제조방법에 있어서, 반도체기판상에 게이트산화막과 게이트전극용 다결정실리콘층을 적층하고, 그 상부에 게이트 마스크용 감광막패턴을 형성한 다음, 이방성식각으로 상기 게이트전극용 도전층을 식각하여 게이트전극을 형성하는 단계와, 계속하여 식각공정으로 게이트전극의 저부 가장자리의 일정부분을 식각하여 저부에 언더컷이 발생된 게이트전극을 형성하는 단계와, 상기 감광막패턴을 제거한 다음, 기판과는 타입이 다른 불순물을 기판에 경사 이온주입하여 소오스/드레인용 확산영역을 형성하는 단계를 포함하여 채널길이를 감소시킨 모스펫을 제조하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제3도는 본 발명의 제1실시예에 의해 채널길이가 짧아진 모스펫을 제조하는 단계를 도시한 단면도이다.

제1도는 반도체기판(1)상에 게이트산화막(2)과 게이트전극용 다결정실리콘층을 적층하고, 그 상부에 게이트 마스크용 감광막패턴(4)을 형성한다음, 상기 게이트산화막(2)에 비교하여 다결정실리콘층에 대한 식각선택비가 큰 개스로 이방성식각으로 상기 게이트전극용 도전층을 식각하여 게이트전극(3)을 형성한 단면도이다.

제2도는 제1도 공정후, 계속하여 식각공정을 일정시간 더 진행하여 노출된 게이트산화막(2)의 일정 두께와 게이트전극(3)의 가장자리의 일정부분(A)을 식각하여 저부에 언더컷이 발생된 게이트전극(3')을 형성한 단면도로서, 상기한 바와 같이 다결정실리콘층에 대하여 식각선택비가 큰 개스를 이용하여 식각공정을 더 진행하면 게이트산화막(2)은 거의 식각되지 않고 나머지 식각 개스가 게이트전극(3) 저부의 가장자리에 언더컷이 발생된다.

제3도는 상기 감광막패턴(3')을 제거한 다음, 기판(1)과는 타입이 다른 불순물을 기판(1)에 수직하게 이온주입하여 소오스/드레인용 확산영역(5)을 형성한 단면도로서, 여기서 주지할점은 이온주입 에너지를 적당하게 조절하여 언더컷이 발생된 지역의 두께가 얇아진 게이트전극(3')을 통과하여 저농도 확산영역(6)이 형성된다는 것이다.

제4도는 본 발명의 제2실시예에 의해 모스펫을 형성한 단면도로서, 본 발명의 제1실시예(제1도, 제2도 참조)와 같은 방법으로 저부 가장자리에 언더컷이 발생된 게이트전극(3')을 형성한 다음, 기판(1)과는 타입이 다른 불순물을 기판(1)에 대하여 여러각도에서 돌려가면서 경사이온주입하여 소오스/드레인용 확산영역(5)을 형성한 것으로 종래의 소오스/드레인용 확산영역(점선으로 도시)보다 간격이 좁아져서 채널길이가 감소됨을 도시한다.

상기한 본 발명의 제1실시예에 의하면, 소오스/드레인용 확산영역을 형성하는 공정에서 저농도 확산영역을 동시에 형성할뿐만 아니라 채널길이를 감소시킬수 있으며, 게이트전극과 저농도 확산영역의 오버랩 되는 면적을 감소시켜 기생 캐패시터 용량을 감소시킬 수 있다.

본 발명의 제2실시예에 의하면, 저부 가장자리에 언더컷이 발생된 게이트전극과 경사 임플란트를 실시함으로 인하여 채널길이를 현격하게 감소시킬 수 있다.

상기와 같이 본 발명에 의해 채널길이가 짧아진 모스펫을 제조하여 차세대에 제조될 미세한 크기가 모스펫의 특성을 연구하고, 예상되는 문제점을 미리 파악하여 대비함으로써 더욱 고집적된 모스펫의 생산을 앞당기고, 신뢰도가 향상된 반도체소자를 제조할 수 있다.

Claims (5)

1. 반도체소자의 제조방법에 있어서, 반도체기판상에 게이트산화막과 게이트전극용 다결정실리콘층을 적층하고, 그 상부에 게이트 마스크용 감광막패턴을 형성한다음, 이방성식각으로 상기 게이트전극용 도전층을 식각하여 게이트전극을 형성하는 단계와, 계속하여 식각공정으로 게이트전극의 저부 가장자리의 일정부분을 식각하여 저부에 언더컷이 발생된 게이트전극을 형성하는 단계와, 상기 감광막패턴을 제거한 다음, 기판과는 타입이 다른 불순물을 기판에 수직하게 이온주입하여 소오스/드레인용 확상영역과 저농도 확산영역을 함께 형성하는 단계를 포함하는 채널길이를 감소시킨 모스펫을 제조방법.
2. 제1항에 있어서, 상기 소오스/드레인 확산영역을 형성할 때 언더컷이 발생되어 두께가 얇아진 게이트전극을 통과하여 저농도 확산영역이 형성되도록 이온주입 에너지를 설정하는 것을 특징으로 하는 채널길이를 감소시킨 모스펫 제조방법.
3. 제1항에 있어서, 상기 게이트 전극을 형성할 때 게이트산화막에 비교하여 다결정실리콘층에 대한 식각선택비가 큰 개스를 이용하는 것을 특징으로 하는 채널길이를 감소시킨 모스펫 제조방법.
4. 반도체소자의 제조방법에 있어서, 반도체기판상에 게이트산화막과 게이트전극용 다결정실리콘층을 적층하고, 그 상부에 게이트 마스크용 감광막패턴을 형성한다음, 이방성식각으로 상기 게이트전극용 도전층을 식각하여 게이트전극을 형성하는 단계와, 계속하여 식각공정으로 게이트전극의 저부 가장자리의 일정부분을 식각하여 저부에 언더컷이 발생된 게이트전극을 형성하는 단계와, 상기 감광막패턴을 제거한 다음, 기판과는 타입이 다른 불순물을 기판에 경사 이온주입하여 소오스/드레인용 확산영역 형성하는 단계를 포함하는 채널길이를 감소시킨 모스펫을 제조방법.
5. 제 4 항에 있어서, 상기 게이트 전극을 형성할 때 게이트산화막에 비교하여 다결정실리콘층에 대한 식각선택비가 큰 개스를 이용하는 것을 특징으로 하는 채널길이를 감소시킨 모스펫 제조방법.