JPS58184764A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS58184764A JPS58184764A JP6778482A JP6778482A JPS58184764A JP S58184764 A JPS58184764 A JP S58184764A JP 6778482 A JP6778482 A JP 6778482A JP 6778482 A JP6778482 A JP 6778482A JP S58184764 A JPS58184764 A JP S58184764A
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- JP
- Japan
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- gate electrode
- polycrystalline silicon
- silicon layer
- metal wiring
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路装置のゲート電極の構造に関するも
のである。
のである。
最近の集積回路の集積度の向上につれて配線幅の微細化
、配線を接続するためのコンタク）孔の縮小化、また高
速化のためのショートチャネル化が必須となっている。
、配線を接続するためのコンタク）孔の縮小化、また高
速化のためのショートチャネル化が必須となっている。
％ｊと、高速化のためのショートチャネル化によって、
ゲート電極の微細化が必要となり、そのためにエツチン
グ技術を従来のフッ酸を緩和して用いたエツチング液に
よるエツチング法（等方性エツチング）からスパッター
現象を利用した、特に微細パターン形成に有効なサイド
エッチの非常に少ない平行平板型のプラズマエツチング
法（異方性エツチング）を用いるようになってきた。
ゲート電極の微細化が必要となり、そのためにエツチン
グ技術を従来のフッ酸を緩和して用いたエツチング液に
よるエツチング法（等方性エツチング）からスパッター
現象を利用した、特に微細パターン形成に有効なサイド
エッチの非常に少ない平行平板型のプラズマエツチング
法（異方性エツチング）を用いるようになってきた。
しかしながら等方性エツチング法に比べ、異方性エツチ
ング法は、サイドエツチングがほとんどないため第１図
（ａ）の０部（ゲート電極の両端部分）がほぼ直角に等
しい急峻な形状に形成される。尚、第１図で、１はシリ
コン基板、２はフィールド酸化膜、３はゲート酸化膜、
４，４ は多結晶シリコン層であり、ゲート電極４を
も形成している。したがってゲート電極形成後、層間絶
縁膜として酸化膜７を形成するが、前述のようにゲート
電極４の両端部分の形状が急峻なため、形成される酸化
膜の形状は、下地のゲート電極４．多結晶の配線４′の
形状に依存する事になるので酸化膜７のゲート電極段部
でも同様に急峻となる。次に金属配−８を蒸着するわけ
であるが、ここで蒸着の機構として高真空中で蒸発物（
金属）が加熱され蒸発原子（金属原子）が基体へ付着す
るが、この蒸発原子（金属原子）は、基体に対して方向
性を持っているためまた、ゲート電極段部での形状は急
峻なためゲート電極等４，４ の段部（第１図（ｂ）
の■）は陰になってしまい金属原子が付着されにくいこ
とが知られている。したがって、結果的〈は、多結晶シ
リコンの配線４やゲート電極４の段部の形状が急峻な場
合、金属配線は最悪時には断線するといった欠点があっ
た。この事は半導体製品の製造歩留り、しいてはその信
頼性を損う要因となっていた。
ング法は、サイドエツチングがほとんどないため第１図
（ａ）の０部（ゲート電極の両端部分）がほぼ直角に等
しい急峻な形状に形成される。尚、第１図で、１はシリ
コン基板、２はフィールド酸化膜、３はゲート酸化膜、
４，４ は多結晶シリコン層であり、ゲート電極４を
も形成している。したがってゲート電極形成後、層間絶
縁膜として酸化膜７を形成するが、前述のようにゲート
電極４の両端部分の形状が急峻なため、形成される酸化
膜の形状は、下地のゲート電極４．多結晶の配線４′の
形状に依存する事になるので酸化膜７のゲート電極段部
でも同様に急峻となる。次に金属配−８を蒸着するわけ
であるが、ここで蒸着の機構として高真空中で蒸発物（
金属）が加熱され蒸発原子（金属原子）が基体へ付着す
るが、この蒸発原子（金属原子）は、基体に対して方向
性を持っているためまた、ゲート電極段部での形状は急
峻なためゲート電極等４，４ の段部（第１図（ｂ）
の■）は陰になってしまい金属原子が付着されにくいこ
とが知られている。したがって、結果的〈は、多結晶シ
リコンの配線４やゲート電極４の段部の形状が急峻な場
合、金属配線は最悪時には断線するといった欠点があっ
た。この事は半導体製品の製造歩留り、しいてはその信
頼性を損う要因となっていた。
本発明は、たとえばゲート電極段部にテーパーをつけ、
ゲート電極段部での金属配線層の断線を無くシ、信頼性
向上を目的棒３するＭＯ８型集積回路装置を提供するこ
とにある。
ゲート電極段部での金属配線層の断線を無くシ、信頼性
向上を目的棒３するＭＯ８型集積回路装置を提供するこ
とにある。
本発明の特徴は、絶縁ゲート（以下ＭＯ８という）型の
集積回路装置のＭＯＳＦＥＴのたとえば多結晶シリコン
のゲート電極もしくは配線構成において、前記ゲート電
極もしくは配線の側面の少なくとも一部が傾斜した面よ
り構成され、且つ、その面より連なる側面が半導体基体
の表面に対して、はぼ鶴直な構造を持つたとえばゲート
電極を有するＭＯＳ型の集積回路装置にある。
集積回路装置のＭＯＳＦＥＴのたとえば多結晶シリコン
のゲート電極もしくは配線構成において、前記ゲート電
極もしくは配線の側面の少なくとも一部が傾斜した面よ
り構成され、且つ、その面より連なる側面が半導体基体
の表面に対して、はぼ鶴直な構造を持つたとえばゲート
電極を有するＭＯＳ型の集積回路装置にある。
又、本発明の他の特徴は上記ＭＯ８型集積回路装置にお
いて、ゲート電極もしくは配線を形成する工＠化おいて
第１に等方性エツチングする工程と、ｆｓ２に異方性エ
ツチングする工、程を用いにＭＯＳ型の集積回路装置の
製造方法にある。
いて、ゲート電極もしくは配線を形成する工＠化おいて
第１に等方性エツチングする工程と、ｆｓ２に異方性エ
ツチングする工、程を用いにＭＯＳ型の集積回路装置の
製造方法にある。
次に本発明の実施例につき図を用いて説明する。
尚、第１図と同じ機能のところは同一の符号で示してい
る。まず公知のＭＯ８ｇ集積回路装置の製造プロセスで
、ゲート電極材料として例えば不純物密度をドープした
多結晶シリコン層１４を全面に成長し、フォトレジスト
５を塗布し、フォトマスクを介して露光し、現象するま
でを行ない％第２図（ａ）までを得る。次にフォトレジ
スト５をマスクにし、全面をフッ酸を緩和して用いたエ
ツチング液などｉこよる等方性エツチングを行なう。仁
の時、等方性エツチングは、基板方向と横方向ともに同
じ割合で進行するため、フォトレジストよりサイドエツ
チングされ、第２図（ｂ）を得る。次にフォトレジスト
５をマスクにし、全面番と平行平板層のプラズマエツチ
ング（異方性エツチング）を行なう。この時、異方性エ
ツチングは、前述のようにサイドエツチングが極めて少
なく、はぼフォトレジスト通りにパターンが形成され、
第２図（Ｃ）を得る。ここで、ゲート電極材料である多
結晶シリコン層１４の形状は、はぼ凸型となり、ゲート
電極１４１配綜１４となる。次にフォトレジストを除去
し、ソース、ドレイン領域に不純−領域６を形成し、層
間絶縁膜として、例えばＰＳＧｉ［７を形成する（第２
図（ｄ））。そこで前述のようにＰＳＧｇは、下地の多
結晶シリコン層４の形状に依存するので、ＰＳＧ膜もほ
ぼ凸型の形状となり、従来のゲート電極４．配線４（第
１図−）、（ｂ））の形状に比べ段差が緩和されている
。次にコンタクトを開孔し、金属配線層８を形成するが
（嬉２図（−）、前述のように、下地層間絶縁膜である
ＰＥＧ層７の段差が緩和されているため、段部での金属
配線層８の断線を防止することができ、金属配線の信頼
性の向上が期待できる。しいては製品の製造歩留りの向
上が期待できる。
る。まず公知のＭＯ８ｇ集積回路装置の製造プロセスで
、ゲート電極材料として例えば不純物密度をドープした
多結晶シリコン層１４を全面に成長し、フォトレジスト
５を塗布し、フォトマスクを介して露光し、現象するま
でを行ない％第２図（ａ）までを得る。次にフォトレジ
スト５をマスクにし、全面をフッ酸を緩和して用いたエ
ツチング液などｉこよる等方性エツチングを行なう。仁
の時、等方性エツチングは、基板方向と横方向ともに同
じ割合で進行するため、フォトレジストよりサイドエツ
チングされ、第２図（ｂ）を得る。次にフォトレジスト
５をマスクにし、全面番と平行平板層のプラズマエツチ
ング（異方性エツチング）を行なう。この時、異方性エ
ツチングは、前述のようにサイドエツチングが極めて少
なく、はぼフォトレジスト通りにパターンが形成され、
第２図（Ｃ）を得る。ここで、ゲート電極材料である多
結晶シリコン層１４の形状は、はぼ凸型となり、ゲート
電極１４１配綜１４となる。次にフォトレジストを除去
し、ソース、ドレイン領域に不純−領域６を形成し、層
間絶縁膜として、例えばＰＳＧｉ［７を形成する（第２
図（ｄ））。そこで前述のようにＰＳＧｇは、下地の多
結晶シリコン層４の形状に依存するので、ＰＳＧ膜もほ
ぼ凸型の形状となり、従来のゲート電極４．配線４（第
１図−）、（ｂ））の形状に比べ段差が緩和されている
。次にコンタクトを開孔し、金属配線層８を形成するが
（嬉２図（−）、前述のように、下地層間絶縁膜である
ＰＥＧ層７の段差が緩和されているため、段部での金属
配線層８の断線を防止することができ、金属配線の信頼
性の向上が期待できる。しいては製品の製造歩留りの向
上が期待できる。
第１図は従来技術を示す断面図であり、（ａ）はゲート
電極材料である多結晶シリコン層をパターニング（異方
性エツチング）を行なったもので、（ｂ）は金属配線層
を形成するまでを行なった図である。 尚、第１図において、１・・・・・・シリコン基板、２
・・・・・・フィールド酸化膜、３・・・・・・ゲート
酸化膜、４・・・・・・多結晶シリコン層のゲート電極
、４′・・・・・・多結晶シリコン層の配線、６・・・
・・・ソース、ドレイン拡散領域、７・・・・・・層間
絶縁膜（ＰＥＧ膜）、８・・・・・・金属配線層、であ
る。 ＃Ｉ２図は本発明の実施例によるＭＯＳ屋の集積回路装
置の製造工程の断面図を示す。 尚、第２図において、１・・・・・・シリコン基板。 ２・・・・・・フィールド酸化膜、３・・・・・・ゲー
ト酸化膜、１４・・・・・・多結晶シリコン層、１４・
・・・・・ゲート電極、１４・・・・・・配線、５・・
・・・・フォトレジスト、６・・・・・・ソース、ドレ
イン拡散領域、７・・・・・・層間絶縁膜（Ｐ２Ｏ膜）
、８・・・・・・金属配線層、である。
電極材料である多結晶シリコン層をパターニング（異方
性エツチング）を行なったもので、（ｂ）は金属配線層
を形成するまでを行なった図である。 尚、第１図において、１・・・・・・シリコン基板、２
・・・・・・フィールド酸化膜、３・・・・・・ゲート
酸化膜、４・・・・・・多結晶シリコン層のゲート電極
、４′・・・・・・多結晶シリコン層の配線、６・・・
・・・ソース、ドレイン拡散領域、７・・・・・・層間
絶縁膜（ＰＥＧ膜）、８・・・・・・金属配線層、であ
る。 ＃Ｉ２図は本発明の実施例によるＭＯＳ屋の集積回路装
置の製造工程の断面図を示す。 尚、第２図において、１・・・・・・シリコン基板。 ２・・・・・・フィールド酸化膜、３・・・・・・ゲー
ト酸化膜、１４・・・・・・多結晶シリコン層、１４・
・・・・・ゲート電極、１４・・・・・・配線、５・・
・・・・フォトレジスト、６・・・・・・ソース、ドレ
イン拡散領域、７・・・・・・層間絶縁膜（Ｐ２Ｏ膜）
、８・・・・・・金属配線層、である。
Claims (1)
- 絶縁ゲート電界効果トランジスタのゲート電極、もしく
は配線の構成において、前記ゲート電極もしくは配線の
側面の一部分が傾斜した面より構成され、且つその面よ
り連なる側面の他の部分が半導体基体の表面に対して、
はぼ垂直な構造を有している事を特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6778482A JPS58184764A (ja) | 1982-04-22 | 1982-04-22 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6778482A JPS58184764A (ja) | 1982-04-22 | 1982-04-22 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184764A true JPS58184764A (ja) | 1983-10-28 |
Family
ID=13354926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6778482A Pending JPS58184764A (ja) | 1982-04-22 | 1982-04-22 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184764A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291471A (ja) * | 1987-05-25 | 1988-11-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02152277A (ja) * | 1988-12-02 | 1990-06-12 | Nec Corp | シリコンゲート電極の形成方法 |
| JPH02211633A (ja) * | 1989-02-13 | 1990-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0318028A (ja) * | 1989-06-14 | 1991-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-04-22 JP JP6778482A patent/JPS58184764A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291471A (ja) * | 1987-05-25 | 1988-11-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02152277A (ja) * | 1988-12-02 | 1990-06-12 | Nec Corp | シリコンゲート電極の形成方法 |
| JPH02211633A (ja) * | 1989-02-13 | 1990-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0318028A (ja) * | 1989-06-14 | 1991-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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