JPS63291471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63291471A JPS63291471A JP12770487A JP12770487A JPS63291471A JP S63291471 A JPS63291471 A JP S63291471A JP 12770487 A JP12770487 A JP 12770487A JP 12770487 A JP12770487 A JP 12770487A JP S63291471 A JPS63291471 A JP S63291471A
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- 238000000059 patterning Methods 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 3
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- 229910021332 silicide Inorganic materials 0.000 claims description 3
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はＢＩ！ＯＳトランジスタを構成する半導体装置
に関するもので、特に高密度集積回路に使用されるもの
である。
に関するもので、特に高密度集積回路に使用されるもの
である。
（従来の技術）
従来、ＮＭＯ８）ランジスタの形成は、第４図に示すよ
うに単結晶シリコン基板１上のゲート酸化膜２を形成の
のち、チャネルイオンの注入をし、その後、多結晶シリ
コンｙｔｔｓｔ−堆積し、ｐａｃｔ、ガスを用いて、前
述の多結晶シリコンミ３中にリンのドーピングを行なう
。次にレジスト４ｔ−パターニング形成し、その後第５
図の如＜ ＲＩＥ （Ｒ＠ａｃｔｉマｅｔｏｎ Ｅｔｅ
ｈｉｎｇ ）によシ、前述の多結晶シリコン膜３を垂直
にノ臂ターニングして、Ｎゲート電極とし、第６図の如
く前述の多結晶シリコンゲート電極３をマスクＩｃ Ｌ
ＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐ＠ｄ Ｄｒａｉｎ ）
構造を得るためのＮ−イオン注入６を行なう。ここで７
はイオン注入されたリンである。次に第７図の如くリン
イオンの熱拡散によって形成されたＮ−拡散層８を形成
し、その後拡散珈８の先端から後退した個所にＮｍ（図
示せず）を形成する。
うに単結晶シリコン基板１上のゲート酸化膜２を形成の
のち、チャネルイオンの注入をし、その後、多結晶シリ
コンｙｔｔｓｔ−堆積し、ｐａｃｔ、ガスを用いて、前
述の多結晶シリコンミ３中にリンのドーピングを行なう
。次にレジスト４ｔ−パターニング形成し、その後第５
図の如＜ ＲＩＥ （Ｒ＠ａｃｔｉマｅｔｏｎ Ｅｔｅ
ｈｉｎｇ ）によシ、前述の多結晶シリコン膜３を垂直
にノ臂ターニングして、Ｎゲート電極とし、第６図の如
く前述の多結晶シリコンゲート電極３をマスクＩｃ Ｌ
ＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐ＠ｄ Ｄｒａｉｎ ）
構造を得るためのＮ−イオン注入６を行なう。ここで７
はイオン注入されたリンである。次に第７図の如くリン
イオンの熱拡散によって形成されたＮ−拡散層８を形成
し、その後拡散珈８の先端から後退した個所にＮｍ（図
示せず）を形成する。
（発明が解決しようとする問題点）
現在、ＬＤＤ構造を得るためＯＮ−イオン注入、及びソ
ース、ドレイン形成用Ｎイオン注入は、第６図の符号６
に示す如くシリコン基板中でのチャネリング（結晶中に
深くイオンが入シすぎる）を防止するために、基板面に
対して数度の傾きをつけ次状態で行なわれている。この
時ゲート電極３をマスクにイオン注入する几めに、ゲー
ト電極３の一方の側に、ゲート電極の高さに応じたイオ
ン注入されない領域９が形成される。これにより、ソー
ス・ ドレインが非対称に形成されるため、電流駆動能
力等の特性がばらつく原因となシ、ソース、ドレインの
反転を伴う回路で用いられる場合に、特に問題を生じた
。また、ＬＤＤ構造を得るためのＮ″′′イオン注入散
領域とゲート電極３０間にオフセット９を作ることＫな
シ、トランジスタの信頼性が著しく低下した。
ース、ドレイン形成用Ｎイオン注入は、第６図の符号６
に示す如くシリコン基板中でのチャネリング（結晶中に
深くイオンが入シすぎる）を防止するために、基板面に
対して数度の傾きをつけ次状態で行なわれている。この
時ゲート電極３をマスクにイオン注入する几めに、ゲー
ト電極３の一方の側に、ゲート電極の高さに応じたイオ
ン注入されない領域９が形成される。これにより、ソー
ス・ ドレインが非対称に形成されるため、電流駆動能
力等の特性がばらつく原因となシ、ソース、ドレインの
反転を伴う回路で用いられる場合に、特に問題を生じた
。また、ＬＤＤ構造を得るためのＮ″′′イオン注入散
領域とゲート電極３０間にオフセット９を作ることＫな
シ、トランジスタの信頼性が著しく低下した。
本発明は、ＬＤＤ構造を得るためのＮ−、ソース、ドレ
イン形成用Ｎ またはＰ のイオン注入が、ゲート電極
の影でオフセラ）Ｋなることなく、対称に注入されるよ
うにしたことを目的とする。
イン形成用Ｎ またはＰ のイオン注入が、ゲート電極
の影でオフセラ）Ｋなることなく、対称に注入されるよ
うにしたことを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、チャ
ネル領域を挟んでソース、ドレイン領域を形成した半導
体基体と、前記チャネル領域上に形成されたゲート絶縁
膜と、この膜上に形成されたゲート電極とを具備し、こ
のゲート電極はその上縁部かけずシ取られ友形状となっ
ていることを第１の特徴とする。また半導体基体上にＭ
ＱＳ ）ランジスタのゲート電極となる導電層を堆積後
、等方性エツチングにニジ、前記導電層の上部を選択的
にけずシ取った形状としたのち、該導電層を異方性エツ
チングを用いて選択的に・母ターニングすることによフ
、前記導電層の上縁部をけずシ取った形状とした？−）
電極を形成することを第２の特徴とする。
ネル領域を挟んでソース、ドレイン領域を形成した半導
体基体と、前記チャネル領域上に形成されたゲート絶縁
膜と、この膜上に形成されたゲート電極とを具備し、こ
のゲート電極はその上縁部かけずシ取られ友形状となっ
ていることを第１の特徴とする。また半導体基体上にＭ
ＱＳ ）ランジスタのゲート電極となる導電層を堆積後
、等方性エツチングにニジ、前記導電層の上部を選択的
にけずシ取った形状としたのち、該導電層を異方性エツ
チングを用いて選択的に・母ターニングすることによフ
、前記導電層の上縁部をけずシ取った形状とした？−）
電極を形成することを第２の特徴とする。
即ち本発明は、ＬＤＤ構造を得るためのＮ′″、ソース
、ドレイン形成用Ｎ あるいはＰ のイオン注入は、グ
ー）を極をマスクしておこなわれる。そこで本発明は、
ｆ−）電極によるシャドー効果が現われないように、つ
まｌ）ｌ’−計電極によるかげてイオン注入が現われな
いように、ゲート電極上面の周囲を、パターニングの際
の等方性エツチング等によシ後退させ、その後、異方性
エツチング等によシ、ゲートを形成するものである。
、ドレイン形成用Ｎ あるいはＰ のイオン注入は、グ
ー）を極をマスクしておこなわれる。そこで本発明は、
ｆ−）電極によるシャドー効果が現われないように、つ
まｌ）ｌ’−計電極によるかげてイオン注入が現われな
いように、ゲート電極上面の周囲を、パターニングの際
の等方性エツチング等によシ後退させ、その後、異方性
エツチング等によシ、ゲートを形成するものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。まず
第１図に示す如く単結晶シリコン基体１１表面に、ｆｆ
−）酸化膜１２を例えば１５０Ｘの厚みに形成後、多結
晶シリコン層１３を例えば４０００Ｘ堆積する。その後
、レジスト１４を塗布して、露光、現像を行なう。ここ
で、等方性エツチングによシ１例えば２０００Ｘ前記多
結晶シリコン層１３ｔ−エツチングしたのち、異方性エ
イチングを行ない、第２図の如くゲート１３をパターニ
ング形成する。以下、通常のトランジスタ形成工程と同
じく、第３図の符号１６０角度でＬＤＤＮ−イオン注入
、及びソース、ドレイン領域形成用のＮ＋イオン注入、
ま友はＰＭＯ８の場合はＰ イオン注入を行なう。また
０ＭＯ８の場合はその両方を行なう。第３図の１８は上
記ＬＤＤ Ｎ″″イオン注入後、熱拡散によって形成さ
れた拡散層（Ｎ″″層）である。
第１図に示す如く単結晶シリコン基体１１表面に、ｆｆ
−）酸化膜１２を例えば１５０Ｘの厚みに形成後、多結
晶シリコン層１３を例えば４０００Ｘ堆積する。その後
、レジスト１４を塗布して、露光、現像を行なう。ここ
で、等方性エツチングによシ１例えば２０００Ｘ前記多
結晶シリコン層１３ｔ−エツチングしたのち、異方性エ
イチングを行ない、第２図の如くゲート１３をパターニ
ング形成する。以下、通常のトランジスタ形成工程と同
じく、第３図の符号１６０角度でＬＤＤＮ−イオン注入
、及びソース、ドレイン領域形成用のＮ＋イオン注入、
ま友はＰＭＯ８の場合はＰ イオン注入を行なう。また
０ＭＯ８の場合はその両方を行なう。第３図の１８は上
記ＬＤＤ Ｎ″″イオン注入後、熱拡散によって形成さ
れた拡散層（Ｎ″″層）である。
なお上記ＬＤＤ Ｎ−イオン注入とは、Ｎチャネル呈Ｍ
Ｏ８のＬＤＤ構造トランジスタの低濃度側イオン注入を
意味し、Ｎイオン注入とは、Ｎチャネル型ＭＯ８のＬＤ
Ｄ構造トランジスタの高濃度側イオン注入を意味し、Ｐ
イオン注入とは、Ｐチャネル型トランジスタのソース、
ドレインを形成するためのイオン注入を意味する。
Ｏ８のＬＤＤ構造トランジスタの低濃度側イオン注入を
意味し、Ｎイオン注入とは、Ｎチャネル型ＭＯ８のＬＤ
Ｄ構造トランジスタの高濃度側イオン注入を意味し、Ｐ
イオン注入とは、Ｐチャネル型トランジスタのソース、
ドレインを形成するためのイオン注入を意味する。
上記実施例の如く構成すれは、ゲート電極１３の上面の
周囲が等方性エツチングによって後退し、？−）電極の
側壁がテーパのつけられた形状ニナった。これにニジ、
ＬＤＤ構造を得る次めのＮ−及びソース、ドレイン用Ｎ
、Ｐ イオン注入の際のゲートのシャドー効果が
減少し、イオン注入領域と、ｆ−）電極の間にオフセッ
トが生じなくなった。
周囲が等方性エツチングによって後退し、？−）電極の
側壁がテーパのつけられた形状ニナった。これにニジ、
ＬＤＤ構造を得る次めのＮ−及びソース、ドレイン用Ｎ
、Ｐ イオン注入の際のゲートのシャドー効果が
減少し、イオン注入領域と、ｆ−）電極の間にオフセッ
トが生じなくなった。
またソース、ドレイン領域に対称に前記のイオン注入が
なされることになシ、トランジスタの特性及び信頼性が
向上し、特性のほらつきも減少した。
なされることになシ、トランジスタの特性及び信頼性が
向上し、特性のほらつきも減少した。
ま九ソース、ドレイン領域にアルミニウムでコンタクト
部を形成した際、該コンタクト孔内にアルミニウムが急
峻に折れ曲がるように入シ込むため、その部分にアルミ
ニウムの空洞ができ、これが悪さをする。これを避ける
友め従来は、上記コンタクト孔を、上が広く下が狭くな
るようなテーパとなったコンタクト孔とする。すると？
−上電極の上縁部とアルミニウム電極が近づき、これ
ら両者がシ、−トシやすくするため、ゲート電極とコン
タクトの余裕が充分に必要であった。しかし本発明によ
れば、ゲート電極の上縁部かけずシ取られているため、
上記ショートの可能性が少くなりゲート電極とコンタク
トの余裕が縮められる。
部を形成した際、該コンタクト孔内にアルミニウムが急
峻に折れ曲がるように入シ込むため、その部分にアルミ
ニウムの空洞ができ、これが悪さをする。これを避ける
友め従来は、上記コンタクト孔を、上が広く下が狭くな
るようなテーパとなったコンタクト孔とする。すると？
−上電極の上縁部とアルミニウム電極が近づき、これ
ら両者がシ、−トシやすくするため、ゲート電極とコン
タクトの余裕が充分に必要であった。しかし本発明によ
れば、ゲート電極の上縁部かけずシ取られているため、
上記ショートの可能性が少くなりゲート電極とコンタク
トの余裕が縮められる。
このためＬＳＩの微細化が可能となるものである。
なお本発明は上記実施例に限られず種々の応用が可能で
ある。例えば本発明にありては、ｙ−上電極に多結晶シ
リコン、シリサイド、ポリサイド、金属等を用いること
ができる。
ある。例えば本発明にありては、ｙ−上電極に多結晶シ
リコン、シリサイド、ポリサイド、金属等を用いること
ができる。
［発明の効果コ
以上説明した如く本発明に工れば、ｆ−ト部付近のイオ
ン注入時に、ゲート電極の影でオフセットを生じること
なく、対称に注入されてトランジスタの特性、信頼性が
向上し、またコンタクト部に空洞を生じないようにコン
タクト孔にテーパ４をつけても、ｆ−トとフンタクトの
余裕が縮められるため、ＬＳＩの微細化にも適すもので
ある。
ン注入時に、ゲート電極の影でオフセットを生じること
なく、対称に注入されてトランジスタの特性、信頼性が
向上し、またコンタクト部に空洞を生じないようにコン
タクト孔にテーパ４をつけても、ｆ−トとフンタクトの
余裕が縮められるため、ＬＳＩの微細化にも適すもので
ある。
第１図ないし第３図は本発明の一実施例の製造工程図、
第４図ないし第７図は従来装置の製造工程図である。 １１・・・単結晶シリコン基板、１２・・・シリコン酸
化膜、１３・・・多結晶シリコン層、１４・・・レジス
ト、；；壬１６・・・ＬＤＤ Ｎ−イオン注入角、１８
・・・熱拡散によって形成された拡散層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
第４図ないし第７図は従来装置の製造工程図である。 １１・・・単結晶シリコン基板、１２・・・シリコン酸
化膜、１３・・・多結晶シリコン層、１４・・・レジス
ト、；；壬１６・・・ＬＤＤ Ｎ−イオン注入角、１８
・・・熱拡散によって形成された拡散層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (4)
- （１）チャネル領域を挟んでソース、ドレイン領域を形
成した半導体基体と、前記チャネル領域上に形成された
ゲート絶縁膜と、この膜上に形成されたゲート電極とを
具備し、このゲート電極はその上縁部がけずり取られた
形状となっていることを特徴とする半導体装置。 - （２）前記ゲート電極に、多結晶シリコンまたはシリサ
イド層またはポリサイド層または金属層を用いたことを
特徴とする特許請求の範囲第１項に記載の半導体装置。 - （３）半導体基体上にＭＯＳトランジスタのゲート電極
となる導電層を堆積後、等方性エッチングにより、前記
導電層の上部を選択的にけずり取った形状としたのち、
該導電層を異方性エッチングを用いて選択的にパターニ
ングすることにより、前記導電層の上縁部をけずり取っ
た形状としたゲート電極を形成することを特徴とする半
導体装置の製造方法。 - （４）前記導電層に、多結晶シリコンまたはシリサイド
層またはポリサイド層または金属層を用いたことを特徴
とする特許請求の範囲第３項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127704A JP2582779B2 (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127704A JP2582779B2 (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63291471A true JPS63291471A (ja) | 1988-11-29 |
| JP2582779B2 JP2582779B2 (ja) | 1997-02-19 |
Family
ID=14966641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127704A Expired - Fee Related JP2582779B2 (ja) | 1987-05-25 | 1987-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582779B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| JP2011066158A (ja) * | 2009-09-16 | 2011-03-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184764A (ja) * | 1982-04-22 | 1983-10-28 | Nec Corp | 集積回路装置 |
-
1987
- 1987-05-25 JP JP62127704A patent/JP2582779B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184764A (ja) * | 1982-04-22 | 1983-10-28 | Nec Corp | 集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| JP2011066158A (ja) * | 2009-09-16 | 2011-03-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2582779B2 (ja) | 1997-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |