JPH02161732A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH02161732A JPH02161732A JP31717988A JP31717988A JPH02161732A JP H02161732 A JPH02161732 A JP H02161732A JP 31717988 A JP31717988 A JP 31717988A JP 31717988 A JP31717988 A JP 31717988A JP H02161732 A JPH02161732 A JP H02161732A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＯ８型半導体装置とその製造方法に関し、特
にサブミクロンと称される微小サイズの半導体装置とそ
の製造方法に関するものである。
にサブミクロンと称される微小サイズの半導体装置とそ
の製造方法に関するものである。
（従来の技術）
トランジスタサイズが微小化されてくると、比例縮小側
によりゲート酸化膜が薄くなり、チャネル長が短かくな
る。その結果、トランジスタ内部が高電界になり、ホッ
トキャリアが発生して信頼性が低下する。
によりゲート酸化膜が薄くなり、チャネル長が短かくな
る。その結果、トランジスタ内部が高電界になり、ホッ
トキャリアが発生して信頼性が低下する。
このホットキャリアに基づく信頼性低下を抑制するため
に、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）ｌ造が実用化されている。ＬＤＤ構造ではソー
ス・ドレインの高濃度拡散領域のチャネル側の端部に低
濃度拡散領域を形成する。
に、Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）ｌ造が実用化されている。ＬＤＤ構造ではソー
ス・ドレインの高濃度拡散領域のチャネル側の端部に低
濃度拡散領域を形成する。
第３図によりＬ Ｄ Ｄ構造を形成する従来の方法を説
明する。
明する。
基板２２上にゲート・酸化膜２４を介して多結晶シリコ
ン層にてなるグーｌ−電極２６を形成した後。
ン層にてなるグーｌ−電極２６を形成した後。
ソース・ド１ツインの低濃度不純物領域２８．２９のた
めにイオン注入を行なう。その後、シリコン酸化膜など
のＭ林ｔｍを堆積Ｌ２．エッチバック法によりゲー１−
１１１２６の側面に絶縁物の側壁３０゜３１を形成し、
その側壁３０．３１をマスクにしてソース・ドレインの
高濃度不純物領域３２．３３のためのイオン注入を行な
う。
めにイオン注入を行なう。その後、シリコン酸化膜など
のＭ林ｔｍを堆積Ｌ２．エッチバック法によりゲー１−
１１１２６の側面に絶縁物の側壁３０゜３１を形成し、
その側壁３０．３１をマスクにしてソース・ドレインの
高濃度不純物領域３２．３３のためのイオン注入を行な
う。
イオン注入時はチャネリング効果を防止するために、イ
オン注入工程は基板２２の表面に垂直な方向ではなく、
その方向から約８度傾いた方向がらイオン注入を行なう
のが普通である。
オン注入工程は基板２２の表面に垂直な方向ではなく、
その方向から約８度傾いた方向がらイオン注入を行なう
のが普通である。
（発明が解決しようとする課題）
低濃度拡散領域２８．２９のためのイオン注入工程にお
いては、ゲート・電極２６の側面は基板表面に対して垂
直方向であり、イオン注入方向は傾いた方向であるため
、ゲート電極２Ｇの影になる部分にはイオンが注入され
ない（シャドウィング（ｓｈ８ｄｏｗ ｉＢ ）効果）
ため、低濃度拡散領域ノー方（図の場合は２９）はグー
１−電極２６とオーバラップし２ない。その結果、拡散
領域２８側をソースとし、拡散領域２９側をトレインと
する場合と、ｙｌ′ｉ極方向を入れ替えて拡散領域２９
側をソースとし、拡散領域２８側をドｌ／−インとする
場合とで特性に非対称性が生ずる。
いては、ゲート・電極２６の側面は基板表面に対して垂
直方向であり、イオン注入方向は傾いた方向であるため
、ゲート電極２Ｇの影になる部分にはイオンが注入され
ない（シャドウィング（ｓｈ８ｄｏｗ ｉＢ ）効果）
ため、低濃度拡散領域ノー方（図の場合は２９）はグー
１−電極２６とオーバラップし２ない。その結果、拡散
領域２８側をソースとし、拡散領域２９側をトレインと
する場合と、ｙｌ′ｉ極方向を入れ替えて拡散領域２９
側をソースとし、拡散領域２８側をドｌ／−インとする
場合とで特性に非対称性が生ずる。
本発明は、低濃度拡散領域のいずれもがグー１−電極と
オーバラップした構造の半導体装置とその製造方法を提
供することを目的とするものである。
オーバラップした構造の半導体装置とその製造方法を提
供することを目的とするものである。
（課題を解決するための手段）
本発明の半導体装置では、ソース領域及びドレイン領域
の高濃度拡散領域のチャネル側の端部に低濃度拡散領域
が形成さ扛ており、ゲーｉ−電極はチャネル長方向の外
側部分が下方向に広がった断面形状をしている。
の高濃度拡散領域のチャネル側の端部に低濃度拡散領域
が形成さ扛ており、ゲーｉ−電極はチャネル長方向の外
側部分が下方向に広がった断面形状をしている。
本発明の半導体装置を製造するために、本発明の方法は
以Ｆの工程（Ａ）から（Ｄ）を含んでいる。
以Ｆの工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）ゲ・−１・電極を形成し、ゲート酸化膜をパター
ン化しない状態でゲート電極と同じ材質の層を堆積し、
エッチバック法によりゲート電極の側面に第］−の側壁
を形成する工程。
ン化しない状態でゲート電極と同じ材質の層を堆積し、
エッチバック法によりゲート電極の側面に第］−の側壁
を形成する工程。
（Ｂ ）第１−の側壁をマスクにして、基板面に垂直な
方向から傾いた方向から基板に不純物イオンを低濃度に
注入する工程、 （Ｃ）絶縁物層を堆積し２、エッチバック法により第１
の側壁りに絶縁物の第２の側壁を形成する工程、 （Ｉ〕）第２の側壁をマスクにしで、基板面に垂直な方
向から傾いた方向から基板に不純物イオンを高濃度に注
入する工程。
方向から傾いた方向から基板に不純物イオンを低濃度に
注入する工程、 （Ｃ）絶縁物層を堆積し２、エッチバック法により第１
の側壁りに絶縁物の第２の側壁を形成する工程、 （Ｉ〕）第２の側壁をマスクにしで、基板面に垂直な方
向から傾いた方向から基板に不純物イオンを高濃度に注
入する工程。
（作用）
ゲート電極のチャネル長方向の外側部分が下方向に広が
っているため、イオン注入方向の傾ぎｉ、Ｊよるシャド
ウィング効果が発生し、 ｔ″、 ＜ ＜なり、両方の
低濃度不純物領域がゲート電極どオーバラップするよう
になる７ 特に、ゲー・ト電極のチャネル長方向の外側部分の表面
の下端部での１妾線とＪん板表面［こ垂直な方向とのな
す角度が、不純物イオンの注入方向と基板表面に垂直な
方向とのなす角度よりも大きい場合には、シャドウィン
グ効果が全くなくなる。
っているため、イオン注入方向の傾ぎｉ、Ｊよるシャド
ウィング効果が発生し、 ｔ″、 ＜ ＜なり、両方の
低濃度不純物領域がゲート電極どオーバラップするよう
になる７ 特に、ゲー・ト電極のチャネル長方向の外側部分の表面
の下端部での１妾線とＪん板表面［こ垂直な方向とのな
す角度が、不純物イオンの注入方向と基板表面に垂直な
方向とのなす角度よりも大きい場合には、シャドウィン
グ効果が全くなくなる。
（実施例）
第１図は一実施例を表わず。
実施例はＮチャネルＭＯ８Ｉ−ランジスタを例にしてａ
明４−るが、ＰチャネルＭ ＯＳ トランジスタの場合
も導電型が逆になるだけで全く同様に本発明を適用する
ことができる。
明４−るが、ＰチャネルＭ ＯＳ トランジスタの場合
も導電型が逆になるだけで全く同様に本発明を適用する
ことができる。
２ば■）型シリコン基板であり、その表面にはゲート酸
化膜４を介してゲ・−１−電極が形成されている。グー
１−電極は多結晶シリコン層し、二でなる主要部分６と
、ゲート長方向の外側部分８，９とからなっている。ゲ
ー １−電極の夕（側部分８，９は上側に広がった断面
形状をしており、外側部分８．う］の干下端での表出１
の接線と基板表面に垂直な方向とのなす角度Ｏ０（第２
図（Ｃ）参照）が、イオン注入方向と」、（板表面に垂
直な方向とのなす角度θ。（第２図（Ｃ）参ｊＷ）より
も大きい。
化膜４を介してゲ・−１−電極が形成されている。グー
１−電極は多結晶シリコン層し、二でなる主要部分６と
、ゲート長方向の外側部分８，９とからなっている。ゲ
ー １−電極の夕（側部分８，９は上側に広がった断面
形状をしており、外側部分８．う］の干下端での表出１
の接線と基板表面に垂直な方向とのなす角度Ｏ０（第２
図（Ｃ）参照）が、イオン注入方向と」、（板表面に垂
直な方向とのなす角度θ。（第２図（Ｃ）参ｊＷ）より
も大きい。
ゲート電極の外側部分８，９とそれぞれオーバラップす
る低濃度拡散領域１０．１１が形成されており、それら
の拡散領域１０．１１よりもチャネル方向の外側方向に
は高濃度拡散領域１４，１５がそれぞれ形成さもている
。
る低濃度拡散領域１０．１１が形成されており、それら
の拡散領域１０．１１よりもチャネル方向の外側方向に
は高濃度拡散領域１４，１５がそれぞれ形成さもている
。
１６はＰＳＧなどの眉間絶縁膜、１８．１９はメタル配
線である。
線である。
第２図により本実施例の製造方法を説明する。
（Ａ）シリコン基板２に従来の方法によってフィールド
酸化膜、ゲート酸化膜４を形成した後、多結晶シリコン
層を堆積し、写真製版とエツチングによってパターン化
を施してゲート電極６を形成する。ゲート電極６の膜厚
は３０００〜４０００人である。
酸化膜、ゲート酸化膜４を形成した後、多結晶シリコン
層を堆積し、写真製版とエツチングによってパターン化
を施してゲート電極６を形成する。ゲート電極６の膜厚
は３０００〜４０００人である。
（Ｂ）ゲート酸化膜４を全面に残した状態のままで、全
面に厚さが１５００〜２５００人程度の多結晶シリコン
１５８ａをＣＶＤ法で堆積し、リンなどの不純物を注入
又は堆積してゲート電ｗＡ６と多結晶シリコン層８ａを
低抵抗化する。
面に厚さが１５００〜２５００人程度の多結晶シリコン
１５８ａをＣＶＤ法で堆積し、リンなどの不純物を注入
又は堆積してゲート電ｗＡ６と多結晶シリコン層８ａを
低抵抗化する。
（Ｃ）多結晶シリコン層８ａにエッチバックを施し、ゲ
ート電極６の側面に多結晶シリコン層の側壁８，９を残
す。
ート電極６の側面に多結晶シリコン層の側壁８，９を残
す。
ゲート電極６の厚さを３０００〜４０００人とし、多結
晶シリコンＭ８ａの厚さを１５００〜２５００人とすれ
ば、側壁８，９の表面の下端部での接線と基板表面に垂
直な方向とのなす角度θ１が８度より大きくなる。
晶シリコンＭ８ａの厚さを１５００〜２５００人とすれ
ば、側壁８，９の表面の下端部での接線と基板表面に垂
直な方向とのなす角度θ１が８度より大きくなる。
側壁８，９をマスクにして注入角０゜（約８度）でリン
イオン又は砒素イオンを注入し、低濃度拡散領域１０．
１１を形成する。このときのイオン注入量はＩ Ｘ １
０”〜Ｉ Ｘ １０１４／ ｃ ｍ２程度とする。
イオン又は砒素イオンを注入し、低濃度拡散領域１０．
１１を形成する。このときのイオン注入量はＩ Ｘ １
０”〜Ｉ Ｘ １０１４／ ｃ ｍ２程度とする。
（Ｄ）その後は従来の方法と同様であり、シリコン酸化
膜１２ａを堆積する。
膜１２ａを堆積する。
（Ｅ）シリコン酸化膜１．２ ａにエッチバックを施し
て多結晶シリコン層の側壁８，９上にそれぞれシリコン
酸化膜の側ｆｆ１１２．１３を形成する。
て多結晶シリコン層の側壁８，９上にそれぞれシリコン
酸化膜の側ｆｆ１１２．１３を形成する。
側壁１２．１３をマスクにしてθ。度の注入角度でリン
イオン又は砒素イオンを注入し、高濃度拡散領域１４．
１５を形成する。
イオン又は砒素イオンを注入し、高濃度拡散領域１４．
１５を形成する。
その後、層間絶縁膜、コンタクトホール、メタル配線、
パッシベーション膜を形成する。拡散領域は層間絶縁膜
形成時の熱処理によって活性化される。
パッシベーション膜を形成する。拡散領域は層間絶縁膜
形成時の熱処理によって活性化される。
第２図（Ｃ）の工程において、多結晶シリコン層８ａを
エッチバックするときに、ゲート電極６がエツチングさ
れて膜減りすることを防ぐために。
エッチバックするときに、ゲート電極６がエツチングさ
れて膜減りすることを防ぐために。
第２図（Ａ）に示されるように、ゲート電極６用の多結
晶シリコン層上に例えばＣＶＤ法などによりシリコン酸
化膜２０を２００〜５００人程度の厚さに堆積しておき
、ゲート電極６の形成時にそのシリコン酸化膜２０もパ
ターン化しておくようにしてもよい。そのシリコン酸化
膜２０はゲート電極６の表面をシリ号イド化する場合に
は除去すればよい。
晶シリコン層上に例えばＣＶＤ法などによりシリコン酸
化膜２０を２００〜５００人程度の厚さに堆積しておき
、ゲート電極６の形成時にそのシリコン酸化膜２０もパ
ターン化しておくようにしてもよい。そのシリコン酸化
膜２０はゲート電極６の表面をシリ号イド化する場合に
は除去すればよい。
（発明の効果）
本発明ではゲート電極がチャネル長方向の外側部分が下
方向に広がった断面形状をしているので、低濃度拡散領
域を形成するためのイオン注入時にはイオン注入方向を
基板表面と垂直な方向から傾けて行なう場合でも、ゲー
ト電極による影ができにくくなり、不純物がゲート電極
下端にも注入される。そしてゲート電極のチャネル長方
向の外側部分もゲート電極の一部であるため、低濃度拡
散領域とゲート電極がオーバラップし、ソースとドレイ
ンの電極を入れ替えた場合でも特性の非対称性が生じな
くなる。
方向に広がった断面形状をしているので、低濃度拡散領
域を形成するためのイオン注入時にはイオン注入方向を
基板表面と垂直な方向から傾けて行なう場合でも、ゲー
ト電極による影ができにくくなり、不純物がゲート電極
下端にも注入される。そしてゲート電極のチャネル長方
向の外側部分もゲート電極の一部であるため、低濃度拡
散領域とゲート電極がオーバラップし、ソースとドレイ
ンの電極を入れ替えた場合でも特性の非対称性が生じな
くなる。
第１図は一実施例を示す断面図、第２図（Ａ）から同図
（Ｅ）は製造方法の一実施例を示す断面図、第３図は従
来のＬＤＤプロセスを説明する断面図である。 ２・・・・・・基板、４・・・・・・ゲート酸化膜、６
・・・・・・ゲート電極、８，９・・・・・・ゲート電
極の外側部分、１０゜１１・・・・・・低濃度拡散領域
。 実用新案登録出願人 株式会社リコー
（Ｅ）は製造方法の一実施例を示す断面図、第３図は従
来のＬＤＤプロセスを説明する断面図である。 ２・・・・・・基板、４・・・・・・ゲート酸化膜、６
・・・・・・ゲート電極、８，９・・・・・・ゲート電
極の外側部分、１０゜１１・・・・・・低濃度拡散領域
。 実用新案登録出願人 株式会社リコー
Claims (2)
- （１）ソース領域及びドレイン領域の高濃度拡散領域の
チャネル側の端部に低濃度拡散領域が形成されており、
ゲート電極はチャネル長方向の外側部分が下方向に広が
った断面形状をしている半導体装置。 - （２）以下の工程（Ａ）から（Ｄ）を含む半導体装置の
製造方法。 （Ａ）ゲート電極を形成し、ゲート酸化膜をパターン化
しない状態でゲート電極と同じ材質の層を堆積し、エッ
チバック法によりゲート電極の側面に第１の側壁を形成
する工程、 （Ｂ）第１の側壁をマスクにして、基板面に垂直な方向
から傾いた方向から基板に不純物イオンを低濃度に注入
する工程、 （Ｃ）絶縁物層を堆積し、エッチバック法により第１の
側壁上に絶縁物の第２の側壁を形成する工程。 （Ｄ）第２の側壁をマスクにして、基板面に垂直な方向
から傾いた方向から基板に不純物イオンを高濃度に注入
する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31717988A JPH02161732A (ja) | 1988-12-14 | 1988-12-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31717988A JPH02161732A (ja) | 1988-12-14 | 1988-12-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02161732A true JPH02161732A (ja) | 1990-06-21 |
Family
ID=18085331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31717988A Pending JPH02161732A (ja) | 1988-12-14 | 1988-12-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02161732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
-
1988
- 1988-12-14 JP JP31717988A patent/JPH02161732A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
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