JPH06267976A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06267976A JPH06267976A JP8011593A JP8011593A JPH06267976A JP H06267976 A JPH06267976 A JP H06267976A JP 8011593 A JP8011593 A JP 8011593A JP 8011593 A JP8011593 A JP 8011593A JP H06267976 A JPH06267976 A JP H06267976A
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Abstract
(57)【要約】
【目的】厚いゲート絶縁膜を用いても、素子特性や生産
性の低下を招かない構造のＭＯＳＦＥＴを有する半導体
装置を提供すること。 【構成】ｐ型シリコン基板１の表面に形成された二つの
ソース・ドレイン拡散層６と、これらソース・ドレイン
拡散層６の間のｐ型シリコン基板１上にゲート絶縁膜２
を介して設けられたゲート電極３と、このゲート電極３
の表面および前記二つのソース・ドレイン拡散層の表面
に形成され、ゲート絶縁膜３よりも薄い絶縁膜５ａ，５
ｂとを備えている。
性の低下を招かない構造のＭＯＳＦＥＴを有する半導体
装置を提供すること。 【構成】ｐ型シリコン基板１の表面に形成された二つの
ソース・ドレイン拡散層６と、これらソース・ドレイン
拡散層６の間のｐ型シリコン基板１上にゲート絶縁膜２
を介して設けられたゲート電極３と、このゲート電極３
の表面および前記二つのソース・ドレイン拡散層の表面
に形成され、ゲート絶縁膜３よりも薄い絶縁膜５ａ，５
ｂとを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタを
有する半導体装置およびその製造方法に関する。
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、記憶装置として、ＥＥＰＲＯＭ等
の半導体記憶装置の開発が進められている。半導体記憶
装置は、機械的駆動部分を有しないので、磁気ディスク
装置に比べて、衝撃に強く、高速アクセスが可能である
という長所を有している。ＥＥＰＲＯＭ等の半導体記憶
装置では、集積密度や消費電力などの点でバイポーラト
ランジスタよりも優れているＭＯＳＦＥＴが用いれてい
る。
の半導体記憶装置の開発が進められている。半導体記憶
装置は、機械的駆動部分を有しないので、磁気ディスク
装置に比べて、衝撃に強く、高速アクセスが可能である
という長所を有している。ＥＥＰＲＯＭ等の半導体記憶
装置では、集積密度や消費電力などの点でバイポーラト
ランジスタよりも優れているＭＯＳＦＥＴが用いれてい
る。
【０００３】図８は、従来のＭＯＳＦＥＴの構造を示す
素子断面図である。
素子断面図である。
【０００４】これを製造工程に従い説明すると、まず、
ｐ型半導体基板９１上にゲート絶縁膜９２を形成する。
次にこのゲート絶縁膜９１上にゲート電極９３を形成す
る。この後、このゲート電極９３をマスクに用いてｎ型
不純物のイオン注入を行なって、ソース・ドレイン拡散
層９４を形成し、ＭＯＳＦＥＴが完成する。
ｐ型半導体基板９１上にゲート絶縁膜９２を形成する。
次にこのゲート絶縁膜９１上にゲート電極９３を形成す
る。この後、このゲート電極９３をマスクに用いてｎ型
不純物のイオン注入を行なって、ソース・ドレイン拡散
層９４を形成し、ＭＯＳＦＥＴが完成する。
【０００５】ところで、ＥＥＰＲＯＭ等の半導体記憶装
置では、比較的高い電圧でＭＯＳＦＥＴを動作させるた
め、絶縁耐圧を確保するために、ゲート絶縁膜９１を厚
くする必要がある。例えば、２５Ｖを使用する場合に
は、ゲート絶縁膜９１は５５ｎｍ程度の厚膜となる。こ
のため、ソース・ドレイン拡散層９４を形成するには、
高い加速電圧のイオン注入が必要となる。
置では、比較的高い電圧でＭＯＳＦＥＴを動作させるた
め、絶縁耐圧を確保するために、ゲート絶縁膜９１を厚
くする必要がある。例えば、２５Ｖを使用する場合に
は、ゲート絶縁膜９１は５５ｎｍ程度の厚膜となる。こ
のため、ソース・ドレイン拡散層９４を形成するには、
高い加速電圧のイオン注入が必要となる。
【０００６】しかしながら、加速電圧が高くなると、上
記ｎ型不純物イオンがゲート電極９３を突き抜け、チャ
ネルとなるｐ型半導体基板９１の表面にｎ型不純物イオ
ン９５が注入され、しきい値電圧が変動するという問題
が生じる。また、加速電圧の増加に伴って、ソース・ド
レイン拡散層の形成工程のスループットが低下するとい
う問題もあった。
記ｎ型不純物イオンがゲート電極９３を突き抜け、チャ
ネルとなるｐ型半導体基板９１の表面にｎ型不純物イオ
ン９５が注入され、しきい値電圧が変動するという問題
が生じる。また、加速電圧の増加に伴って、ソース・ド
レイン拡散層の形成工程のスループットが低下するとい
う問題もあった。
【０００７】
【発明が解決しようとする課題】上述の如く、従来のＥ
ＥＰＲＯＭ等の半導体記憶装置に用いられるＭＯＳＦＥ
Ｔは、高い電圧で駆動されるため、絶縁耐圧を確保する
ために、ゲート絶縁膜を厚くする必要があった。このた
め、ソース・ドレイン拡散層の形成工程で、高加速電圧
のイオン注入が必要になり、これによって、しきい値電
圧が変動したり、ソース・ドレイン拡散層の形成工程の
スループットが低下するという問題があった。
ＥＰＲＯＭ等の半導体記憶装置に用いられるＭＯＳＦＥ
Ｔは、高い電圧で駆動されるため、絶縁耐圧を確保する
ために、ゲート絶縁膜を厚くする必要があった。このた
め、ソース・ドレイン拡散層の形成工程で、高加速電圧
のイオン注入が必要になり、これによって、しきい値電
圧が変動したり、ソース・ドレイン拡散層の形成工程の
スループットが低下するという問題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、厚いゲート絶縁膜を用
いても、素子特性や生産性の低下を招かない構造のＭＯ
ＳＦＥＴを有する半導体装置およびその製造方法を提供
することにある。
ので、その目的とするところは、厚いゲート絶縁膜を用
いても、素子特性や生産性の低下を招かない構造のＭＯ
ＳＦＥＴを有する半導体装置およびその製造方法を提供
することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置（請求項１）は、半導体基板
の表面に形成された二つのソース・ドレイン拡散層と、
これらソース・ドレイン拡散層の間の前記半導体基板上
にゲート絶縁膜を介して設けられたゲート電極と、この
ゲート電極の表面および前記二つのソース・ドレイン拡
散層の表面に形成され、前記ゲート絶縁膜よりも薄い絶
縁膜とを備えたことを特徴とする。
めに、本発明の半導体装置（請求項１）は、半導体基板
の表面に形成された二つのソース・ドレイン拡散層と、
これらソース・ドレイン拡散層の間の前記半導体基板上
にゲート絶縁膜を介して設けられたゲート電極と、この
ゲート電極の表面および前記二つのソース・ドレイン拡
散層の表面に形成され、前記ゲート絶縁膜よりも薄い絶
縁膜とを備えたことを特徴とする。
【００１０】また、本発明の半導体装置の製造方法（請
求項２）は、半導体基板上にゲート絶縁膜，ゲート電極
を順次形する工程と、前記半導体基板の表面に前記ゲー
ト絶縁膜よりも薄い絶縁膜を形成する工程と、前記ゲー
ト電極をマスクとしてイオン注入を行ない、ソース・ド
レイン拡散層を形成する工程とを備えたことを特徴とす
る。
求項２）は、半導体基板上にゲート絶縁膜，ゲート電極
を順次形する工程と、前記半導体基板の表面に前記ゲー
ト絶縁膜よりも薄い絶縁膜を形成する工程と、前記ゲー
ト電極をマスクとしてイオン注入を行ない、ソース・ド
レイン拡散層を形成する工程とを備えたことを特徴とす
る。
【００１１】
【作用】本発明によれば、ソース・ドレイン拡散層の表
面の絶縁膜の膜厚が、ゲート絶縁膜のそれよりも薄いの
で、従来よりも低い加速電圧のイオン注入により、ソー
ス・ドレイン拡散層を形成できる。このため、厚いゲー
ト絶縁膜を用いても、イオンのゲート電極の突き抜けに
よるしきい値電圧の変動や、ソース・ドレイン拡散層の
形成工程のスループットの低下を防止できる。
面の絶縁膜の膜厚が、ゲート絶縁膜のそれよりも薄いの
で、従来よりも低い加速電圧のイオン注入により、ソー
ス・ドレイン拡散層を形成できる。このため、厚いゲー
ト絶縁膜を用いても、イオンのゲート電極の突き抜けに
よるしきい値電圧の変動や、ソース・ドレイン拡散層の
形成工程のスループットの低下を防止できる。
【００１２】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１３】図１は、本発明の第１の実施例に係る半導
体装置のＭＯＳＦＥＴの形成方法を示す工程断面図であ
る。
体装置のＭＯＳＦＥＴの形成方法を示す工程断面図であ
る。
【００１４】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１上にゲート絶縁膜となる厚さ５５ｎｍのシリ
コン酸化膜２を熱酸化法により形成する。
コン基板１上にゲート絶縁膜となる厚さ５５ｎｍのシリ
コン酸化膜２を熱酸化法により形成する。
【００１５】次に図１（ｂ）に示すように、シリコン酸
化膜２上にゲート電極となるｎ型ポリシリコン膜３を形
成した後、このｎ型ポリシリコン膜３上にゲート電極作
成用のフォトレジストパターン４を形成する。
化膜２上にゲート電極となるｎ型ポリシリコン膜３を形
成した後、このｎ型ポリシリコン膜３上にゲート電極作
成用のフォトレジストパターン４を形成する。
【００１６】次に図１（ｃ）に示すように、フォトレジ
ストパターン４をマスクとしてｎ型ポリシリコン膜３を
反応性イオンエッチングによってエッチングして、ゲー
ト電極３を形成し、引き続き、フォトレジストパターン
４をマスクとしてシリコン酸化膜２をエッチングして、
ゲート絶縁膜２を形成する。この後、フォトレジストパ
ターン４を剥離する。
ストパターン４をマスクとしてｎ型ポリシリコン膜３を
反応性イオンエッチングによってエッチングして、ゲー
ト電極３を形成し、引き続き、フォトレジストパターン
４をマスクとしてシリコン酸化膜２をエッチングして、
ゲート絶縁膜２を形成する。この後、フォトレジストパ
ターン４を剥離する。
【００１７】次に図１（ｄ）に示すように、熱酸化法を
用いて、ｐ型シリコン基板１の表面に、ゲート絶縁膜２
よりも薄いシリコン酸化膜５ａ（例えば、２０ｎｍ）を
形成する同時に、ゲート電極３の表面にもシリコン酸化
膜５ｂを形成する。
用いて、ｐ型シリコン基板１の表面に、ゲート絶縁膜２
よりも薄いシリコン酸化膜５ａ（例えば、２０ｎｍ）を
形成する同時に、ゲート電極３の表面にもシリコン酸化
膜５ｂを形成する。
【００１８】この後、ゲート電極３をマスクとしてｎ型
不純物イオンをｐ型シリコン基板１に注入して、ソース
・ドレイン拡散層６を形成することにより、ＭＯＳＦＥ
Ｔの基本構造が完成する。
不純物イオンをｐ型シリコン基板１に注入して、ソース
・ドレイン拡散層６を形成することにより、ＭＯＳＦＥ
Ｔの基本構造が完成する。
【００１９】このとき、ｐ型シリコン基板１上の絶縁膜
であるシリコン酸化膜５ａは、ゲート絶縁膜２よりも薄
いので、従来よりも低い加速電圧のイオン注入でも、ソ
ース・ドレイン拡散層６を形成できる。
であるシリコン酸化膜５ａは、ゲート絶縁膜２よりも薄
いので、従来よりも低い加速電圧のイオン注入でも、ソ
ース・ドレイン拡散層６を形成できる。
【００２０】このため、上記ｎ型不純物イオンがゲート
電極９３を突き抜け、チャネルとなるｐ型半導体基板１
の表面にｎ型不純物イオンが注入されなくなるので、し
きい値電圧が変動し、素子特性が劣化するという問題は
生じない。更に、ソース・ドレイン拡散層６の形成工程
のスループットの低下による生産性の低下も生じない。
電極９３を突き抜け、チャネルとなるｐ型半導体基板１
の表面にｎ型不純物イオンが注入されなくなるので、し
きい値電圧が変動し、素子特性が劣化するという問題は
生じない。更に、ソース・ドレイン拡散層６の形成工程
のスループットの低下による生産性の低下も生じない。
【００２１】最後に、公知のＭＯＳプロセスにより、全
面に層間絶縁膜７を堆積した後、ゲート電極３や、ソー
ス・ドレイン拡散層６との電気的コンタクトを取るため
のコンタクトホール（不図示）を開口し、配線する。
面に層間絶縁膜７を堆積した後、ゲート電極３や、ソー
ス・ドレイン拡散層６との電気的コンタクトを取るため
のコンタクトホール（不図示）を開口し、配線する。
【００２２】以上述べたように、本実施例によれば、ソ
ース・ドレイン拡散層上の絶縁膜の厚さをゲート絶縁膜
のそれよりも小さくできるので、低加速電圧のイオン注
入によってソース・ドレイン拡散層を形成できる。した
がって、素子特性の劣化や生産性の低下を招かないＭＯ
ＳＦＥＴを有する半導体装置が得られる。
ース・ドレイン拡散層上の絶縁膜の厚さをゲート絶縁膜
のそれよりも小さくできるので、低加速電圧のイオン注
入によってソース・ドレイン拡散層を形成できる。した
がって、素子特性の劣化や生産性の低下を招かないＭＯ
ＳＦＥＴを有する半導体装置が得られる。
【００２３】図２は、本発明の第２の実施例に係る半導
体装置のＭＯＳＦＥＴの構造を示す素子断面図である。
体装置のＭＯＳＦＥＴの構造を示す素子断面図である。
【００２４】これは図１のＭＯＳＦＥＴの一部を変形し
た例で、シリコン酸化膜５ａとシリコン酸化膜５ｂとが
一体的になったものである。このようなＭＯＳＦＥＴ
は、例えば、酸化速度を速めることで形成できる。
た例で、シリコン酸化膜５ａとシリコン酸化膜５ｂとが
一体的になったものである。このようなＭＯＳＦＥＴ
は、例えば、酸化速度を速めることで形成できる。
【００２５】図３，図４は、本発明の第３の実施例に係
る半導体装置のＭＯＳＦＥＴの形成方法を示す工程断面
図である。これは本発明をＬＤＤ構造のＭＯＳＦＥＴに
適用した例である。
る半導体装置のＭＯＳＦＥＴの形成方法を示す工程断面
図である。これは本発明をＬＤＤ構造のＭＯＳＦＥＴに
適用した例である。
【００２６】まず、図３（ａ）に示すように、ｐ型シリ
コン基板１１上にゲート絶縁膜となるシリコン酸化膜１
２を熱酸化法により形成する。
コン基板１１上にゲート絶縁膜となるシリコン酸化膜１
２を熱酸化法により形成する。
【００２７】次に図３（ｂ）に示すように、シリコン酸
化膜１２上にゲート電極となるｎ型ポリシリコン膜１３
を形成した後、このｎ型ポリシリコン膜１３上にゲート
電極作成用のフォトレジストパターン１０を形成する。
化膜１２上にゲート電極となるｎ型ポリシリコン膜１３
を形成した後、このｎ型ポリシリコン膜１３上にゲート
電極作成用のフォトレジストパターン１０を形成する。
【００２８】次に図３（ｃ）に示すように、フォトレジ
ストパターン１０をマスクとして、ｎ型ポリシリコン膜
１３を反応性イオンエッチングによりエッチングし、ゲ
ート電極１３を形成する。次いでフォトレジストパター
ン１０を剥離した後、熱酸化法により、ゲート電極１３
の表面にシリコン酸化膜１４を形成する。この後、ゲー
ト電極１３をマスクとしてｎ型不純物イオン、例えば、
Ｐ（リン）をシリコン基板１１の表面に注入し、低不純
物濃度の浅いｎ- 型ソース・ドレイン拡散層１５ａを形
成する。
ストパターン１０をマスクとして、ｎ型ポリシリコン膜
１３を反応性イオンエッチングによりエッチングし、ゲ
ート電極１３を形成する。次いでフォトレジストパター
ン１０を剥離した後、熱酸化法により、ゲート電極１３
の表面にシリコン酸化膜１４を形成する。この後、ゲー
ト電極１３をマスクとしてｎ型不純物イオン、例えば、
Ｐ（リン）をシリコン基板１１の表面に注入し、低不純
物濃度の浅いｎ- 型ソース・ドレイン拡散層１５ａを形
成する。
【００２９】次に図４（ａ）に示すように、高不純物濃
度の深いｎ+ 型ソース・ドレイン拡散層となる領域以外
をマスクするフォトレジストパターン１６を形成した
後、図４（ｂ）に示すように、このフォトレジストパタ
ーン１６をマスクとしてシリコン酸化膜１２をエッチン
グし、ゲート絶縁膜１２を形成する。ここで、絶縁耐圧
向上のためにゲート絶縁膜１２とｎ- 型ソース・ドレイ
ン拡散層１５ａとの一部が図示の如きにオーバーラップ
するように、ゲート絶縁膜１２を形成する。
度の深いｎ+ 型ソース・ドレイン拡散層となる領域以外
をマスクするフォトレジストパターン１６を形成した
後、図４（ｂ）に示すように、このフォトレジストパタ
ーン１６をマスクとしてシリコン酸化膜１２をエッチン
グし、ゲート絶縁膜１２を形成する。ここで、絶縁耐圧
向上のためにゲート絶縁膜１２とｎ- 型ソース・ドレイ
ン拡散層１５ａとの一部が図示の如きにオーバーラップ
するように、ゲート絶縁膜１２を形成する。
【００３０】次に高不純物濃度の深いｎ+ 型ソース・ド
レイン拡散層となる領域のｎ- 型ソース・ドレイン拡散
層１５ａの表面を露出させ、この露出したソース・ドレ
イン拡散層１５ａ上に、ゲート絶縁膜１２よりも薄いシ
リコン酸化膜１７（例えば、２０ｎｍ）を熱酸化法によ
り形成する。
レイン拡散層となる領域のｎ- 型ソース・ドレイン拡散
層１５ａの表面を露出させ、この露出したソース・ドレ
イン拡散層１５ａ上に、ゲート絶縁膜１２よりも薄いシ
リコン酸化膜１７（例えば、２０ｎｍ）を熱酸化法によ
り形成する。
【００３１】次に図４（ｃ）に示すように、高不純物濃
度の深いｎ+ 型ソース・ドレイン拡散層となる領域以外
をマスクするフォトレジストパターン（不図示）を形成
した後、このフォトレジストパターンをマスクとしてｎ
型不純物のイオン注入を行なって、高不純物濃度の深い
ｎ+ 型ソース・ドレイン拡散層１５ｂを形成する。ここ
で、ｎ型不純物として、Ａｓ（砒素）を用いることが好
ましい。
度の深いｎ+ 型ソース・ドレイン拡散層となる領域以外
をマスクするフォトレジストパターン（不図示）を形成
した後、このフォトレジストパターンをマスクとしてｎ
型不純物のイオン注入を行なって、高不純物濃度の深い
ｎ+ 型ソース・ドレイン拡散層１５ｂを形成する。ここ
で、ｎ型不純物として、Ａｓ（砒素）を用いることが好
ましい。
【００３２】このとき、ｎ+ 型ソース・ドレイン拡散層
１５ｂとなる領域上のシリコン酸化膜１７は、ゲート電
極１３の近傍のｎ- 型ソース・ドレイン拡散層１５ａ上
のゲート絶縁膜１２よりも薄いので、従来よりも低い加
速電圧で形成できる。具体的には、例えば、加速電圧１
００ｋｅＶの条件でＡｓのイオン注入を行なえる。
１５ｂとなる領域上のシリコン酸化膜１７は、ゲート電
極１３の近傍のｎ- 型ソース・ドレイン拡散層１５ａ上
のゲート絶縁膜１２よりも薄いので、従来よりも低い加
速電圧で形成できる。具体的には、例えば、加速電圧１
００ｋｅＶの条件でＡｓのイオン注入を行なえる。
【００３３】このため、ｎ+ 型ソース・ドレイン拡散層
１５ｂの形成工程のスループットの低下や、ゲート絶縁
膜１２の下部の浅いｎ- 型ソース・ドレイン拡散層１５
ａの不純物濃度の増加を防止できる。
１５ｂの形成工程のスループットの低下や、ゲート絶縁
膜１２の下部の浅いｎ- 型ソース・ドレイン拡散層１５
ａの不純物濃度の増加を防止できる。
【００３４】最後に、公知のＭＯＳプロセスにより、全
面に層間絶縁膜１８を堆積した後、ゲート電極１３や、
ソース・ドレイン拡散層１５ｂとの電気的コンタクトを
取るためのコンタクトホール（不図示）を開口し、配線
を行なう。
面に層間絶縁膜１８を堆積した後、ゲート電極１３や、
ソース・ドレイン拡散層１５ｂとの電気的コンタクトを
取るためのコンタクトホール（不図示）を開口し、配線
を行なう。
【００３５】図５は、本発明の本発明の第３の実施例に
係る半導体装置のＭＯＳＦＥＴの形成方法を示す工程断
面図である。なお、図３，４のＭＯＳＦＥＴと対応する
部分には図１と同一符号を付してある。
係る半導体装置のＭＯＳＦＥＴの形成方法を示す工程断
面図である。なお、図３，４のＭＯＳＦＥＴと対応する
部分には図１と同一符号を付してある。
【００３６】まず、図５（ａ）に示すように、第３の実
施例と同様な方法により、ｐ型シリコン基板１１上にゲ
ート絶縁膜となるシリコン酸化膜１２，ゲート電極１
３，シリコン酸化膜１４，低不純物濃度の浅いｎ- 型ソ
ース・ドレイン拡散層１５ａを形成する。この後、全面
に厚さ５０〜１００ｎｍ程度の窒化膜１９を形成する。
ここで、窒化膜１９の代わりにはシリコン酸化膜を用い
ても良い。
施例と同様な方法により、ｐ型シリコン基板１１上にゲ
ート絶縁膜となるシリコン酸化膜１２，ゲート電極１
３，シリコン酸化膜１４，低不純物濃度の浅いｎ- 型ソ
ース・ドレイン拡散層１５ａを形成する。この後、全面
に厚さ５０〜１００ｎｍ程度の窒化膜１９を形成する。
ここで、窒化膜１９の代わりにはシリコン酸化膜を用い
ても良い。
【００３７】次に図５（ｂ）に示すように、高不純物濃
度の深いｎ+ 型ソース・ドレイン拡散層となる領域以外
をマスクするフォトレジストパターン２０を形成する。
度の深いｎ+ 型ソース・ドレイン拡散層となる領域以外
をマスクするフォトレジストパターン２０を形成する。
【００３８】次に図５（ｃ）に示すように、フォトレジ
ストパターン２０をマスクとして、シリコン酸化膜１２
および窒化膜１９をエッチングし、高不純物濃度の深い
ｎ+型ソース・ドレイン拡散層となる領域のｎ- 型ソー
ス・ドレイン拡散層１５ａの表面を露出させる。この
後、フォトレジストパターン２０を剥離する。
ストパターン２０をマスクとして、シリコン酸化膜１２
および窒化膜１９をエッチングし、高不純物濃度の深い
ｎ+型ソース・ドレイン拡散層となる領域のｎ- 型ソー
ス・ドレイン拡散層１５ａの表面を露出させる。この
後、フォトレジストパターン２０を剥離する。
【００３９】次に図５（ｄ）に示すように、この露出し
たｎ- 型ソース・ドレイン拡散層１５ａの表面に、ゲー
ト絶縁膜１２よりも薄いシリコン酸化膜１６（例えば、
２０ｎｍ）を形成する。この後、ゲート絶縁膜１２，ゲ
ート電極１３，窒化膜１９をマスクとしてイオン注入を
行なうことにより、自己整合的に高不純物濃度の深いｎ
+ 型ソース・ドレイン拡散層１５ｂを形成する。この結
果、先の実施例よりも精度良くｎ+ 型ソース・ドレイン
拡散層１５ｂを形成できる。
たｎ- 型ソース・ドレイン拡散層１５ａの表面に、ゲー
ト絶縁膜１２よりも薄いシリコン酸化膜１６（例えば、
２０ｎｍ）を形成する。この後、ゲート絶縁膜１２，ゲ
ート電極１３，窒化膜１９をマスクとしてイオン注入を
行なうことにより、自己整合的に高不純物濃度の深いｎ
+ 型ソース・ドレイン拡散層１５ｂを形成する。この結
果、先の実施例よりも精度良くｎ+ 型ソース・ドレイン
拡散層１５ｂを形成できる。
【００４０】最後に、公知のＭＯＳプロセスにより、全
面に層間絶縁膜１８を堆積した後、ゲート電極１３や、
ソース・ドレイン拡散層１５ｂとの電気的コンタクトを
取るためのコンタクトホール（不図示）を開口し、配線
を行なう。
面に層間絶縁膜１８を堆積した後、ゲート電極１３や、
ソース・ドレイン拡散層１５ｂとの電気的コンタクトを
取るためのコンタクトホール（不図示）を開口し、配線
を行なう。
【００４１】図６は、本発明の本発明の第５の実施例に
係る半導体装置のＭＯＳＦＥＴの形成方法を示す工程断
面図である。これは本発明に係るＭＯＳＦＥＴ（以下、
第１のＭＯＳＦＥＴという）と従来のＭＯＳＦＥＴ（以
下、第２のＭＯＳＦＥＴという）とが混在している例で
ある。
係る半導体装置のＭＯＳＦＥＴの形成方法を示す工程断
面図である。これは本発明に係るＭＯＳＦＥＴ（以下、
第１のＭＯＳＦＥＴという）と従来のＭＯＳＦＥＴ（以
下、第２のＭＯＳＦＥＴという）とが混在している例で
ある。
【００４２】まず、図６（ａ）に示すように、ｐ型シリ
コン基板２１上に第１のＭＯＳＦＥＴのゲート絶縁膜と
なるシリコン酸化膜２２を形成する。次いでこのシリコ
ン酸化膜２２上にフォトレジストパターン２３を形成す
る。
コン基板２１上に第１のＭＯＳＦＥＴのゲート絶縁膜と
なるシリコン酸化膜２２を形成する。次いでこのシリコ
ン酸化膜２２上にフォトレジストパターン２３を形成す
る。
【００４３】次に図６（ｂ）に示すように、フォトレジ
ストパターン２３をマスクとして、シリコン酸化膜２２
をエッチングし、ゲート絶縁膜２２を形成する。
ストパターン２３をマスクとして、シリコン酸化膜２２
をエッチングし、ゲート絶縁膜２２を形成する。
【００４４】次に図６（ｃ）に示すように、熱酸化法に
より、ｐ型シリコン基板２１の表面に、ゲート絶縁膜２
２よりも薄いシリコン酸化膜２３を形成する。このシリ
コン酸化膜２３は、第２のＭＯＳＦＥＴのゲート絶縁膜
の機能も果たす。
より、ｐ型シリコン基板２１の表面に、ゲート絶縁膜２
２よりも薄いシリコン酸化膜２３を形成する。このシリ
コン酸化膜２３は、第２のＭＯＳＦＥＴのゲート絶縁膜
の機能も果たす。
【００４５】この後、全面にゲート電極となる導電性膜
を形成し、この導電性膜をパターニングすることによ
り、第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴのゲ
ート電極２４を同時に形成する。次いでゲート電極２４
をマスクとしてｎ型不純物のイオン注入を行なって、低
不純物濃度の浅いソース・ドレイン拡散層２５ａを形成
する。このように、２種類の膜厚の絶縁膜を形成した後
にソース・ドレイン拡散層を形成しても良い。これは先
の実施例に適用しても良い。これによりｎ- プロファイ
ルが自己整合的にゲート端にみに薄く浅く形成できるた
めデバイス特性が向上する。
を形成し、この導電性膜をパターニングすることによ
り、第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴのゲ
ート電極２４を同時に形成する。次いでゲート電極２４
をマスクとしてｎ型不純物のイオン注入を行なって、低
不純物濃度の浅いソース・ドレイン拡散層２５ａを形成
する。このように、２種類の膜厚の絶縁膜を形成した後
にソース・ドレイン拡散層を形成しても良い。これは先
の実施例に適用しても良い。これによりｎ- プロファイ
ルが自己整合的にゲート端にみに薄く浅く形成できるた
めデバイス特性が向上する。
【００４６】次に図６（ｄ）に示すように、フォトレジ
ストパターン２７を形成し、これをマスクとしてｎ型不
純物のイオン注入を行なって、高不純物濃度の深いソー
ス・ドレイン拡散層２５ｂを形成する。この後、フォト
レジストパターン２７を剥離する。
ストパターン２７を形成し、これをマスクとしてｎ型不
純物のイオン注入を行なって、高不純物濃度の深いソー
ス・ドレイン拡散層２５ｂを形成する。この後、フォト
レジストパターン２７を剥離する。
【００４７】最後に、先の実施例と同様に、全面に層間
絶縁膜（不図示）を堆積した後、ゲート電極２４などと
の電気的コンタクトを取るためのコンタクトホール（不
図示）を開口する。
絶縁膜（不図示）を堆積した後、ゲート電極２４などと
の電気的コンタクトを取るためのコンタクトホール（不
図示）を開口する。
【００４８】以上述べた方法によれば、第１のＭＯＳＦ
ＥＴと第２のＭＯＳＦＥＴとが混在していても、これら
ＭＯＳＦＥＴを同時に形成できる。このため、本実施例
によれば、例えば、図７に示す半導体メモリ装置のよう
に、高耐圧が要求されるロウ系３３，カラム系３４，メ
モリセル３５，昇圧回路３６等の高電圧（〜２０Ｖ）部
と、相対的に高耐圧が要求されない外部電源３１，周辺
回路３３等の低電圧（３〜５Ｖ）部とが混在している半
導体装置を工程数の増加を招くこと無く製造できる。
ＥＴと第２のＭＯＳＦＥＴとが混在していても、これら
ＭＯＳＦＥＴを同時に形成できる。このため、本実施例
によれば、例えば、図７に示す半導体メモリ装置のよう
に、高耐圧が要求されるロウ系３３，カラム系３４，メ
モリセル３５，昇圧回路３６等の高電圧（〜２０Ｖ）部
と、相対的に高耐圧が要求されない外部電源３１，周辺
回路３３等の低電圧（３〜５Ｖ）部とが混在している半
導体装置を工程数の増加を招くこと無く製造できる。
【００４９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｎ型ＭＯＳ
トランジスタを用いた半導体装置について説明したが、
本発明は、ｐ型ＭＯＳトランジスタを用いた半導体装置
にも適用できる。
るものではない。例えば、上記実施例では、ｎ型ＭＯＳ
トランジスタを用いた半導体装置について説明したが、
本発明は、ｐ型ＭＯＳトランジスタを用いた半導体装置
にも適用できる。
【００５０】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【００５１】
【発明の効果】以上詳述したように本発明によれば、ソ
ース・ドレイン拡散層の表面の絶縁膜の膜厚が、ゲート
絶縁膜のそれよりも薄いので、従来よりも低い加速電圧
のイオン注入により、ソース・ドレイン拡散層を形成で
きる。このため、厚いゲート絶縁膜を用いても、イオン
のゲート電極の突き抜けによるしきい値電圧の変動等の
素子特性の劣化や、ソース・ドレイン拡散層の形成工程
のスループットの低下による生産性の低下を防止でき
る。
ース・ドレイン拡散層の表面の絶縁膜の膜厚が、ゲート
絶縁膜のそれよりも薄いので、従来よりも低い加速電圧
のイオン注入により、ソース・ドレイン拡散層を形成で
きる。このため、厚いゲート絶縁膜を用いても、イオン
のゲート電極の突き抜けによるしきい値電圧の変動等の
素子特性の劣化や、ソース・ドレイン拡散層の形成工程
のスループットの低下による生産性の低下を防止でき
る。
【図１】本発明の第１の実施例に係る半導体装置のＭＯ
ＳＦＥＴの形成方法を示す工程断面図。
ＳＦＥＴの形成方法を示す工程断面図。
【図２】本発明の第２の実施例に係る半導体装置のＭＯ
ＳＦＥＴの構造を示す素子断面図。
ＳＦＥＴの構造を示す素子断面図。
【図３】本発明の第３の実施例に係る半導体装置のＭＯ
ＳＦＥＴの前半の形成方法を示す工程断面図。
ＳＦＥＴの前半の形成方法を示す工程断面図。
【図４】本発明の第３の実施例に係る半導体装置のＭＯ
ＳＦＥＴの後半の形成方法を示す工程断面図。
ＳＦＥＴの後半の形成方法を示す工程断面図。
【図５】本発明の本発明の第４の実施例に係る半導体装
置のＭＯＳＦＥＴの形成方法を示す工程断面図。
置のＭＯＳＦＥＴの形成方法を示す工程断面図。
【図６】本発明の本発明の第５の実施例に係る半導体装
置のＭＯＳＦＥＴの形成方法を示す工程断面図。
置のＭＯＳＦＥＴの形成方法を示す工程断面図。
【図７】半導体メモリ装置の概略構成を示すブロック
図。
図。
【図８】従来のＭＯＳＦＥＴの構造を示す素子断面図。
１…ｐ型シリコン基板、２…ゲート絶縁膜、３…ゲート
電極、４…フォトレジストパターン、５ａ，５ｂ…薄い
シリコン酸化膜、６…ソース・ドレイン拡散層、７…層
間絶縁膜、１０…フォトレジストパターン、１１…ｐ型
シリコン基板、１２…ゲート絶縁膜、１３…ゲート電
極、１４…シリコン酸化膜、１５ａ，１５ｂ…ソース・
ドレイン拡散層、１６…フォトレジストパターン、１７
…シリコン酸化膜、１８…層間絶縁膜、１９…窒化膜、
２０…フォトレジストパターン、２１…ｐ型シリコン基
板、２２…ゲート絶縁膜、２３…フォトレジストパター
ン、２４…ゲート電極、２５ａ，２５ｂ…ソース・ドレ
イン拡散層、２６…シリコン酸化膜、２７…フォトレジ
ストパターン
電極、４…フォトレジストパターン、５ａ，５ｂ…薄い
シリコン酸化膜、６…ソース・ドレイン拡散層、７…層
間絶縁膜、１０…フォトレジストパターン、１１…ｐ型
シリコン基板、１２…ゲート絶縁膜、１３…ゲート電
極、１４…シリコン酸化膜、１５ａ，１５ｂ…ソース・
ドレイン拡散層、１６…フォトレジストパターン、１７
…シリコン酸化膜、１８…層間絶縁膜、１９…窒化膜、
２０…フォトレジストパターン、２１…ｐ型シリコン基
板、２２…ゲート絶縁膜、２３…フォトレジストパター
ン、２４…ゲート電極、２５ａ，２５ｂ…ソース・ドレ
イン拡散層、２６…シリコン酸化膜、２７…フォトレジ
ストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 首藤 晋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (2)
- 【請求項１】半導体基板の表面に形成された二つのソー
ス・ドレイン拡散層と、 これらソース・ドレイン拡散層の間の前記半導体基板上
にゲート絶縁膜を介して設けられたゲート電極と、 このゲート電極の表面および前記二つのソース・ドレイ
ン拡散層の表面に形成され、前記ゲート絶縁膜よりも薄
い絶縁膜とを具備してなることを特徴とする半導体装
置。 - 【請求項２】半導体基板上にゲート絶縁膜，ゲート電極
を順次形する工程と、 前記半導体基板の表面および前記ゲート電極の表面に前
記ゲート絶縁膜よりも薄い絶縁膜を形成する工程と、 前記ゲート電極をマスクとしてイオン注入を行ない、ソ
ース・ドレイン拡散層を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011593A JPH06267976A (ja) | 1993-03-15 | 1993-03-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8011593A JPH06267976A (ja) | 1993-03-15 | 1993-03-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267976A true JPH06267976A (ja) | 1994-09-22 |
Family
ID=13709197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011593A Pending JPH06267976A (ja) | 1993-03-15 | 1993-03-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977559A (en) * | 1995-09-29 | 1999-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor having a catalyst element in its active regions |
-
1993
- 1993-03-15 JP JP8011593A patent/JPH06267976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977559A (en) * | 1995-09-29 | 1999-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor having a catalyst element in its active regions |
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