JPH0831539B2 - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH0831539B2 JPH0831539B2 JP2128023A JP12802390A JPH0831539B2 JP H0831539 B2 JPH0831539 B2 JP H0831539B2 JP 2128023 A JP2128023 A JP 2128023A JP 12802390 A JP12802390 A JP 12802390A JP H0831539 B2 JPH0831539 B2 JP H0831539B2
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Description
【発明の詳細な説明】 〔概要〕 不揮発性メモリの製造方法に係り，特に素子分離領域
の形成方法に関し， チャネルストッパ領域の横方向の拡がりを防止して素
子劣化の抑制と素子の微細化を可能にし，プログラム注
入により素子分離が阻害されないことを目的とし， １）半導体基板上の分離領域にフィールド酸化膜を形成
し，該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し，次いで該基板上に該素子領域を含んで
ゲート電極を形成し，該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と，該分離領域の該基板内に該ゲー
ト電極及び該フィールド酸化膜を通して該基板と同じ導
電型の不純物のイオンを注入してチャネルストッパ領域
を形成する工程とを有するように構成する。
の形成方法に関し， チャネルストッパ領域の横方向の拡がりを防止して素
子劣化の抑制と素子の微細化を可能にし，プログラム注
入により素子分離が阻害されないことを目的とし， １）半導体基板上の分離領域にフィールド酸化膜を形成
し，該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し，次いで該基板上に該素子領域を含んで
ゲート電極を形成し，該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と，該分離領域の該基板内に該ゲー
ト電極及び該フィールド酸化膜を通して該基板と同じ導
電型の不純物のイオンを注入してチャネルストッパ領域
を形成する工程とを有するように構成する。
２）上記１）に記載の工程と，書込を行うセルFETのチ
ャネル領域に該基板と反対導電型の不純物のイオンを注
入する工程とを有するように構成する。
ャネル領域に該基板と反対導電型の不純物のイオンを注
入する工程とを有するように構成する。
３）上記２）に記載の工程と，該フィールド酸化膜の形
成前に，該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有するように構成す
る。
成前に，該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有するように構成す
る。
本発明は不揮発性メモリの製造方法に係り，特に素子
分離領域の形成方法に関する。
分離領域の形成方法に関する。
近年の，集積回路においては素子の微細化が不可欠
で，なおかつ素子分離を十分に行う必要がある。
で，なおかつ素子分離を十分に行う必要がある。
特に，マスクROMのように集積度の高い不揮発性メモ
リは，構成するセルのトラジスタが極限まで微細化され
ているので，素子分離技術が重要になっており，この要
望に適した技術として本発明を利用することができる。
リは，構成するセルのトラジスタが極限まで微細化され
ているので，素子分離技術が重要になっており，この要
望に適した技術として本発明を利用することができる。
第４図（ａ）〜（ｄ）は従来例による素子分離方法を
説明する断面図である。
説明する断面図である。
第４図（ａ）において,p型珪素（ｐ−Si）基板１上に
LOCOS（部分酸化）用の熱酸化による下敷二酸化珪素（S
iO2）膜２と気相成長（CVD）法による窒化珪素（Si
3N4）膜３を被着する。
LOCOS（部分酸化）用の熱酸化による下敷二酸化珪素（S
iO2）膜２と気相成長（CVD）法による窒化珪素（Si
3N4）膜３を被着する。
第４図（ｂ）において，通常のリソグラフィを用いて
パターニングしたレジスト膜４をマスクにしてSi3N4膜
３とSiO2膜２をエッチングして，素子領域の上のみ残
す。
パターニングしたレジスト膜４をマスクにしてSi3N4膜
３とSiO2膜２をエッチングして，素子領域の上のみ残
す。
次に，レジスト膜４を注入マスクとして，基板に硼素
イオン（B+）を打ち込む。
イオン（B+）を打ち込む。
この硼素が隣接する素子間を電気的に分離するチャネ
ルストッパ領域５を形成することにより，素子分離が行
われる。
ルストッパ領域５を形成することにより，素子分離が行
われる。
第４図（ｃ）において，レジスト膜４を除去し,Si3N4
膜３を耐酸化マスクとして熱酸化によりフィールド酸化
膜としてSiO2膜６を形成する。
膜３を耐酸化マスクとして熱酸化によりフィールド酸化
膜としてSiO2膜６を形成する。
この際，チャネルストッパ領域５は熱処理により硼素
の拡散により5Aのように素子領域の中まで拡がる。
の拡散により5Aのように素子領域の中まで拡がる。
第４図（ｄ）において,Si3N4膜３とSiO2膜２をエッチ
ング除去し，新たに熱酸化によりゲート酸化膜としてSi
O2膜７を形成する。
ング除去し，新たに熱酸化によりゲート酸化膜としてSi
O2膜７を形成する。
以上で，素子領域の回りの素子分離領域に，フィール
ド酸化膜６とチャネルストッパ領域5Aが形成されて素子
分離が行われる。
ド酸化膜６とチャネルストッパ領域5Aが形成されて素子
分離が行われる。
ところが，上記の従来法では，素子分離を十分に行う
ために硼素の注入量を多くすると，後工程の熱処理（フ
ィールド酸化膜やゲート酸化膜の形成）により，素子領
域へ硼素が拡散し，トランジスタのしきい値電圧の変動
や電流増幅率の低下等の特性劣化を引き起こす。従っ
て，チャネルストッパの注入量を十分に多くできなかっ
た（通常,1014cm-2以下）。
ために硼素の注入量を多くすると，後工程の熱処理（フ
ィールド酸化膜やゲート酸化膜の形成）により，素子領
域へ硼素が拡散し，トランジスタのしきい値電圧の変動
や電流増幅率の低下等の特性劣化を引き起こす。従っ
て，チャネルストッパの注入量を十分に多くできなかっ
た（通常,1014cm-2以下）。
そこで，素子分離を十分に行うための試みが，高耐圧
が要求されるEEPROM（電気的に消去書込可能な読出専用
メモリ）でなされている。
が要求されるEEPROM（電気的に消去書込可能な読出専用
メモリ）でなされている。
その方法はフィールド酸化膜形成後に，硼素を注入す
るものである。この方法によると，硼素を高濃度に注入
できるので，素子分離が十分に行われる。
るものである。この方法によると，硼素を高濃度に注入
できるので，素子分離が十分に行われる。
しかし，注入後の工程にゲート酸化膜の形成のための
熱処理があるので，チャネルストッパ領域が拡がり，素
子の微細化を阻害していた。
熱処理があるので，チャネルストッパ領域が拡がり，素
子の微細化を阻害していた。
従って，従来技術によって素子分離を行うと，トラン
ジスタの劣化を引き起こしたり，素子の微細化を阻害す
るという問題を生じていた。
ジスタの劣化を引き起こしたり，素子の微細化を阻害す
るという問題を生じていた。
さらに，チャネルストッパ領域の注入量が少ないと，
書込の際のプログラム注入によってチャネルストッパ領
域の導電性が反転するいう問題を生じていた。
書込の際のプログラム注入によってチャネルストッパ領
域の導電性が反転するいう問題を生じていた。
本発明はチャネルストッパ領域の横方向の拡がりを防
止して素子劣化の抑制と素子の微細化を可能にし，か
つ，チャネルストッパ領域の注入量を多くして素子分離
を十分に行い，プログラム注入によってチャネルストッ
パ領域の導電性が反転しないようにすることを目的とす
る。
止して素子劣化の抑制と素子の微細化を可能にし，か
つ，チャネルストッパ領域の注入量を多くして素子分離
を十分に行い，プログラム注入によってチャネルストッ
パ領域の導電性が反転しないようにすることを目的とす
る。
上記課題の解決は， １）半導体基板上の分離領域にフィールド酸化膜を形成
し，該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し，次いで該基板上に該素子領域を含んで
ゲート電極を形成し，該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と，該分離領域の該基板内に該ゲー
ト電極及び該フィールド酸化膜を通して該基板と同じ導
電型の不純物のイオンを注入してチャネルストッパ領域
を形成する工程とを有する不揮発性メモリの製造方法，
あるいは， ２）上記１）記載の工程と，書込を行うセルFETのチャ
ネル領域に該基板と反対導電型の不純物のイオンを注入
する工程とを有する不揮発性メモリの製造方法，あるい
は ３）上記２）に記載の工程と，該フィールド酸化膜の形
成前に，該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有する不揮発性メモリ
の製造方法によって達成される。
し，該分離領域に囲まれた素子領域の該基板上にゲート
酸化膜を形成し，次いで該基板上に該素子領域を含んで
ゲート電極を形成し，該ゲート電極の両側に該基板と反
対導電型の不純物を該基板内に導入してソースドレイン
領域を形成する工程と，該分離領域の該基板内に該ゲー
ト電極及び該フィールド酸化膜を通して該基板と同じ導
電型の不純物のイオンを注入してチャネルストッパ領域
を形成する工程とを有する不揮発性メモリの製造方法，
あるいは， ２）上記１）記載の工程と，書込を行うセルFETのチャ
ネル領域に該基板と反対導電型の不純物のイオンを注入
する工程とを有する不揮発性メモリの製造方法，あるい
は ３）上記２）に記載の工程と，該フィールド酸化膜の形
成前に，該分離領域の該基板内に該基板と同じ導電型の
不純物のイオンを注入する工程を有する不揮発性メモリ
の製造方法によって達成される。
本発明は，後工程の熱処理により，チャネルストッパ
領域の注入元素が素子領域に拡散することを防止するた
めに，フィールド酸化膜やゲート酸化膜の形成後にイオ
ン注入を行ってチャネルストッパ領域を形成することに
より，後工程の熱処理の影響を除去するようにしたもの
である。
領域の注入元素が素子領域に拡散することを防止するた
めに，フィールド酸化膜やゲート酸化膜の形成後にイオ
ン注入を行ってチャネルストッパ領域を形成することに
より，後工程の熱処理の影響を除去するようにしたもの
である。
ただし，この際にゲート酸化膜形成直後にチャネルス
トッパ領域形成の注入を行うと，レジスト塗布等でゲー
ト酸化膜が劣化するので，ゲート電極形成後に注入しな
ければならない。
トッパ領域形成の注入を行うと，レジスト塗布等でゲー
ト酸化膜が劣化するので，ゲート電極形成後に注入しな
ければならない。
このように，ゲート酸化膜形成後にチャネルストッパ
領域形成の注入を行うので，後工程での熱処理温度は低
いため，注入元素の横方向拡散は無視できる程度とな
る。
領域形成の注入を行うので，後工程での熱処理温度は低
いため，注入元素の横方向拡散は無視できる程度とな
る。
第１図（ａ）〜（ｃ）は本発明の一実施例による素子
分離方法を説明する断面図である。
分離方法を説明する断面図である。
第１図（ａ）において,p−Si基板１上にLOCOS法によ
り熱酸化によりフィールド酸化膜として厚さ5000ÅのSi
O2膜６を形成し，さらに熱酸化によりゲート酸化膜とし
て厚さ200ÅのSiO2膜７を形成する。
り熱酸化によりフィールド酸化膜として厚さ5000ÅのSi
O2膜６を形成し，さらに熱酸化によりゲート酸化膜とし
て厚さ200ÅのSiO2膜７を形成する。
第１図（ｂ）において,CVD法を用いて，基板上全面に
ゲート電極用導電膜として厚さ4000ÅのポリSi膜を成長
し，パターニングしてゲート電極８を形成する。
ゲート電極用導電膜として厚さ4000ÅのポリSi膜を成長
し，パターニングしてゲート電極８を形成する。
第１図（ｃ）において，注入マスクとして厚さ１μｍ
のレジスト膜４を素子領域上に形成し，基板にB+を注入
する。
のレジスト膜４を素子領域上に形成し，基板にB+を注入
する。
B+の注入条件は，エネルギー300KeV,ドーズ量１×10
13cm-2である。
13cm-2である。
後工程（後記のPSG膜のメルトアニール）で行う活性
化アニールは900℃で10分間行う。
化アニールは900℃で10分間行う。
この程度の熱処理ではゲート酸化膜形成のための熱処
理より軽度で，硼素の横方向拡散は無視できる。
理より軽度で，硼素の横方向拡散は無視できる。
注入された硼素が隣接する素子間を電気的に分離する
チャネルストッパ領域５を形成することにより，素子分
離が行われる。
チャネルストッパ領域５を形成することにより，素子分
離が行われる。
次に，第２図を用いて，本発明の応用例としてCMOSプ
ロセスを使ったNAND型のマスクROM（セル部がｎチャネ
ルFETの場合）について，その製造方法の概略を以下に
説明する。
ロセスを使ったNAND型のマスクROM（セル部がｎチャネ
ルFETの場合）について，その製造方法の概略を以下に
説明する。
特に本発明と関係のない工程は項目だけあげて説明を
省略するが，周知の方法で行うことができる。
省略するが，周知の方法で行うことができる。
ｎ型ウエルの形成 周辺回路のｐチャネルFET形成領域として,p−Si基板
１内にｎ型ウエルを形成する。
１内にｎ型ウエルを形成する。
フィールド酸化膜６の形成（第２図（ａ）） ｐチャネルFET部のチャネルドーズ ｎチャネルFET部のチャネルドーズ ゲート酸化膜７形成（第２図（ａ）） ポリサイド形成（第２図（ａ）） ゲート電極用導電膜８として，基板上全面にポリSi膜
を2000Å，タングステン（Ｗ）膜を2000Å成長してポリ
サイド膜を形成する。
を2000Å，タングステン（Ｗ）膜を2000Å成長してポリ
サイド膜を形成する。
ポリサイドエッチング（第２図（ａ）） 通常のリソグラフィを用いて，ポリサイド膜をパター
ニングしてゲート電極を形成する。
ニングしてゲート電極を形成する。
スルー酸化膜形成 基板上全面に注入用のスルー酸化膜を形成し，これを
通してイオン注入を行う。
通してイオン注入を行う。
ソースドレイン形成 ゲート電極をマスクにして基板内にｎ型不純物〔硼素
（As）または燐（ｐ）〕のイオンを注入してソースドレ
イン領域を形成する。
（As）または燐（ｐ）〕のイオンを注入してソースドレ
イン領域を形成する。
ソースドレインはゲート電極の両側（紙面に垂直方
向）に形成されるため図示されていない。
向）に形成されるため図示されていない。
チャネルストッパ領域５の形成（第２図（ａ）） 素子領域をレジストで覆って，分離領域に基板にB+を
注入する。
注入する。
B+の注入条件は，エネルギー300KeV,ドーズ量１×10
13cm-2である。
13cm-2である。
層間絶縁膜形成（第２図（ｂ）） CVD法により，層間絶縁膜９として厚さ6000ÅのPSG
（燐珪酸ガラス）膜を成長する。
（燐珪酸ガラス）膜を成長する。
平坦化（第２図（ｂ）） 900℃,10分間のアニールを行いPSG膜をメルトし，基
板表面を平坦化する。
板表面を平坦化する。
このとき，同時に注入不純物は活性化される。
メモリセル部へのデータの書込（第２図（ｂ））
（プログラム注入） 書込を行うFETのチャネル部に,700KeV以上の加速エネ
ルギーでAs+またはP+を注入し，デプレッション型FETに
変換する。
（プログラム注入） 書込を行うFETのチャネル部に,700KeV以上の加速エネ
ルギーでAs+またはP+を注入し，デプレッション型FETに
変換する。
この場合，チャネルストッパ領域５は高濃度にドーズ
されているので，プログラム注入により導電性が反転す
ることはない。
されているので，プログラム注入により導電性が反転す
ることはない。
層間絶縁膜にコンタクト孔形成 ソースドレイン領域上にコンタクト孔を形成する。
配線形成 基板上全面に，配線膜としてアルミニウム（Al）膜を
形成し，パターニングして配線を形成する。
形成し，パターニングして配線を形成する。
カバー絶縁膜形成 基板上全面に配線を覆ってカバー絶縁膜を被覆する。
第３図（ａ）〜（ｃ）は本発明の他の実施例による素
子分離方法を説明する断面図である。
子分離方法を説明する断面図である。
この例はチャネルストッパ領域の形成を，フィールド
酸化膜の形成前後に２回にわけて注入を行う方法であ
る。
酸化膜の形成前後に２回にわけて注入を行う方法であ
る。
この方法によると，フィールド酸化膜の形成前の１回
目の注入はドーズ量１×1014cm-2以下（従来例で説明し
た横方向拡散の影響が無視できる限度のドーズ量）にし
て，フィールド酸化膜形成時に注入不純物が横方向に拡
散するのを防止し，フィールド酸化膜形成後の２回目の
注入は第１図の実施例より低エネルギーで行えるという
利点がある。
目の注入はドーズ量１×1014cm-2以下（従来例で説明し
た横方向拡散の影響が無視できる限度のドーズ量）にし
て，フィールド酸化膜形成時に注入不純物が横方向に拡
散するのを防止し，フィールド酸化膜形成後の２回目の
注入は第１図の実施例より低エネルギーで行えるという
利点がある。
第３図（ａ）において,p−Si基板１上にLOCOSの熱酸
化による下敷SiO2膜２とCVD法によるSi3N4膜３を被着す
る。
化による下敷SiO2膜２とCVD法によるSi3N4膜３を被着す
る。
つぎに，通常のリソグラフィを用いてパターニングし
てSi3N4膜３を素子領域の上のみ残す。
てSi3N4膜３を素子領域の上のみ残す。
つぎに,Si3N4膜３を注入マスクとして分離領域の基板
内にB+を注入する。
内にB+を注入する。
B+の注入条件は，エネルギー50KeV,ドーズ量＜１×10
14cm-2である。
14cm-2である。
５′は注入領域である。
第３図（ｂ）において,p−Si基板１上にLOCOS法によ
り熱酸化によりフィールド酸化膜として厚さ5000ÅのSi
O2膜６を形成し，さらに熱酸化によりゲート酸化膜とし
て厚さ200ÅのSiO2膜７を形成する。
り熱酸化によりフィールド酸化膜として厚さ5000ÅのSi
O2膜６を形成し，さらに熱酸化によりゲート酸化膜とし
て厚さ200ÅのSiO2膜７を形成する。
つぎに,CVD法を用いて，基板上全面にゲート電極用導
電膜として厚さ4000ÅのポリSi膜を成長し，パターニン
グしてゲート電極８を形成する。
電膜として厚さ4000ÅのポリSi膜を成長し，パターニン
グしてゲート電極８を形成する。
つぎに，注入マスクとして厚さ１μｍのレジスト膜４
を素子領域上に形成し，基板にB+を注入する。
を素子領域上に形成し，基板にB+を注入する。
B+の注入条件は，エネルギー125KeV,ドーズ量＞１×1
012cm-2である。
012cm-2である。
符号５は２回の注入により形成されたチャネルストッ
パ領域である。
パ領域である。
第３図（ｃ）において，第２図（ｂ）と同様に，メモ
リセル部へのデータの書込のためのプログラム注入を行
う。
リセル部へのデータの書込のためのプログラム注入を行
う。
書込を行うFETのチャネル部に,700KeV以上の加速エネ
ルギーでAs+またはP+を注入し，デプレッション型FETに
変換する。
ルギーでAs+またはP+を注入し，デプレッション型FETに
変換する。
この場合，チャネルストッパ領域５は高濃度にドーズ
されているので，プログラム注入により導電性が反転す
ることはない。
されているので，プログラム注入により導電性が反転す
ることはない。
実施例ではチャネルストッパ領域形成に硼素イオンを
用いたが，これの代わりに二弗化硼素イオン（BF2 +）を
用いてもよい。
用いたが，これの代わりに二弗化硼素イオン（BF2 +）を
用いてもよい。
また，実施例ではｎチャネルFETについて説明したが,
pチャネルFETについても本発明の効果は、同等である。
pチャネルFETについても本発明の効果は、同等である。
以上説明したように本発明によれば，チャネルストッ
パ領域の横方向の拡がりを防止して素子劣化の抑制と素
子の微細化を可能にし，かつ，チャネルストッパ領域の
注入量を多くして素子分離を十分に行い，プログラム注
入によってチャネルストッパ領域の導電性が反転しない
不揮発性メモリが得られる。
パ領域の横方向の拡がりを防止して素子劣化の抑制と素
子の微細化を可能にし，かつ，チャネルストッパ領域の
注入量を多くして素子分離を十分に行い，プログラム注
入によってチャネルストッパ領域の導電性が反転しない
不揮発性メモリが得られる。
第１図（ａ）〜（ｃ）は本発明の一実施例による素子分
離方法を説明する断面図， 第２図（ａ），（ｂ）は本発明の応用例を説明する断面
図， 第３図（ａ）〜（ｃ）は本発明の他の実施例による素子
分離方法を説明する断面図， 第４図（ａ）〜（ｄ）は従来例による素子分離方法を説
明する断面図である。 図において， １は半導体基板でｐ−Si基板， ２はLOCOS用の下敷SiO2膜， ３はLOCOS用のSi3N4膜， ４はレジスト膜， ５はチャネルストッパ領域， ６はフィールド酸化膜でSiO2膜， ７はゲート酸化膜でSiO2膜， ８はゲート電極用導電膜でポリSi膜，またはポリサイド
膜， ９は層間絶縁膜でPSG膜 である。
離方法を説明する断面図， 第２図（ａ），（ｂ）は本発明の応用例を説明する断面
図， 第３図（ａ）〜（ｃ）は本発明の他の実施例による素子
分離方法を説明する断面図， 第４図（ａ）〜（ｄ）は従来例による素子分離方法を説
明する断面図である。 図において， １は半導体基板でｐ−Si基板， ２はLOCOS用の下敷SiO2膜， ３はLOCOS用のSi3N4膜， ４はレジスト膜， ５はチャネルストッパ領域， ６はフィールド酸化膜でSiO2膜， ７はゲート酸化膜でSiO2膜， ８はゲート電極用導電膜でポリSi膜，またはポリサイド
膜， ９は層間絶縁膜でPSG膜 である。
Claims (3)
- 【請求項１】半導体基板上の分離領域にフィールド酸化
膜を形成し，該分離領域に囲まれた素子領域の該基板上
にゲート酸化膜を形成し，次いで該基板上に該素子領域
を含んでゲート電極を形成し，該ゲート電極の両側に該
基板と反対導電型の不純物を該基板内に導入してソース
ドレイン領域を形成する工程と， 該分離領域の該基板内に該ゲート電極及び該フィールド
酸化膜を通して該基板と同じ導電型の不純物のイオンを
注入してチャネルストッパ領域を形成する工程とを有す
ることを特徴とする不揮発性メモリの製造方法。 - 【請求項２】請求項１記載の工程と， 書込を行うセルFETのチャネル領域に該基板と反対導電
型の不純物のイオンを注入する工程とを有することを特
徴とする不揮発性メモリの製造方法。 - 【請求項３】請求項２記載の工程と， 該フィールド酸化膜の形成前に，該分離領域の該基板内
に該基板と同じ導電型の不純物のイオンを注入する工程
とを有することを特徴とする不揮発性メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128023A JPH0831539B2 (ja) | 1990-05-17 | 1990-05-17 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128023A JPH0831539B2 (ja) | 1990-05-17 | 1990-05-17 | 不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0422170A JPH0422170A (ja) | 1992-01-27 |
| JPH0831539B2 true JPH0831539B2 (ja) | 1996-03-27 |
Family
ID=14974579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128023A Expired - Lifetime JPH0831539B2 (ja) | 1990-05-17 | 1990-05-17 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831539B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1250233B (it) * | 1991-11-29 | 1995-04-03 | St Microelectronics Srl | Procedimento per la fabbricazione di circuiti integrati in tecnologia mos. |
| JPH1050994A (ja) * | 1996-08-05 | 1998-02-20 | Sharp Corp | 半導体装置の製造方法 |
| JP3191694B2 (ja) * | 1996-08-30 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6688335B2 (en) | 2000-07-14 | 2004-02-10 | Suzuki Sogyo Co., Ltd. | Liquid hammer prevention device |
| JP2002206689A (ja) | 2000-11-24 | 2002-07-26 | Suzuki Sogyo Co Ltd | 配管直列型液撃防止器 |
-
1990
- 1990-05-17 JP JP2128023A patent/JPH0831539B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422170A (ja) | 1992-01-27 |
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