JPS61241966A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61241966A JPS61241966A JP60082463A JP8246385A JPS61241966A JP S61241966 A JPS61241966 A JP S61241966A JP 60082463 A JP60082463 A JP 60082463A JP 8246385 A JP8246385 A JP 8246385A JP S61241966 A JPS61241966 A JP S61241966A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に関し、特にゲート電極側面にサ
イドウオールを形成してなるＭＯＳ素子を少なくとも有
する半導体装置およびその製造方法に関するものである
。
イドウオールを形成してなるＭＯＳ素子を少なくとも有
する半導体装置およびその製造方法に関するものである
。
従来、ＭＯＳトランジスタのホットキャリアによるしき
い値電圧の変動を抑えるものとしてＬＤＤ構造のＭＯＳ
トランジスタが知られている。
い値電圧の変動を抑えるものとしてＬＤＤ構造のＭＯＳ
トランジスタが知られている。
このＬＤＤ構造のＭＯＳトランジスタにおいては、次の
問題があることを本発明者は見出したサイドウオールに
ＣｖＤ１１８ｉＯ１膜を用いているが、このＣＶＤ・Ｓ
＋ Ｏｚ膜は緻密でないので、上側から基板表面上の
ゲート電極近傍に水分とか汚染物（たとえばアルカリ金
属など）が侵入してくるのを防ぐ（阻止する）ことがで
きず、ＭＯＳトランジスタの誤動作の原因となる。また
、オフセットゲート構造とするためにＣＶＤ法によるＳ
ｉｎ、の堆積工程と、異方性プラズマエツチング法によ
りＣｖＤ＠５ｉＯ１膜をエツチングする工程の２工程（
サイドウオール形成工程）を必要とし、このたＰＰ５９
０〜（１９８２）ＫＬＤＤ構造のＭＯＳトランジスタに
ついて述べられている。
問題があることを本発明者は見出したサイドウオールに
ＣｖＤ１１８ｉＯ１膜を用いているが、このＣＶＤ・Ｓ
＋ Ｏｚ膜は緻密でないので、上側から基板表面上の
ゲート電極近傍に水分とか汚染物（たとえばアルカリ金
属など）が侵入してくるのを防ぐ（阻止する）ことがで
きず、ＭＯＳトランジスタの誤動作の原因となる。また
、オフセットゲート構造とするためにＣＶＤ法によるＳ
ｉｎ、の堆積工程と、異方性プラズマエツチング法によ
りＣｖＤ＠５ｉＯ１膜をエツチングする工程の２工程（
サイドウオール形成工程）を必要とし、このたＰＰ５９
０〜（１９８２）ＫＬＤＤ構造のＭＯＳトランジスタに
ついて述べられている。
本発明の目的は、水分又は汚染物等が半導体基板表面上
のＭＯＳトランジスタのゲート電極近傍へ侵入するのを
防止した信頼性の高い半導体装置を提供することにある
。
のＭＯＳトランジスタのゲート電極近傍へ侵入するのを
防止した信頼性の高い半導体装置を提供することにある
。
本発明の他の目的は、ＭＯＳトランジスタ、のサイドウ
オール形成工程を特別に設けなくてもＭＯＳトランジス
タのサイドウオールを形成できるＭＮＯＳ形トランジス
タを有する半導体装置を提供することにある。
オール形成工程を特別に設けなくてもＭＯＳトランジス
タのサイドウオールを形成できるＭＮＯＳ形トランジス
タを有する半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と薪規な特徴は、
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
本明細書の記述および添付図面からあきらかＫなるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ＭＯＳトランジスタのサイドウオールをＭＮ
ＯＳ形トランジスタのゲート電極の構成物である緻密な
ナイトライド膜あるいはオキシ・ナイトライド膜で構成
することによって、水又は汚染物（アルカリ金属など）
がＭＯＳトランジスタのゲート電極近傍に侵入するのを
阻止することができ、信頼性の高いＭＯＳトランジスタ
を提供できる、 〔実施例１〕 第１図（ａｌ〜（ｅｌは本発明による半導体装置の製造
方法の第１の実施例を示し、特にメモリセルの一部及び
周辺回路（入出力回路、センス回路など）に使われるＭ
ＯＳトランジスタとメモリセルの一部を構成するＭＮＯ
Ｓ形トランジスタとを作る場合を示している。
ＯＳ形トランジスタのゲート電極の構成物である緻密な
ナイトライド膜あるいはオキシ・ナイトライド膜で構成
することによって、水又は汚染物（アルカリ金属など）
がＭＯＳトランジスタのゲート電極近傍に侵入するのを
阻止することができ、信頼性の高いＭＯＳトランジスタ
を提供できる、 〔実施例１〕 第１図（ａｌ〜（ｅｌは本発明による半導体装置の製造
方法の第１の実施例を示し、特にメモリセルの一部及び
周辺回路（入出力回路、センス回路など）に使われるＭ
ＯＳトランジスタとメモリセルの一部を構成するＭＮＯ
Ｓ形トランジスタとを作る場合を示している。
本発明を第１図を用いて以下詳述する。
先ず、同図（ａｌに示す如くＮ形シリコン単結晶半導体
基板１の表面に周知方法によって、Ｐ形つェル２を形成
し、次にフィールド酸化膜（Ｓ ｉ Ｏｔ膜）３を形成
する。この後ゲート酸化膜４および多結晶シリコンｌ１
ｉ５を全面に形成し、リンを導入して低抵抗化した後バ
ターニングしてＭＯＳトランジスタを形成すべき側のア
クティブ領域６にゲート電極（第１のゲート電極）７を
形成する。
基板１の表面に周知方法によって、Ｐ形つェル２を形成
し、次にフィールド酸化膜（Ｓ ｉ Ｏｔ膜）３を形成
する。この後ゲート酸化膜４および多結晶シリコンｌ１
ｉ５を全面に形成し、リンを導入して低抵抗化した後バ
ターニングしてＭＯＳトランジスタを形成すべき側のア
クティブ領域６にゲート電極（第１のゲート電極）７を
形成する。
次に同図（ｂｌに示す如く、例えば、低温にてウェット
な酸化雰囲気中で熱酸化を行なって、酸化膜（Ｓｉｏｔ
膜）８を形成する。この場合、ウェット酸化に比べて、
酸化スピードは遅いが、ドライな酸化雰囲気中で熱酸化
を用いてもよい。なお、ゲート電極７の多結晶シリコン
はリン処理されているのでゲート電極７上の酸化膜８の
厚さは、シリコン基板１表面の酸化膜８の厚さに比べて
厚く形成される。次にこの酸化膜８を通して、アクティ
ブ領域６のソース、ドレイン形成領域にリン（Ｐｌイオ
ンを低濃度に打込んで、低濃度のイオン打込層９を形成
する。このとき、ＭＮＯＳトランジスタ側の基板は、マ
スクによって覆って、リンが導入され７ｊいようにする
。なお、リン（Ｐｌイオンは拡散速度がＡｓイオンより
も速いが、ここで、Ａｓイオンを用いた場合にはＡＳイ
オン打込み後予めアニール処理をしておく方がよい。
な酸化雰囲気中で熱酸化を行なって、酸化膜（Ｓｉｏｔ
膜）８を形成する。この場合、ウェット酸化に比べて、
酸化スピードは遅いが、ドライな酸化雰囲気中で熱酸化
を用いてもよい。なお、ゲート電極７の多結晶シリコン
はリン処理されているのでゲート電極７上の酸化膜８の
厚さは、シリコン基板１表面の酸化膜８の厚さに比べて
厚く形成される。次にこの酸化膜８を通して、アクティ
ブ領域６のソース、ドレイン形成領域にリン（Ｐｌイオ
ンを低濃度に打込んで、低濃度のイオン打込層９を形成
する。このとき、ＭＮＯＳトランジスタ側の基板は、マ
スクによって覆って、リンが導入され７ｊいようにする
。なお、リン（Ｐｌイオンは拡散速度がＡｓイオンより
も速いが、ここで、Ａｓイオンを用いた場合にはＡＳイ
オン打込み後予めアニール処理をしておく方がよい。
次に同図（ｃｌに示す如くシリコン基板ｌの表面の酸化
膜８をエッチして後、基板表面をＵＴＯ（Ｕｌ ｔｒａ
ｔｈｉｎ ｏｘｉｄｅ ）膜形成のための酸化を
行なって約２ＯＡのＳｉｎ、膜１ｏｔ形成する。
膜８をエッチして後、基板表面をＵＴＯ（Ｕｌ ｔｒａ
ｔｈｉｎ ｏｘｉｄｅ ）膜形成のための酸化を
行なって約２ＯＡのＳｉｎ、膜１ｏｔ形成する。
この後ＣＶＤ法によりシリコンナイトライド膜（Ｓｊｓ
Ｎ４膜）１１および多結晶シリコン膜１２を順次形成す
る。次にＭＮＯＳ形トランジスタのゲート電極を形成す
べく先ずホトレジストパターン１３を形成する。
Ｎ４膜）１１および多結晶シリコン膜１２を順次形成す
る。次にＭＮＯＳ形トランジスタのゲート電極を形成す
べく先ずホトレジストパターン１３を形成する。
次に同図（ｄｉに示すようにホトレジスト１３をマスク
として、異方性エツチング法たとえば反応性イオンエツ
チング（以下、ＲＩＥと略称する）法により多結晶シリ
コン膜１２をエツチングする。
として、異方性エツチング法たとえば反応性イオンエツ
チング（以下、ＲＩＥと略称する）法により多結晶シリ
コン膜１２をエツチングする。
これにより、ゲート電極７の両側壁に多結晶シリコン膜
１２が残される。更にシリコン基板１表面上のＳｉ、Ｎ
、膜１１を残存する多結晶シリコン膜１２をマスクとし
てウェットエツチング法により除去する。これによりＭ
ＮＯＳ形トランジスタを形成すると同時にＭＯＳトラン
ジスタのゲート電極７の側面に多結晶シリコン膜１２お
よび５ｉｓＮ４膜１１からなるサイドウオール１６が形
成される。
１２が残される。更にシリコン基板１表面上のＳｉ、Ｎ
、膜１１を残存する多結晶シリコン膜１２をマスクとし
てウェットエツチング法により除去する。これによりＭ
ＮＯＳ形トランジスタを形成すると同時にＭＯＳトラン
ジスタのゲート電極７の側面に多結晶シリコン膜１２お
よび５ｉｓＮ４膜１１からなるサイドウオール１６が形
成される。
次に同図ｔｅｌに示すように５ｉＱ２膜１ｏを通して砒
素（Ａｓ）イオンを、アクティブ領域６におけるＭＯＳ
トランジスタのソース、ドレイン形成領域およびアクテ
ィブ領域１４におけるＭＮＯＳ形トランジスタのソース
、ドレイン形成領域に高濃度に打込み、高濃度のイオン
打込層を形成し、この後アニール処理（熱処理）を行な
ってＰイオン。
素（Ａｓ）イオンを、アクティブ領域６におけるＭＯＳ
トランジスタのソース、ドレイン形成領域およびアクテ
ィブ領域１４におけるＭＮＯＳ形トランジスタのソース
、ドレイン形成領域に高濃度に打込み、高濃度のイオン
打込層を形成し、この後アニール処理（熱処理）を行な
ってＰイオン。
Ａｓイオンを拡散させる。これによりアクティブ領域６
にはＮ−拡散層１７とＮ＋拡散層１８からなるソース領
域１９．ドレイン領域２０が形成され、またアクティブ
領域１４にはＮ＋拡散１からなるソース領域２１．ドレ
イン領域２２が形成される。
にはＮ−拡散層１７とＮ＋拡散層１８からなるソース領
域１９．ドレイン領域２０が形成され、またアクティブ
領域１４にはＮ＋拡散１からなるソース領域２１．ドレ
イン領域２２が形成される。
このようにしてアクティブ領域６にはオフセットゲート
構造のＭＯＳトランジスタが構成され、アクティブ領域
１４にはＭＮＯＳ形トランジスタが形成される。
構造のＭＯＳトランジスタが構成され、アクティブ領域
１４にはＭＮＯＳ形トランジスタが形成される。
この後、図示しないが全面に層間絶縁膜とじてのリンシ
リケートガラス（ＰＳＧ）膜をＣＶＤ法により形成し、
次にコンタクトホールな形成し、全面にｌ／膜を蒸着し
た後バターニングによりＡＪ配線を形成し、更にパッシ
ベーション膜（たとえば、ＣＶＤ酸化膜、プラズマナイ
トライド膜あるいはポリイミド系樹脂Ｍ）を形成して半
導体装置が完成される。
リケートガラス（ＰＳＧ）膜をＣＶＤ法により形成し、
次にコンタクトホールな形成し、全面にｌ／膜を蒸着し
た後バターニングによりＡＪ配線を形成し、更にパッシ
ベーション膜（たとえば、ＣＶＤ酸化膜、プラズマナイ
トライド膜あるいはポリイミド系樹脂Ｍ）を形成して半
導体装置が完成される。
なお、アクティブ領域６においてＳ ｉｓＮ＋Ｍ １１
を直接シリコン基板１に被着せず、酸化膜」０を介在さ
せたことにより、膜の応力を緩和し、シリコン基板１に
欠陥が発生するのをまた、ナイトライド基板界面の不安
定性を未然に防止している。
を直接シリコン基板１に被着せず、酸化膜」０を介在さ
せたことにより、膜の応力を緩和し、シリコン基板１に
欠陥が発生するのをまた、ナイトライド基板界面の不安
定性を未然に防止している。
このような半導体装置の製造方法によると、ＭＯＳトラ
ンジスタのサイドウオール１６をＭＮＯＳ形トランジス
タのゲート電極部（多結晶シリコンゲート電極１５，５
ｉｌＮ４膜１１）を作るとき同時に形成することができ
、前記サイドウオール１６を形成するための特別の工程
を設けなくてもすみ、従って簡単な製造プロセスでオフ
セットゲート構造のＭＯＳトランジスタとＭＮＯＳ形ト
ランジスタとを備えた半導体装置をコスト高とならずに
製造することができる。
ンジスタのサイドウオール１６をＭＮＯＳ形トランジス
タのゲート電極部（多結晶シリコンゲート電極１５，５
ｉｌＮ４膜１１）を作るとき同時に形成することができ
、前記サイドウオール１６を形成するための特別の工程
を設けなくてもすみ、従って簡単な製造プロセスでオフ
セットゲート構造のＭＯＳトランジスタとＭＮＯＳ形ト
ランジスタとを備えた半導体装置をコスト高とならずに
製造することができる。
またこのようにして製造された半導体装置は、ＭＯＳト
ランジスタのゲート電極７の側面には断面り字状の８ｉ
、Ｎ、膜１１を有するサイドウオール１６を有しており
、この緻密な５ｉｓＮａ膜１１によって上側からシリコ
ン基板１表面上のゲート電極７近傍への水分や汚染物（
アルカリ金属など）が侵入するのを阻止（防止）するこ
とができ、ＭＯＳトランジスタの動作の安定化を図るこ
とができもって信頼性の高いものとなる。
ランジスタのゲート電極７の側面には断面り字状の８ｉ
、Ｎ、膜１１を有するサイドウオール１６を有しており
、この緻密な５ｉｓＮａ膜１１によって上側からシリコ
ン基板１表面上のゲート電極７近傍への水分や汚染物（
アルカリ金属など）が侵入するのを阻止（防止）するこ
とができ、ＭＯＳトランジスタの動作の安定化を図るこ
とができもって信頼性の高いものとなる。
なお、周辺回路のＭＯＳトランジスタをオフセットゲー
ト構造とすれば周辺のＭＯＳデバイスの微細化が図られ
、高集積化が図られる。
ト構造とすれば周辺のＭＯＳデバイスの微細化が図られ
、高集積化が図られる。
なお、メモリセルは第２図に示すように、ＭＯＳトラン
ジスタとＭＮＯＳ形トランジスタとで構成される。すな
わち、同一のアクティブ領域２３のＰ形つェル２ＫＭＯ
ＳトランジスタとＭＮＯＳ形トランジスタからなる電気
的に消去可能７ｘ ＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔ
ｒｉｃａｌｌｙＥｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅＲＯＭ）を第１図と同様の製造プロ
セスにて構成することができる。第２図において第１図
と同−又は相当部分には同符号を用いている。この場合
にも、前述した第１図について述べたと同様の作用効果
を奏することはもちろんである、 〔実施例２〕 第３図は本発明による半導体装置の製造方法の第２の実
施例を示し、特に周辺回路に使われるＭＯＳトランジス
タと、メモリセルを構成するＭＮＯＳ形トランジスタと
を一緒に作る場合を示している。同図において第１図と
同−又は相当部分には同符号を用いている。
ジスタとＭＮＯＳ形トランジスタとで構成される。すな
わち、同一のアクティブ領域２３のＰ形つェル２ＫＭＯ
ＳトランジスタとＭＮＯＳ形トランジスタからなる電気
的に消去可能７ｘ ＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔ
ｒｉｃａｌｌｙＥｒａｓａｂｌｅ ａｎｄ Ｐｒｏ
ｇｒａｍｍａｂｌｅＲＯＭ）を第１図と同様の製造プロ
セスにて構成することができる。第２図において第１図
と同−又は相当部分には同符号を用いている。この場合
にも、前述した第１図について述べたと同様の作用効果
を奏することはもちろんである、 〔実施例２〕 第３図は本発明による半導体装置の製造方法の第２の実
施例を示し、特に周辺回路に使われるＭＯＳトランジス
タと、メモリセルを構成するＭＮＯＳ形トランジスタと
を一緒に作る場合を示している。同図において第１図と
同−又は相当部分には同符号を用いている。
第３図（ａｌ〜（ｅｌは第１図（ａｌ〜（ｅｌと対応し
ているが、第１図との相異点は、第３図（ｂｌにおいて
全面を低温（（てウェット法による酸化（熱酸化）を行
なってＳ ｉｏ、膜８を形成した後、この５ｉｆｔ膜８
を通してアクティブ領域６のソース、ドレイン形成領域
にＰイオンを低濃度に打込んで、低濃度のイオン打込層
９を形成し、この後アクティブ領域６側をホトレジスト
でマスクして、アクティブ領域１４の５ｉＯｔ膜８を除
去したことにある。従って第３図ではＭ１図におけるア
クティブ領域６側のきわめて薄、いＳｉＯ□膜１０に代
って、これよりも厚いＳ ｉｏ、膜８を用いてＳ ｉ、
Ｎ、 膜１１のシリコン基板１への直付けを避けてより
一層膜の応力緩和を図り、シリコン基板１に欠陥が発生
するのをまた、ナイトライド基板界面の不安定性を防止
している。その他の製造プロセスについては前述した第
１図と同様である。なお第３図（ｅｌＫは、アクティブ
領域６にソース領域１９．ドレイン領域２０゜アクティ
ブ領域１４にソース領域２１．ドレイン領域２２を形成
した状態が示され、この後、図示していないが前述の如
く層間絶縁膜の形成、を極（Ａｌ配線）の形成、パッシ
ベーション膜の形成を行なう。
ているが、第１図との相異点は、第３図（ｂｌにおいて
全面を低温（（てウェット法による酸化（熱酸化）を行
なってＳ ｉｏ、膜８を形成した後、この５ｉｆｔ膜８
を通してアクティブ領域６のソース、ドレイン形成領域
にＰイオンを低濃度に打込んで、低濃度のイオン打込層
９を形成し、この後アクティブ領域６側をホトレジスト
でマスクして、アクティブ領域１４の５ｉＯｔ膜８を除
去したことにある。従って第３図ではＭ１図におけるア
クティブ領域６側のきわめて薄、いＳｉＯ□膜１０に代
って、これよりも厚いＳ ｉｏ、膜８を用いてＳ ｉ、
Ｎ、 膜１１のシリコン基板１への直付けを避けてより
一層膜の応力緩和を図り、シリコン基板１に欠陥が発生
するのをまた、ナイトライド基板界面の不安定性を防止
している。その他の製造プロセスについては前述した第
１図と同様である。なお第３図（ｅｌＫは、アクティブ
領域６にソース領域１９．ドレイン領域２０゜アクティ
ブ領域１４にソース領域２１．ドレイン領域２２を形成
した状態が示され、この後、図示していないが前述の如
く層間絶縁膜の形成、を極（Ａｌ配線）の形成、パッシ
ベーション膜の形成を行なう。
その他の作用効果等については実施例１と同様のことが
いえるので説明を省略する。
いえるので説明を省略する。
〔実施例３〕
第４図は本発明による半導体装置の製造方法の第３の実
施例を示し、特に周辺回路に使われるＭＯＳトランジス
タとメモリセルを構成するＭＮＯＳ形トランジスタとを
一緒に作る場合を示している。同図において第１図と同
−又は相当部分には同符号を用いている、 第４図（ａｌ〜（ｅｌは第１図（ａｌ〜（ｅｌと対応し
ているが、第１図との相異点は、第３図（ｂ＋において
、低濃度のイオン打込層９を形成しないこと、同図（ｅ
ｌにおいて、ＡＳイオンに代ってＰイオンを打込んで高
濃度のイオン打込層を形成し、この後アニール処理を行
なってＰイオンを拡散さゼてアクティブ領域６にはＮ＋
拡散層からなる高耐圧のソース、ドレイン領域２４．２
５を、アクティブ領域１４にはＮ＋拡散層からなるソー
ス、ドレイン領域２１゜２２を形成したことにある、こ
こでは拡散速度の速いＰイオンを用いているが、アニー
ル条件などを変えることでＡｓイオンを用いることもで
きる。
施例を示し、特に周辺回路に使われるＭＯＳトランジス
タとメモリセルを構成するＭＮＯＳ形トランジスタとを
一緒に作る場合を示している。同図において第１図と同
−又は相当部分には同符号を用いている、 第４図（ａｌ〜（ｅｌは第１図（ａｌ〜（ｅｌと対応し
ているが、第１図との相異点は、第３図（ｂ＋において
、低濃度のイオン打込層９を形成しないこと、同図（ｅ
ｌにおいて、ＡＳイオンに代ってＰイオンを打込んで高
濃度のイオン打込層を形成し、この後アニール処理を行
なってＰイオンを拡散さゼてアクティブ領域６にはＮ＋
拡散層からなる高耐圧のソース、ドレイン領域２４．２
５を、アクティブ領域１４にはＮ＋拡散層からなるソー
ス、ドレイン領域２１゜２２を形成したことにある、こ
こでは拡散速度の速いＰイオンを用いているが、アニー
ル条件などを変えることでＡｓイオンを用いることもで
きる。
その他の製造プロセスや作用効果などについては、実施
例１と同様であるので、説明を省略する。
例１と同様であるので、説明を省略する。
〔実施例４〕
第５図は本発明による半導体装置の製造方法の第４の実
施例を示し、特に周辺回路に使われるＭＯＳトランジス
タとメモリセルを構成するＭＮＯＳ形トランジスタとを
一緒に作る場合を示している。同図において、第１図、
第４図と同−又は相当部分ＫＧ！同符号を用いている。
施例を示し、特に周辺回路に使われるＭＯＳトランジス
タとメモリセルを構成するＭＮＯＳ形トランジスタとを
一緒に作る場合を示している。同図において、第１図、
第４図と同−又は相当部分ＫＧ！同符号を用いている。
第５図（ａｔ〜（ｅｌは第１図（ａ）〜（ｅｌと対応し
ているが、第１図との相異点は、第５図卸において全面
を低温にてウェット法による酸化（熱酸化）を行なって
Ｓｉｎ、膜８を形成した後、低濃度のイオン打込層９を
形成せずにアクティブ領域６側をホトレジストでマスク
してアクティブ領域１４側のＳ ｉｏ。
ているが、第１図との相異点は、第５図卸において全面
を低温にてウェット法による酸化（熱酸化）を行なって
Ｓｉｎ、膜８を形成した後、低濃度のイオン打込層９を
形成せずにアクティブ領域６側をホトレジストでマスク
してアクティブ領域１４側のＳ ｉｏ。
膜８を除去したこと、及び同図（ｅｌにおいてアクティ
ブ領域６．１４のソース、ドレイン形成領域にＰイオン
を打込んで高濃度のイオン打込層を形成し、この後アニ
ール処理を行なってＰイオンを拡散させて、アクティブ
領域６側にはＮ＋拡散層からなる高耐圧のソース、ドレ
イン領域２４．２５を、アクティブ領域１４側にはＮ
拡散層からなるソース、ドレイン領域２１．２２を形成
し、この後シリコン基板１表面のソース、ドレイン領域
上の５ｉＯｚ膜８．１０をエッチしたことにある。
ブ領域６．１４のソース、ドレイン形成領域にＰイオン
を打込んで高濃度のイオン打込層を形成し、この後アニ
ール処理を行なってＰイオンを拡散させて、アクティブ
領域６側にはＮ＋拡散層からなる高耐圧のソース、ドレ
イン領域２４．２５を、アクティブ領域１４側にはＮ
拡散層からなるソース、ドレイン領域２１．２２を形成
し、この後シリコン基板１表面のソース、ドレイン領域
上の５ｉＯｚ膜８．１０をエッチしたことにある。
その他の製造プロセスや作用効果などについては実施例
１と同様であるので説明を省略する。
１と同様であるので説明を省略する。
（１）半導体装置は、ＭＯＳトランジスタのサイドウオ
ールに緻密なナイトライド膜あるいはオキシナイトライ
ド膜を有するため水とか、汚染物（アルカリ金属など）
が上側から半導体基板表面上の前記ＭＯＳトランジスタ
のゲート電極近傍に侵入するのを阻止することができ、
ＭＯＳトランジスタの動作の安定化を図ることができ、
信頼性の高いものとなる。
ールに緻密なナイトライド膜あるいはオキシナイトライ
ド膜を有するため水とか、汚染物（アルカリ金属など）
が上側から半導体基板表面上の前記ＭＯＳトランジスタ
のゲート電極近傍に侵入するのを阻止することができ、
ＭＯＳトランジスタの動作の安定化を図ることができ、
信頼性の高いものとなる。
＋２１ ＭＮＯＳ形トランジスタも一緒に作る場合に
は、このＭＮＯＳ形トランジスタのゲート電極の形成工
程を利用して、ＭＯＳトランジスタのサイドウオールを
形成することができ、ＭＯＳトランジスタのサイドウオ
ール形成工程を特別に設けなくてもよく、従ってコスト
高とならないようにした半導体装置を提供できる。
は、このＭＮＯＳ形トランジスタのゲート電極の形成工
程を利用して、ＭＯＳトランジスタのサイドウオールを
形成することができ、ＭＯＳトランジスタのサイドウオ
ール形成工程を特別に設けなくてもよく、従ってコスト
高とならないようにした半導体装置を提供できる。
（３）半導体基板表面上のＭＯＳトランジスタのゲート
電極近傍への水分とか汚染物（アルカリ金属など）の侵
入を防止（阻止）することができるサイドウオールをゲ
ート電極側面に有するＭＯＳトランジスタを備えた半導
体装置を製造することができる。
電極近傍への水分とか汚染物（アルカリ金属など）の侵
入を防止（阻止）することができるサイドウオールをゲ
ート電極側面に有するＭＯＳトランジスタを備えた半導
体装置を製造することができる。
（４１ＭＯＳトランジスタのゲート電極（第１のゲート
電極）側面のサイドウオールを、ＭＮＯＳ形トランジス
タのゲート電極（第２のゲート電極）を形成するときに
同時に形成することができ、このため前記サイドウオー
ル形成のための特別の工程を設けなくてもすみ、従って
簡単な製造プロセスでＭＯＳトランジスタとＭＮＯＳ形
トランジスタを備えた半導体装置をコスト高とならずに
製造することができる。
電極）側面のサイドウオールを、ＭＮＯＳ形トランジス
タのゲート電極（第２のゲート電極）を形成するときに
同時に形成することができ、このため前記サイドウオー
ル形成のための特別の工程を設けなくてもすみ、従って
簡単な製造プロセスでＭＯＳトランジスタとＭＮＯＳ形
トランジスタを備えた半導体装置をコスト高とならずに
製造することができる。
（５） 本発明を特にＭＯＳトランジスタとＭＮＯ３
形トランジスタからなるＥＥＰＲＯＭを備えた半導体装
置の製造に適用して効果的である。
形トランジスタからなるＥＥＰＲＯＭを備えた半導体装
置の製造に適用して効果的である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ナイトライ
ド膜（Ｓ １ｓＮ４ＪＩＬ［１１）を用いているが、こ
れに代えてオキシ・ナイトライド膜を用いてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ナイトライ
ド膜（Ｓ １ｓＮ４ＪＩＬ［１１）を用いているが、こ
れに代えてオキシ・ナイトライド膜を用いてもよい。
またナイトライド膜であるＳ ｉｓ Ｎ４膜１１をウェ
ットエツチング法によってエッチしているが、Ｓｉ、Ｎ
４膜１１を異方性プラズマエツチング法（たとえばＲＩ
Ｅ法）によってエッチしてもよい。
ットエツチング法によってエッチしているが、Ｓｉ、Ｎ
４膜１１を異方性プラズマエツチング法（たとえばＲＩ
Ｅ法）によってエッチしてもよい。
ｔたＭＮＯＳ形トランジスタのゲート電極（第２の電極
）部において、ｓｉ、Ｎ４膜１１と多結晶シリコンゲー
ト電極１５との間に酸化膜（ＳｉＯｚ膜）を介在させて
いないが、その５ｉｓＮ４膜１１と多結晶シリコンゲー
ト電極１５との間に薄い酸化膜（Ｓｉｎ、膜）の層を設
けてもよい。
）部において、ｓｉ、Ｎ４膜１１と多結晶シリコンゲー
ト電極１５との間に酸化膜（ＳｉＯｚ膜）を介在させて
いないが、その５ｉｓＮ４膜１１と多結晶シリコンゲー
ト電極１５との間に薄い酸化膜（Ｓｉｎ、膜）の層を設
けてもよい。
またＭＯＳトランジスタのゲート電極側面のサイドウオ
ール１６に多結晶シリコン膜１２を用いているが、絶縁
膜を用いてもよい。この場合、たとえば絶縁膜として多
結晶シリコンの酸化膜を用いる場合には、第１図（ｅ）
、第３図（ｅ）、第４図（ｅ入渠５図（ｅｌの各工程に
おいて高濃度のソース・ドレイン用イオン打込み後、サ
イドウオール１６の多結晶シリコン膜１２を熱酸化する
ことにより前記多結晶シリコンの酸化膜が得られる。ま
た、絶縁膜としてＣＶＤ法による絶縁膜たとえば５ｉＯ
ｚ膜を用いる場合には、これはＳ ｉｓ Ｎ４膜１１の
形成後、アクティブ領域６側には多結晶シリコン、＠１
２に代わってＣＶＤ・Ｓｔｏｗ膜を形成し、異方性エツ
チング法によりエッチすることにより得られる。
ール１６に多結晶シリコン膜１２を用いているが、絶縁
膜を用いてもよい。この場合、たとえば絶縁膜として多
結晶シリコンの酸化膜を用いる場合には、第１図（ｅ）
、第３図（ｅ）、第４図（ｅ入渠５図（ｅｌの各工程に
おいて高濃度のソース・ドレイン用イオン打込み後、サ
イドウオール１６の多結晶シリコン膜１２を熱酸化する
ことにより前記多結晶シリコンの酸化膜が得られる。ま
た、絶縁膜としてＣＶＤ法による絶縁膜たとえば５ｉＯ
ｚ膜を用いる場合には、これはＳ ｉｓ Ｎ４膜１１の
形成後、アクティブ領域６側には多結晶シリコン、＠１
２に代わってＣＶＤ・Ｓｔｏｗ膜を形成し、異方性エツ
チング法によりエッチすることにより得られる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳトランジスタ
とＭＮＯＳ形トランジスタを有する半導体装置の製造に
適用した場合について説明したが、それに限定されるも
のではなく、要は少なくともＭＯＳトランジスタを有す
る半導体装置の製造に適用できる。
をその背景となった利用分野であるＭＯＳトランジスタ
とＭＮＯＳ形トランジスタを有する半導体装置の製造に
適用した場合について説明したが、それに限定されるも
のではなく、要は少なくともＭＯＳトランジスタを有す
る半導体装置の製造に適用できる。
第１図（ａｌ〜（ｅｌは本発明による半導体装置の製造
方法の第・１の実施例を示す要部工程断面図、第２図は
第１図の変形例を説明するための要部断面図、 第３図（ａｔ〜（ｅｌは本発明による半導体装置の製造
方法の第２の実施例を示す要部工程断面図、第３図（ａ
ｌ〜（ｅｌは本発明による半導体装置の製造方法の第３
の実施例を示す要部工程断面図、第４図（ａｌ〜（ｅｌ
は本発明による半導体装置の製造方法の第４の実施例を
示す要部工程断面図、第５図（ａｔ〜（ｅｌは本発明に
よる半導体装置の製造方法の第５の実施例を示す要部工
程断面図である。 １・・・Ｎ形シリコン基板、２・・・Ｐ形つェル、３・
・・フィールド酸化膜、４・・・ゲート酸化膜、５．１
２・・・多結晶シリコン膜、６．１４．２３・・・アク
ティブ領域、７・・・ゲート電極（第１のゲート電極）
、８・・・Ｓ ｉＯ，膜、９・・・低濃度のイオン打込
層、１０・・・５ｉｎｓ膜、１１・・・シリコンナイト
ライド膜（Ｓｉ３Ｎ４膜）、１３・・・ホトレジスト、
１５・・・ゲート電極（第２のゲート電極）、１６・・
・サイドウオール、１７・・・Ｎ−拡散層、１８・・・
Ｎ＋拡散層、１９．２１，２１．２４・・・ソース領域
、２０，２２゜２２．２５・・・ドレイン領域。
方法の第・１の実施例を示す要部工程断面図、第２図は
第１図の変形例を説明するための要部断面図、 第３図（ａｔ〜（ｅｌは本発明による半導体装置の製造
方法の第２の実施例を示す要部工程断面図、第３図（ａ
ｌ〜（ｅｌは本発明による半導体装置の製造方法の第３
の実施例を示す要部工程断面図、第４図（ａｌ〜（ｅｌ
は本発明による半導体装置の製造方法の第４の実施例を
示す要部工程断面図、第５図（ａｔ〜（ｅｌは本発明に
よる半導体装置の製造方法の第５の実施例を示す要部工
程断面図である。 １・・・Ｎ形シリコン基板、２・・・Ｐ形つェル、３・
・・フィールド酸化膜、４・・・ゲート酸化膜、５．１
２・・・多結晶シリコン膜、６．１４．２３・・・アク
ティブ領域、７・・・ゲート電極（第１のゲート電極）
、８・・・Ｓ ｉＯ，膜、９・・・低濃度のイオン打込
層、１０・・・５ｉｎｓ膜、１１・・・シリコンナイト
ライド膜（Ｓｉ３Ｎ４膜）、１３・・・ホトレジスト、
１５・・・ゲート電極（第２のゲート電極）、１６・・
・サイドウオール、１７・・・Ｎ−拡散層、１８・・・
Ｎ＋拡散層、１９．２１，２１．２４・・・ソース領域
、２０，２２゜２２．２５・・・ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成したゲート電極側面にサイドウ
ォールを形成してなるＭＯＳトランジスタを少なくとも
有する半導体装置において、前記サイドウォールはナイ
トライド膜あるいはオキシ・ナイトライド膜を有してな
ることを特徴とする半導体装置。 ２、前記ＭＯＳトランジスタはオフセットゲート構造と
してなる特許請求の範囲第１項記載の半導体装置。 ３、前記ＭＯＳトランジスタとＭＮＯＳ形トランジスタ
とを組合せて電気的に消去可能なＲＯＭを構成してなる
特許請求の範囲第１項又は第２項記載の半導体装置。 ４、半導体基板上にゲート電極形成後、ナイトライド膜
あるいはオキシ・ナイトライド膜を形成する工程と、Ｃ
ＶＤ法により第１の部材を形成する工程と、前記第１の
部材を異方性エッチング法によりエッチし、更に少なく
とも前記ナイトライド膜あるいはオキシ・ナイトライド
膜をエッチして前記ゲート電極の側面にサイドウォール
を形成する工程と、ソース、ドレイン形成領域に高濃度
にイオン打込みする工程と、熱処理によりソース、ドレ
イン領域を形成する工程を備え、少なくともＭＯＳトラ
ンジスタを有する半導体装置を製造するようにしたこと
を特徴とする半導体装置の製造方法。 ５、前記ゲート電極形成後、前記ナイトライド膜あるい
はオキシ・ナイトライド膜形成前に、ソース、ドレイン
形成領域に低濃度のイオン打込み層を形成する工程を付
加して、前記ＭＯＳトランジスタをオフセットゲート構
造としてなる特許請求の範囲第４項記載の半導体装置の
製造方法。 ６、前記第１の部材として多結晶シリコン膜や絶縁膜を
用いてなる特許請求の範囲第４項又は第５項記載の半導
体装置の製造方法。 ７、前記第１の部材として多結晶シリコン膜を用いた場
合に、前記サイドウォール形成後前記サイドウオール部
の前記多結晶シリコン膜を酸化してなる特許請求の範囲
第４項又は第５項記載の半導体装置の製造方法。 ８、半導体基板上に第１のゲート電極を形成した後、少
なくとも後記第２のゲート電極形成部分の半導体基板表
面に薄く酸化膜を形成する工程と、全面にナイトライド
膜あるいはオキシ・ナイトライド膜を形成する工程と、
全面に多結晶シリコン膜を形成する工程と、前記第２の
ゲート電極のパターニングをすべく前記多結晶シリコン
膜を異方性エッチング法によりエッチし、更に少なくと
も前記ナイトライド膜あるいはオキシ・ナイトライド膜
をエッチして前記第２のゲート電極を形成すると同時に
前記第１のゲート電極の側面に少なくとも前記ナイトラ
イド膜あるいはオキシ・ナイトライド膜及び前記多結晶
シリコン膜を有するサイドウォールを形成する工程と、
前記第１のゲート電極側と前記第２のゲート電極側の各
ソース、ドレイン形成領域に夫々ソース・ドレイン形成
用イオンを高濃度に打込む工程を備え、前記第１のゲー
ト電極側にＭＯＳトランジスタを、前記第２のゲート電
極側にＭＮＯＳ形トランジスタを夫々構成してなる半導
体装置を製造するようにしたことを特徴とする半導体装
置の製造方法。 ９、前記第１のゲート電極形成後、前記ナイトライド膜
あるいはオキシ・ナイトライド膜の形成前に、前記第１
のゲート電極側のソース、ドレイン形成領域に低濃度の
イオン打込層を形成する工程を付加して、前記ＭＯＳト
ランジスタをオフセットゲート構造としてなる特許請求
の範囲第８項記載の半導体装置の製造方法。 １０、同一のアクティブ領域に前記ＭＯＳトランジスタ
と前記ＭＮＯＳ形トランジスタとからなる電気的に消去
可能なＲＯＭを構成してなる特許請求の範囲第８項又は
第９項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082463A JPS61241966A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082463A JPS61241966A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241966A true JPS61241966A (ja) | 1986-10-28 |
Family
ID=13775199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082463A Pending JPS61241966A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JPH0423363A (ja) * | 1990-05-14 | 1992-01-27 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH05315604A (ja) * | 1992-05-13 | 1993-11-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH098149A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1985
- 1985-04-19 JP JP60082463A patent/JPS61241966A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03240275A (ja) * | 1990-02-19 | 1991-10-25 | Toshiba Corp | 不揮発性半導体装置 |
| JPH0423363A (ja) * | 1990-05-14 | 1992-01-27 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH05315604A (ja) * | 1992-05-13 | 1993-11-26 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH098149A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体集積回路装置の製造方法 |
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