JPS63293850A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63293850A JPS63293850A JP12810687A JP12810687A JPS63293850A JP S63293850 A JPS63293850 A JP S63293850A JP 12810687 A JP12810687 A JP 12810687A JP 12810687 A JP12810687 A JP 12810687A JP S63293850 A JPS63293850 A JP S63293850A
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に素子間分離
領域の微細化を図るのに好適な半導体装置の製造方法に
関する。
領域の微細化を図るのに好適な半導体装置の製造方法に
関する。
半導体装置では、シリコン基板に形成した多数の素子を
相互に絶縁分離するための領域を設ける必要があり、従
来ＬＯＧＯ８（ローカル オキシデーション オブ シ
リコンＬｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉ
ｃｏｎ）法と称する素子間分離法が利用されている。こ
の方法は窒化シリコン膜（以下５ｉａＮ＋膜と略す）の
耐酸化作用が大きいことを利用し、５ｉａＮ４膜を酸化
のマスクとして選択酸化する方法であり、フィリップス
・リサーチ リボーツ（Ｐｈｉｌｉｐｓ Ｒａｇａａｃ
ｈ Ｒｅｐｏｒｔｓ （Ｒｅｓ、Ｒｅｐｔｓ） ）第２
５２５巻、第１１８−１３２頁、１９７０年およびＰｈ
１ｌｉｐｓ Ｒｅ５ｅａｃｈ Ｒｅｐｏｒｔｓ（Ｒｅｓ
、Ｒｅｐｔｓ）第２６巻、第１５７−１６５頁、１９７
１年等に記されている。
相互に絶縁分離するための領域を設ける必要があり、従
来ＬＯＧＯ８（ローカル オキシデーション オブ シ
リコンＬｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉ
ｃｏｎ）法と称する素子間分離法が利用されている。こ
の方法は窒化シリコン膜（以下５ｉａＮ＋膜と略す）の
耐酸化作用が大きいことを利用し、５ｉａＮ４膜を酸化
のマスクとして選択酸化する方法であり、フィリップス
・リサーチ リボーツ（Ｐｈｉｌｉｐｓ Ｒａｇａａｃ
ｈ Ｒｅｐｏｒｔｓ （Ｒｅｓ、Ｒｅｐｔｓ） ）第２
５２５巻、第１１８−１３２頁、１９７０年およびＰｈ
１ｌｉｐｓ Ｒｅ５ｅａｃｈ Ｒｅｐｏｒｔｓ（Ｒｅｓ
、Ｒｅｐｔｓ）第２６巻、第１５７−１６５頁、１９７
１年等に記されている。
上記従来方法は、５ｉａＮａ膜に開口部を設けた後にボ
ロンイオン打込みを行ない、しかる後に選択酸化を行な
うことにより素子分離領域を構成する方法である。この
方法によれば、前記ボロンの打込み層は選択酸化時に活
性化されて、選択酸化膜の下面に沿ってチャネルストッ
パ層が形成される。
ロンイオン打込みを行ない、しかる後に選択酸化を行な
うことにより素子分離領域を構成する方法である。この
方法によれば、前記ボロンの打込み層は選択酸化時に活
性化されて、選択酸化膜の下面に沿ってチャネルストッ
パ層が形成される。
しかしながら、このＬ ＯＣＯＳ法では、分離領域の長
さや幅寸法を低減していくと、１．４μｍ程度以下でい
わゆる寄生Ｍｏｓ＋−ランジスタのしきい電圧の低下が
生じ、隣接する素子間の分離能力が低下する。この寄生
ＭｏＳトランジスタのしきい電圧を上げようとしてボロ
ンイオン打込みのドーズ量を増すと１選択酸化時にチャ
ネルストッパ層が横方向に拡散するため、これと接する
能動ＭＯＳトランジスタのしきい電圧が異常に高くなっ
たり、またソース・ドレイン領域の接合耐圧が低下した
り、あるいは接合容量が増大したりする問題があった。
さや幅寸法を低減していくと、１．４μｍ程度以下でい
わゆる寄生Ｍｏｓ＋−ランジスタのしきい電圧の低下が
生じ、隣接する素子間の分離能力が低下する。この寄生
ＭｏＳトランジスタのしきい電圧を上げようとしてボロ
ンイオン打込みのドーズ量を増すと１選択酸化時にチャ
ネルストッパ層が横方向に拡散するため、これと接する
能動ＭＯＳトランジスタのしきい電圧が異常に高くなっ
たり、またソース・ドレイン領域の接合耐圧が低下した
り、あるいは接合容量が増大したりする問題があった。
本発明の目的は１分離能力の高い素子分離領域を微細に
構成することができる半導体装置の製造方法を提供する
ことにある。
構成することができる半導体装置の製造方法を提供する
ことにある。
上記目的は、素子分離領域に選択酸化による分離用絶縁
膜を形成した後に、分離領域に微細な開口部を設け、し
かる後にイオン打込みをしてチャネルストッパ層を形成
することにより、達成される。
膜を形成した後に、分離領域に微細な開口部を設け、し
かる後にイオン打込みをしてチャネルストッパ層を形成
することにより、達成される。
上記手段によれば１選択酸化後に微細な開口部を通して
、チャネルストッパのボロンイオン打込みを行なうこと
により、チャネルストッパの横方向への拡散を抑さえる
ことができるので、イオン打込み量を増すことができ、
これにより分離領域を微細化しても寄生ＭＯＳトランジ
スタのしきい電圧の低下を防止でき、素子分離能力の向
上を図ることができる。また能動ＭｏＳトランジスタの
しきい電圧の異常な上昇を防止し、ソース・ドレインの
接合耐圧の低下や接合容量の増大をなくすことができる
。
、チャネルストッパのボロンイオン打込みを行なうこと
により、チャネルストッパの横方向への拡散を抑さえる
ことができるので、イオン打込み量を増すことができ、
これにより分離領域を微細化しても寄生ＭＯＳトランジ
スタのしきい電圧の低下を防止でき、素子分離能力の向
上を図ることができる。また能動ＭｏＳトランジスタの
しきい電圧の異常な上昇を防止し、ソース・ドレインの
接合耐圧の低下や接合容量の増大をなくすことができる
。
以下１本発明の一実施例を第１図により詳細に説明する
。まず第１図（Ａ）に示すように、Ｐ型、比抵抗１０Ω
・国のＳｉ基板１の表面を熱酸化して、Ｓｉ基へ１」二
に熱酸化膜２を形成する。次にたとえばＣＶＤ法により
第１の５ｉｓＮ＋膜３を堆積し、ついでたとえばＣＶＤ
法により多結晶Ｓｉ膜４を堆積し、さらにその上にＣＶ
Ｄ法により第２のＳ ：ｉ １ｌＮ４膜５を堆積する。
。まず第１図（Ａ）に示すように、Ｐ型、比抵抗１０Ω
・国のＳｉ基板１の表面を熱酸化して、Ｓｉ基へ１」二
に熱酸化膜２を形成する。次にたとえばＣＶＤ法により
第１の５ｉｓＮ＋膜３を堆積し、ついでたとえばＣＶＤ
法により多結晶Ｓｉ膜４を堆積し、さらにその上にＣＶ
Ｄ法により第２のＳ ：ｉ １ｌＮ４膜５を堆積する。
熱酸化膜２と第１のＳ、１ａＮａ膜３の膜厚は、選択酸
化時にＳｉ基板１に結晶欠陥が発生しないような厚さに
設定するのが望ましく、たとえば熱酸化膜２を２０ｎｍ
、第１の５ｉｓＮａ膜３を１２０ｎｍ程度に設定すると
良い。多結晶Ｓｉ膜４、第２の５ｉｓＮａ膜５の役割お
よび膜厚については後述する。
化時にＳｉ基板１に結晶欠陥が発生しないような厚さに
設定するのが望ましく、たとえば熱酸化膜２を２０ｎｍ
、第１の５ｉｓＮａ膜３を１２０ｎｍ程度に設定すると
良い。多結晶Ｓｉ膜４、第２の５ｉｓＮａ膜５の役割お
よび膜厚については後述する。
そして公知のフォトリソグラフィ技術を利用して、第１
図（Ｂ）に示すように、第２のＳｉ、ａＮ４膜５．多結
晶Ｓｉ膜４、および第１の５ｉａＮ４膜３を素子形成領
域のみに残存させる。次に、ＣＶＤ法により全面に第３
の５ｉａＮａ膜を堆積した後に異方性ドライエツチング
し、第１図（Ｃ）に示すように、随記膜３・４・５の側
面に５ｉａＮａ膜のサイドウオール６を形成する。
図（Ｂ）に示すように、第２のＳｉ、ａＮ４膜５．多結
晶Ｓｉ膜４、および第１の５ｉａＮ４膜３を素子形成領
域のみに残存させる。次に、ＣＶＤ法により全面に第３
の５ｉａＮａ膜を堆積した後に異方性ドライエツチング
し、第１図（Ｃ）に示すように、随記膜３・４・５の側
面に５ｉａＮａ膜のサイドウオール６を形成する。
この５ｉａＮａ膜のサイドウオール６は、前記第１およ
び第２の５１ｇＮａ膜３，５とともに、前記多結晶Ｓｉ
膜４の周囲を囲むことにより、選択酸化時に多結晶Ｓ
ｉ ｇ ４が酸化されるのを防ぐ役割を果す、したがっ
て前記第２の５ｉａＮａ膜５および５ｉａＮａ［のサイ
ドウオール６の膜厚は、後の選択酸化に耐え得る程度の
膜厚、たとえば３０ｎｍ程度に設定すると良い。
び第２の５１ｇＮａ膜３，５とともに、前記多結晶Ｓｉ
膜４の周囲を囲むことにより、選択酸化時に多結晶Ｓ
ｉ ｇ ４が酸化されるのを防ぐ役割を果す、したがっ
て前記第２の５ｉａＮａ膜５および５ｉａＮａ［のサイ
ドウオール６の膜厚は、後の選択酸化に耐え得る程度の
膜厚、たとえば３０ｎｍ程度に設定すると良い。
次に、第１図（ｒ））に示すように、前記膜３゜４．５
および５ｉａＮ４膜のサイドウオール６をマスクにして
選択酸化を行ない、素子分離領域に厚い熱酸化＋１１７
を形成する。その後、ＣＶＤ法により全面に第２の多結
晶Ｓｉ膜を堆積した後に異方性ドライエツチングし、第
１図（Ｅ）に示すように、前記膜３，４．５の側面、す
なわち５ｉａＮｎ膜のサイドウオール６の上に多結晶５
ｉｌｌのサイドウオール８を形成する。
および５ｉａＮ４膜のサイドウオール６をマスクにして
選択酸化を行ない、素子分離領域に厚い熱酸化＋１１７
を形成する。その後、ＣＶＤ法により全面に第２の多結
晶Ｓｉ膜を堆積した後に異方性ドライエツチングし、第
１図（Ｅ）に示すように、前記膜３，４．５の側面、す
なわち５ｉａＮｎ膜のサイドウオール６の上に多結晶５
ｉｌｌのサイドウオール８を形成する。
続いて、第１図（Ｆ）に示すように、前記膜３゜４．５
および前記サイドウオール６．８をマスクにしてボロン
イオン９打込みをし、チャネルストッパ層１０を形成す
る。ここで、前記多結晶８１膜４は、ボロンイオン９が
素子形成領域のＳｉ基板１表面まで突き抜けないように
、かつ多結晶Ｓｉ膜のサイドウオール８を再現性良く形
成するために、膜厚を比較的厚く設定する必要がある。
および前記サイドウオール６．８をマスクにしてボロン
イオン９打込みをし、チャネルストッパ層１０を形成す
る。ここで、前記多結晶８１膜４は、ボロンイオン９が
素子形成領域のＳｉ基板１表面まで突き抜けないように
、かつ多結晶Ｓｉ膜のサイドウオール８を再現性良く形
成するために、膜厚を比較的厚く設定する必要がある。
そして、多結晶Ｓｉ膜のサイドウオール８．５ｉａＮａ
膜のサイドウオール６および第２のＳ ｉａ Ｎ ４膜
５、多結晶Ｓｉ膜４．第１の５ｉａＮａ膜３、および素
子形成領域の熱酸化膜２を順次除去することにより、第
１図（Ｇ）のような素子分離領域構造が完成する。
膜のサイドウオール６および第２のＳ ｉａ Ｎ ４膜
５、多結晶Ｓｉ膜４．第１の５ｉａＮａ膜３、および素
子形成領域の熱酸化膜２を順次除去することにより、第
１図（Ｇ）のような素子分離領域構造が完成する。
以下１通常の半導体装置製造工程にしたがってゲート絶
縁膜１１形成、多結晶Ｓｉのゲート電極１２形成、つぎ
にソース、ドレインのＮ型不純物層１３をイオン打込み
法で形成し、第１図（Ｈ）に示すように、ＭＯ８型電界
効果トランジスタを製造する０図中、１４．１５は各々
熱酸化膜、リンシリケートガラスからなる層間絶縁膜、
１６゜１７はソース、ドレインの各電極、１８は保護絶
縁膜である。
縁膜１１形成、多結晶Ｓｉのゲート電極１２形成、つぎ
にソース、ドレインのＮ型不純物層１３をイオン打込み
法で形成し、第１図（Ｈ）に示すように、ＭＯ８型電界
効果トランジスタを製造する０図中、１４．１５は各々
熱酸化膜、リンシリケートガラスからなる層間絶縁膜、
１６゜１７はソース、ドレインの各電極、１８は保護絶
縁膜である。
このようにして製造した半導体装置では１選択酸化後に
、多結晶Ｓｉ膜のサイドウオール８を通してボロンイオ
ン９を打込むことにより、チャネルストッパ層１０を素
子分離領域（熱酸化膜７）よりも狭い領域に形成できる
ため、ボロンイオン９打込みのドーズ量を増してもソー
ス、ドレイン領域の接合耐圧の低下を防止でき、寄生Ｍ
ＯＳトランジスタ特性を向上できる。また、本実施例で
は多結晶Ｓｉ膜４の周囲を第１の５ｉｓＮａ膜３゜第２
の５ｉａＮａ膜５．および５ｉａＮａ膜のサイドウオー
ル６で囲んだ構造のものを選、択酸化のマスクとして用
いており、実質的にその高さに相当する厚さの５１ｇＮ
ａ膜をマスクとして選択酸化を行なうのと等価であるた
め熱酸化膜７の素子領域への侵入を押さえることができ
、かつ、多結晶Ｓｉ膜４が選択酸化時に酸化されない構
造であるため結晶欠陥の発生はない。
、多結晶Ｓｉ膜のサイドウオール８を通してボロンイオ
ン９を打込むことにより、チャネルストッパ層１０を素
子分離領域（熱酸化膜７）よりも狭い領域に形成できる
ため、ボロンイオン９打込みのドーズ量を増してもソー
ス、ドレイン領域の接合耐圧の低下を防止でき、寄生Ｍ
ＯＳトランジスタ特性を向上できる。また、本実施例で
は多結晶Ｓｉ膜４の周囲を第１の５ｉｓＮａ膜３゜第２
の５ｉａＮａ膜５．および５ｉａＮａ膜のサイドウオー
ル６で囲んだ構造のものを選、択酸化のマスクとして用
いており、実質的にその高さに相当する厚さの５１ｇＮ
ａ膜をマスクとして選択酸化を行なうのと等価であるた
め熱酸化膜７の素子領域への侵入を押さえることができ
、かつ、多結晶Ｓｉ膜４が選択酸化時に酸化されない構
造であるため結晶欠陥の発生はない。
つぎに、本発明の他の実施例を第２図に示す。
本実施例では、第２図（Ａ）に示すように、第１の実施
例同様Ｐ型、１０Ω・備のＳｉ基板１の表面を熱酸化し
て２０膜ｍの熱酸化膜２を形成し、さらにその上にＣＶ
Ｉ）法により］−２０ｎ ｍの５ｉａＮ４膜３を堆積す
る。次にフォトリソグラフイ技術を利用して、第２図（
１３）に示すように、５ｉｓＮａ膜３を素子形成領域に
残存させる。その後前記膜３をマスクとして選択酸化を
行ない。第２図（Ｃ）に示すように、素子形成領域に７
７い熱酸化膜１９を形成する。
例同様Ｐ型、１０Ω・備のＳｉ基板１の表面を熱酸化し
て２０膜ｍの熱酸化膜２を形成し、さらにその上にＣＶ
Ｉ）法により］−２０ｎ ｍの５ｉａＮ４膜３を堆積す
る。次にフォトリソグラフイ技術を利用して、第２図（
１３）に示すように、５ｉｓＮａ膜３を素子形成領域に
残存させる。その後前記膜３をマスクとして選択酸化を
行ない。第２図（Ｃ）に示すように、素子形成領域に７
７い熱酸化膜１９を形成する。
しかる後に、第１図（１’））に示すように、フォトリ
ソグラフィにより素子分離領域に微細な開口部を設けた
膜厚１．５μｍのフォトレジスト２０を形成する。次に
、第２図（Ｅ）に示すように、前記フォトレジスト２０
をマスクにしてボロンイオン２１打込みを行ない、チャ
ネルストッパ層２２を形成する。そして、フォトレジス
ト２０゜５ｉａＮｎ膜３、および素子形成領域の熱酸化
）り２を除去することにより、第２図（１” ）のよう
な素子分離領域構造が完成する。以下、第１の実施例と
同様に通常の半導体装置製造工程にしたがってＭＯ８型
電界効果トランジスタを製造する。
ソグラフィにより素子分離領域に微細な開口部を設けた
膜厚１．５μｍのフォトレジスト２０を形成する。次に
、第２図（Ｅ）に示すように、前記フォトレジスト２０
をマスクにしてボロンイオン２１打込みを行ない、チャ
ネルストッパ層２２を形成する。そして、フォトレジス
ト２０゜５ｉａＮｎ膜３、および素子形成領域の熱酸化
）り２を除去することにより、第２図（１” ）のよう
な素子分離領域構造が完成する。以下、第１の実施例と
同様に通常の半導体装置製造工程にしたがってＭＯ８型
電界効果トランジスタを製造する。
本実施例で製造した半導体装置では、第１の実施例と同
様に、ボロンイオン２１打込みドーズ量を増してもソー
ス、ドレイン領域の接合耐圧の低下を防止でき、寄生Ｍ
ＯＳトランジスタ特性を向上できる。また、本実施例は
第１の実施例と異なり、ボロンイオン２１打込みのマス
クにフォトレジスト２０を用いているため、製造工程を
第１の実施例に比べて約半分にすることができる。
様に、ボロンイオン２１打込みドーズ量を増してもソー
ス、ドレイン領域の接合耐圧の低下を防止でき、寄生Ｍ
ＯＳトランジスタ特性を向上できる。また、本実施例は
第１の実施例と異なり、ボロンイオン２１打込みのマス
クにフォトレジスト２０を用いているため、製造工程を
第１の実施例に比べて約半分にすることができる。
本発明によれば、ボロンイオン打込みのドーズ量を増し
てもソース、ドレイン領域の接合耐圧の低下を防止でき
、寄生ＭＯＳトランジスタのしきい電圧の低下を防止し
て１分離能力の向上を達成できる。
てもソース、ドレイン領域の接合耐圧の低下を防止でき
、寄生ＭＯＳトランジスタのしきい電圧の低下を防止し
て１分離能力の向上を達成できる。
第１図、および第２図は、それぞれ本発明の一実施例に
なる半導体装置の製造過程での構造を示す断面図である
。 １・・・Ｓｉ基板、２・・・熱酸化膜、３・・・Ｓｉ３
Ｎ ４１！Ａ、４・・・多結晶Ｓｉ膜、５・・・第２の
５ｉａＮａ膜、６・・・５ｉａＮ４膜のサイドウオール
、７・１９・・・熱酸化膜、８・・・多結晶Ｓｉ収のサ
イドウオール、９・２１・・・ボロンイオン、１ｏ・２
２・・・チャンネルストッパ層、１１・・・ゲート絶縁
膜、１２・・・ゲート電極、１３・・・Ｎ型不純物層、
１４・・・熱酸化膜、１５・・・層間絶縁層、１６・１
７・・・ＡＱ電極、１８・・・保護絶縁膜、２０・・・
フォ１へレジスト。 代理人 弁理士 小川勝男 ・、 第 ２（！１ （ε） ／ｚ −ｙ、フルヌトリハ１ 替 ど−と＼ ０ 工
なる半導体装置の製造過程での構造を示す断面図である
。 １・・・Ｓｉ基板、２・・・熱酸化膜、３・・・Ｓｉ３
Ｎ ４１！Ａ、４・・・多結晶Ｓｉ膜、５・・・第２の
５ｉａＮａ膜、６・・・５ｉａＮ４膜のサイドウオール
、７・１９・・・熱酸化膜、８・・・多結晶Ｓｉ収のサ
イドウオール、９・２１・・・ボロンイオン、１ｏ・２
２・・・チャンネルストッパ層、１１・・・ゲート絶縁
膜、１２・・・ゲート電極、１３・・・Ｎ型不純物層、
１４・・・熱酸化膜、１５・・・層間絶縁層、１６・１
７・・・ＡＱ電極、１８・・・保護絶縁膜、２０・・・
フォ１へレジスト。 代理人 弁理士 小川勝男 ・、 第 ２（！１ （ε） ／ｚ −ｙ、フルヌトリハ１ 替 ど−と＼ ０ 工
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上の素子分離領域に分離用絶縁膜を設
けて素子間を分離する半導体装置の製造方法において、
分離用絶縁膜を設けた後に分離領域に微細な開口部を設
けてイオン打込みをし、チャネルストッパ層を形成する
ことを特徴とする半導体装置の製造方法。 ２、前記の微細な開口部は、分離用絶縁膜のエッチング
速度が小さい水溶液で除去することができる材料を用い
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ３、前記の微細な開口部は、レジストマスクを用いるこ
とを特徴とする特許請求の範囲１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12810687A JPS63293850A (ja) | 1987-05-27 | 1987-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12810687A JPS63293850A (ja) | 1987-05-27 | 1987-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63293850A true JPS63293850A (ja) | 1988-11-30 |
Family
ID=14976538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12810687A Pending JPS63293850A (ja) | 1987-05-27 | 1987-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63293850A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004701A (en) * | 1988-01-29 | 1991-04-02 | Nec Corporation | Method of forming isolation region in integrated circuit semiconductor device |
| JPH03156957A (ja) * | 1989-11-15 | 1991-07-04 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| US5260229A (en) * | 1991-08-30 | 1993-11-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
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-
1987
- 1987-05-27 JP JP12810687A patent/JPS63293850A/ja active Pending
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| DE4336869C2 (de) * | 1993-10-28 | 2003-05-28 | Gold Star Electronics | Verfahren zum Herstellen eines MOS-Transistors |
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