JPH0645562A - 積層半導体構造製造方法 - Google Patents
積層半導体構造製造方法Info
- Publication number
- JPH0645562A JPH0645562A JP5074404A JP7440493A JPH0645562A JP H0645562 A JPH0645562 A JP H0645562A JP 5074404 A JP5074404 A JP 5074404A JP 7440493 A JP7440493 A JP 7440493A JP H0645562 A JPH0645562 A JP H0645562A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- layer
- tft
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 40
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 87
- 238000012545 processing Methods 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 19
- 238000000059 patterning Methods 0.000 claims description 13
- 238000004377 microelectronic Methods 0.000 claims description 3
- 230000000593 degrading effect Effects 0.000 claims description 2
- 239000012212 insulator Substances 0.000 abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 229910021332 silicide Inorganic materials 0.000 abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 238000000151 deposition Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000012856 packing Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/053—Field effect transistors fets
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/109—Memory devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/906—Cleaning of wafer as interim step
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 微細電子デバイスの異なる導電層を接続する
ための方法を得る。 【構成】 本方法は：第１の導電層（４０）を提供する
こと；第１の導電層（４０）を覆う第１の絶縁層（４
２）を形成すること；第１の絶縁層（４２）を覆う第２
の導電層を形成すること；前記第２の導電層をパターン
化して第１の絶縁層（４２）を覆う導電要素（４４）を
形成し、それによって第１の絶縁層（４２）の上表面を
以降のプロセス工程中の劣化効果から保護すること；選
択的なエッチングプロセスを用いて第１の絶縁層（４
２）及び第２の絶縁層（４６）を選択的に除去して導電
要素（４４）及び第１の絶縁層（４２）上に第２の絶縁
層（４６）を形成し、それによって導電要素（４４）の
端部にまたがるコンタクト領域（４８）を形成して、縦
方向に第１の絶縁層（４２）を中間に挟んで導電要素
（４４）の部分が導電層（４０）の露出した部分に隣接
して露出されるようにすること；コンタクト領域（４
８）内に第３の導電層（５０）を形成することの工程を
含む。
ための方法を得る。 【構成】 本方法は：第１の導電層（４０）を提供する
こと；第１の導電層（４０）を覆う第１の絶縁層（４
２）を形成すること；第１の絶縁層（４２）を覆う第２
の導電層を形成すること；前記第２の導電層をパターン
化して第１の絶縁層（４２）を覆う導電要素（４４）を
形成し、それによって第１の絶縁層（４２）の上表面を
以降のプロセス工程中の劣化効果から保護すること；選
択的なエッチングプロセスを用いて第１の絶縁層（４
２）及び第２の絶縁層（４６）を選択的に除去して導電
要素（４４）及び第１の絶縁層（４２）上に第２の絶縁
層（４６）を形成し、それによって導電要素（４４）の
端部にまたがるコンタクト領域（４８）を形成して、縦
方向に第１の絶縁層（４２）を中間に挟んで導電要素
（４４）の部分が導電層（４０）の露出した部分に隣接
して露出されるようにすること；コンタクト領域（４
８）内に第３の導電層（５０）を形成することの工程を
含む。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の製造に関する
ものであり、更に詳細には、持ち上げられたソース／ド
レイン（モート）領域を備えるトランジスタとそれの製
造方法に関するものである。本発明は更に、”積層され
た”半導体構造（すなわち、半導体基板デバイス及びそ
れらに関連する相互接続及び絶縁体の物理的上方に形成
された能動要素を備える構造）を作製するための方法を
提供する。本発明はまた多重レベルの相互接続を有する
任意の半導体構造に関連する。
ものであり、更に詳細には、持ち上げられたソース／ド
レイン（モート）領域を備えるトランジスタとそれの製
造方法に関するものである。本発明は更に、”積層され
た”半導体構造（すなわち、半導体基板デバイス及びそ
れらに関連する相互接続及び絶縁体の物理的上方に形成
された能動要素を備える構造）を作製するための方法を
提供する。本発明はまた多重レベルの相互接続を有する
任意の半導体構造に関連する。
【０００２】
【従来の技術】本発明の範囲を限定するものではない
が、本発明の背景について、一例としてＭＯＳＦＥＴ技
術を用いて積層される６トランジスタのスタティックメ
モリセル、すなわち積層された６Ｔ ＳＲＡＭを製造す
るための方法を取り上げて説明する。
が、本発明の背景について、一例としてＭＯＳＦＥＴ技
術を用いて積層される６トランジスタのスタティックメ
モリセル、すなわち積層された６Ｔ ＳＲＡＭを製造す
るための方法を取り上げて説明する。
【０００３】現状のＭＯＳＦＥＴトランジスタ技術のも
とでは、ＭＯＳＦＥＴ技術がより小さい寸法へ縮小され
るにつれて、短チャネル効果、ソース／ドレイン（モー
ト）接合容量、信頼性、及び実装密度に関連する問題が
生じてくる。
とでは、ＭＯＳＦＥＴ技術がより小さい寸法へ縮小され
るにつれて、短チャネル効果、ソース／ドレイン（モー
ト）接合容量、信頼性、及び実装密度に関連する問題が
生じてくる。
【０００４】ソース／ドレイン接合深さが増大するにつ
れて、ＭＯＳＦＥＴ短チャネル効果は増大する。従って
そのような接合の深さを最小化することは、トランジス
タ長が縮小する時に特に望まれることである。ゲート酸
化物／シリコン基板界面においてソース／ドレイン接合
深さを最小化する１つの方法は、持ち上げられたソース
／ドレイン領域を形成することである。
れて、ＭＯＳＦＥＴ短チャネル効果は増大する。従って
そのような接合の深さを最小化することは、トランジス
タ長が縮小する時に特に望まれることである。ゲート酸
化物／シリコン基板界面においてソース／ドレイン接合
深さを最小化する１つの方法は、持ち上げられたソース
／ドレイン領域を形成することである。
【０００５】ＭＯＳＦＥＴソース／ドレイン接合容量は
ソース／ドレイン接合エリアが増大すると共に増大す
る。従ってモートエリアを最小化することが望ましく、
それによって集積回路の実装密度もまた改善できる。１
つの方法はモート領域の上へ直接的にではなく、フィー
ルド酸化物の上を経て金属−１からソース／ドレイン領
域へコンタクトを形成することである。
ソース／ドレイン接合エリアが増大すると共に増大す
る。従ってモートエリアを最小化することが望ましく、
それによって集積回路の実装密度もまた改善できる。１
つの方法はモート領域の上へ直接的にではなく、フィー
ルド酸化物の上を経て金属−１からソース／ドレイン領
域へコンタクトを形成することである。
【０００６】標準的なＭＯＳトランジスタ設計におい
て、下層の基板中への接合リーク電流を防止するために
ソース／ドレインエリアは金属−１へのコンタクトの寸
法よりもかなり大きくなければならない。これは、ソー
ス／ドレインエリア上において金属−１へのコンタクト
の位置合わせ誤差によるエッチング誤差の可能性を考慮
した結果である。もしコンタクトがソース／ドレインに
重なっていれば、コンタクトのエッチングがソース／ド
レインのＰＮ接合端部へ浸透し、それによってその接合
を短絡させてしまう可能性がある。しかしもし、コンタ
クトがフィールド酸化物を覆って配置できれば、ソース
／ドレインエリアをより大きくする必要はなくなる。そ
うすれば、ソース／ドレインエリアはトランジスタの寸
法に合わせて対応した縮尺で縮小することができよう。
縮小されたトランジスタ寸法はより大きい実装密度の達
成につながる。
て、下層の基板中への接合リーク電流を防止するために
ソース／ドレインエリアは金属−１へのコンタクトの寸
法よりもかなり大きくなければならない。これは、ソー
ス／ドレインエリア上において金属−１へのコンタクト
の位置合わせ誤差によるエッチング誤差の可能性を考慮
した結果である。もしコンタクトがソース／ドレインに
重なっていれば、コンタクトのエッチングがソース／ド
レインのＰＮ接合端部へ浸透し、それによってその接合
を短絡させてしまう可能性がある。しかしもし、コンタ
クトがフィールド酸化物を覆って配置できれば、ソース
／ドレインエリアをより大きくする必要はなくなる。そ
うすれば、ソース／ドレインエリアはトランジスタの寸
法に合わせて対応した縮尺で縮小することができよう。
縮小されたトランジスタ寸法はより大きい実装密度の達
成につながる。
【０００７】従来開発されてきた、持ち上げられたモー
ト領域の形成に加えてフィールド酸化物の上を経てモー
トから広がる導電層を形成する試みはそれに付随した問
題をもたらしている。多くの場合、用いられるプロセス
は複雑で、非常に厳密なプロセス制御を要求する。
ト領域の形成に加えてフィールド酸化物の上を経てモー
トから広がる導電層を形成する試みはそれに付随した問
題をもたらしている。多くの場合、用いられるプロセス
は複雑で、非常に厳密なプロセス制御を要求する。
【０００８】そのような従来技術の１つの試みは非反応
性ＵＰＭＯＳプロセスを含んでいる。このプロセスはパ
ターン化されたゲート構造を覆ってソース／ドレインの
多結晶シリコンを堆積させ、レジスト平坦化とエッチバ
ックを行うものである。このエッチングによってゲート
上の多結晶シリコンは除去されるが、その間にモート及
びフィールド酸化物領域上の多結晶シリコンは除去され
ない。このプロセスはモート領域上の多結晶シリコンの
最終的な厚さを定義するのにレジストエッチバック（Ｒ
ＥＢ）プロセスを採用しているという欠点を有する。特
に、このＲＥＢプロセスはエッチストップ層を利用して
いないので、モート上の最終的な多結晶シリコンの厚さ
の制御性と一様性とを確保することが困難である。この
最終的な多結晶シリコンの厚さが結果のＭＯＳＦＥＴデ
バイスのソース／ドレイン接合深さを決定する最終的な
要因であることを指摘しておかなければならない。
性ＵＰＭＯＳプロセスを含んでいる。このプロセスはパ
ターン化されたゲート構造を覆ってソース／ドレインの
多結晶シリコンを堆積させ、レジスト平坦化とエッチバ
ックを行うものである。このエッチングによってゲート
上の多結晶シリコンは除去されるが、その間にモート及
びフィールド酸化物領域上の多結晶シリコンは除去され
ない。このプロセスはモート領域上の多結晶シリコンの
最終的な厚さを定義するのにレジストエッチバック（Ｒ
ＥＢ）プロセスを採用しているという欠点を有する。特
に、このＲＥＢプロセスはエッチストップ層を利用して
いないので、モート上の最終的な多結晶シリコンの厚さ
の制御性と一様性とを確保することが困難である。この
最終的な多結晶シリコンの厚さが結果のＭＯＳＦＥＴデ
バイスのソース／ドレイン接合深さを決定する最終的な
要因であることを指摘しておかなければならない。
【０００９】従来技術の第２の解答は反応性ＵＰＭＯＳ
プロセスである。このプロセスではパターン化されたゲ
ートの上に堆積された多結晶シリコンをドープするため
にパターン化されたゲートを覆うドーパント拡散源が用
いられ、その後選択的なエッチングプロセスが適用され
る。このプロセスで（ゲート上の）ドープされた多結晶
シリコンはモート及びフィールド酸化物領域を覆う未ド
ープの多結晶シリコンよりも速やかにエッチされる。こ
のプロセスはいくつかの欠点を有している。第１に、被
覆多結晶シリコンをドープするために拡散プロセスを採
用するのは信頼性の点で問題がある。拡散プロセスは、
ドーパント源と被覆多結晶シリコンとの間の界面酸化物
効果のためと、多結晶シリコン中でのドーパントの拡散
特性が優れたものでないことのために精密に制御するこ
とが困難である。第２に、エッチストップなしのマスク
で選択的なエッチングを行うことはモート上の多結晶シ
リコンの正確な厚さの制御性及び一様性の点で困難さを
含んでいる。第３に、もし不十分なドーパント拡散反応
によってモート上に残存する多結晶シリコンの厚さがゲ
ート積層の厚さと同程度になれば、ゲートとソース／ド
レインとの間の容量は大きなものとなる。
プロセスである。このプロセスではパターン化されたゲ
ートの上に堆積された多結晶シリコンをドープするため
にパターン化されたゲートを覆うドーパント拡散源が用
いられ、その後選択的なエッチングプロセスが適用され
る。このプロセスで（ゲート上の）ドープされた多結晶
シリコンはモート及びフィールド酸化物領域を覆う未ド
ープの多結晶シリコンよりも速やかにエッチされる。こ
のプロセスはいくつかの欠点を有している。第１に、被
覆多結晶シリコンをドープするために拡散プロセスを採
用するのは信頼性の点で問題がある。拡散プロセスは、
ドーパント源と被覆多結晶シリコンとの間の界面酸化物
効果のためと、多結晶シリコン中でのドーパントの拡散
特性が優れたものでないことのために精密に制御するこ
とが困難である。第２に、エッチストップなしのマスク
で選択的なエッチングを行うことはモート上の多結晶シ
リコンの正確な厚さの制御性及び一様性の点で困難さを
含んでいる。第３に、もし不十分なドーパント拡散反応
によってモート上に残存する多結晶シリコンの厚さがゲ
ート積層の厚さと同程度になれば、ゲートとソース／ド
レインとの間の容量は大きなものとなる。
【００１０】従来技術の第３の解答はモートからフィー
ルド酸化物領域へ広がるＴｉＮ層を形成するＴｉＮプロ
セスを含むものである。このプロセスは、持ち上げられ
たモート領域を形成するための選択的エピタキシーと一
緒に用いられたとしても広いモート幅（及びエリア）を
要求する。これは、最小接触抵抗の要求を満たすために
はＴｉＮ層が約０．８μｍはモートと重なっている必要
があるためである。広いモート幅のために、大きなデバ
イス寸法が要求されることになる。更にＴｉＮプロセス
で要求される広いモートエリアはソース／ドレイン接合
容量を増大させることにつながる。
ルド酸化物領域へ広がるＴｉＮ層を形成するＴｉＮプロ
セスを含むものである。このプロセスは、持ち上げられ
たモート領域を形成するための選択的エピタキシーと一
緒に用いられたとしても広いモート幅（及びエリア）を
要求する。これは、最小接触抵抗の要求を満たすために
はＴｉＮ層が約０．８μｍはモートと重なっている必要
があるためである。広いモート幅のために、大きなデバ
イス寸法が要求されることになる。更にＴｉＮプロセス
で要求される広いモートエリアはソース／ドレイン接合
容量を増大させることにつながる。
【００１１】上述の標準的なＭＯＳＦＥＴ（典型的はＮ
チャネルＭＯＳＦＥＴ）を作製することに加えて、積層
された６Ｔ ＳＲＡＭの例では、上述のＭＯＳＦＥＴの
ゲートを薄膜トランジスタ（ＴＦＴ）ＭＯＳＦＥＴ（典
型的にはＰチャネルＭＯＳＦＥＴ）の半導体膜へ接続す
る必要がある。従来技術６Ｔ ＳＲＡＭでこの接続を作
製するために使用されるプロセスは、一般に標準的なＭ
ＯＳＦＥＴを作製するために使用されるプロセスとは独
立している。従って、以下に述べる従来技術の接続方法
は上述の従来技術のＭＯＳＦＥＴ方法の任意のものに適
用されるとみなされる。
チャネルＭＯＳＦＥＴ）を作製することに加えて、積層
された６Ｔ ＳＲＡＭの例では、上述のＭＯＳＦＥＴの
ゲートを薄膜トランジスタ（ＴＦＴ）ＭＯＳＦＥＴ（典
型的にはＰチャネルＭＯＳＦＥＴ）の半導体膜へ接続す
る必要がある。従来技術６Ｔ ＳＲＡＭでこの接続を作
製するために使用されるプロセスは、一般に標準的なＭ
ＯＳＦＥＴを作製するために使用されるプロセスとは独
立している。従って、以下に述べる従来技術の接続方法
は上述の従来技術のＭＯＳＦＥＴ方法の任意のものに適
用されるとみなされる。
【００１２】標準的なＭＯＳＦＥＴトランジスタを作製
するための上述の方法の１つに続く従来技術のプロセス
工程は、導電要素間の分離を提供するための中間レベル
酸化物（ＩＬＯ）の形成、ＩＬＯ中へのコンタクトホー
ル開口、下側レベルの導電体とＴＦＴゲート材料との間
に接続を形成するためにＩＬＯ中にエッチされた適切な
コンタクトホール及びＩＬＯの上へのＴＦＴゲート材料
堆積、第１のＴＦＴのためのゲートを形成するためのＴ
ＦＴゲート材料のパターン化、ＴＦＴゲート酸化物の堆
積、ＴＦＴゲート材料上のＴＦＴゲート酸化物中へのホ
ールのパターン化／エッチング、ゲート酸化物の上及び
第１のＴＦＴのゲートと第２の半導体膜との間に接続を
形成するために前記ゲート酸化物中にエッチされた適当
なコンタクトホールの上への第２のＴＦＴ用のＴＦＴ半
導体膜の堆積、を含む。この従来技術の方法にはいくつ
かの欠点が存在する。１つの欠点は、この方法がＴＦＴ
ゲート酸化物層の上のレジストのパターン化を要求する
ため、ＴＦＴ半導体膜の堆積に先だってゲート酸化物と
レジストとの間の接触に起因するＴＦＴゲート酸化物の
化学的汚染の可能性があるということである。そのよう
な化学的汚染は欠陥を生じ、それに付随して酸化物両端
間に電圧が印加された時に酸化物の降伏を引き起こす可
能性がある。別の１つの欠点はコンタクトホールのエリ
ア中にＴＦＴゲート上の界面酸化物が形成される可能性
があることで、これはＴＦＴゲートとＴＦＴチャネル膜
との間の接触を妨げるものとなる。従来技術を用いて、
ＴＦＴチャネル膜堆積に先だってこの界面酸化物を除去
するために行われるフッ化水素（ＨＦ）のデグレーズは
ＴＦＴゲート酸化物の不均一な湿式エッチングにつなが
る可能性があり、特に酸化物がより薄くなっているか応
力を受けている状態にある可能性が強い下層表面構造の
角をＴＦＴゲート酸化物が覆っているエリアでその可能
性が高い。更に別の１つの欠点は、層間のマスク位置合
わせ誤差を補償するためにゲート酸化物中のコンタクト
ホールに重なるＴＦＴチャネル膜を堆積させる必要があ
るということである。
するための上述の方法の１つに続く従来技術のプロセス
工程は、導電要素間の分離を提供するための中間レベル
酸化物（ＩＬＯ）の形成、ＩＬＯ中へのコンタクトホー
ル開口、下側レベルの導電体とＴＦＴゲート材料との間
に接続を形成するためにＩＬＯ中にエッチされた適切な
コンタクトホール及びＩＬＯの上へのＴＦＴゲート材料
堆積、第１のＴＦＴのためのゲートを形成するためのＴ
ＦＴゲート材料のパターン化、ＴＦＴゲート酸化物の堆
積、ＴＦＴゲート材料上のＴＦＴゲート酸化物中へのホ
ールのパターン化／エッチング、ゲート酸化物の上及び
第１のＴＦＴのゲートと第２の半導体膜との間に接続を
形成するために前記ゲート酸化物中にエッチされた適当
なコンタクトホールの上への第２のＴＦＴ用のＴＦＴ半
導体膜の堆積、を含む。この従来技術の方法にはいくつ
かの欠点が存在する。１つの欠点は、この方法がＴＦＴ
ゲート酸化物層の上のレジストのパターン化を要求する
ため、ＴＦＴ半導体膜の堆積に先だってゲート酸化物と
レジストとの間の接触に起因するＴＦＴゲート酸化物の
化学的汚染の可能性があるということである。そのよう
な化学的汚染は欠陥を生じ、それに付随して酸化物両端
間に電圧が印加された時に酸化物の降伏を引き起こす可
能性がある。別の１つの欠点はコンタクトホールのエリ
ア中にＴＦＴゲート上の界面酸化物が形成される可能性
があることで、これはＴＦＴゲートとＴＦＴチャネル膜
との間の接触を妨げるものとなる。従来技術を用いて、
ＴＦＴチャネル膜堆積に先だってこの界面酸化物を除去
するために行われるフッ化水素（ＨＦ）のデグレーズは
ＴＦＴゲート酸化物の不均一な湿式エッチングにつなが
る可能性があり、特に酸化物がより薄くなっているか応
力を受けている状態にある可能性が強い下層表面構造の
角をＴＦＴゲート酸化物が覆っているエリアでその可能
性が高い。更に別の１つの欠点は、層間のマスク位置合
わせ誤差を補償するためにゲート酸化物中のコンタクト
ホールに重なるＴＦＴチャネル膜を堆積させる必要があ
るということである。
【００１３】従って、持ち上げられたソース／ドレイン
領域を備え、モート領域からフィールド酸化物領域を覆
って広がる導電層を備えるトランジスタを有する６Ｔ積
層ＳＲＡＭ構造を作製する、簡単でより信頼性の高いプ
ロセスに対する需要がある。更に、中間の絶縁体層を挟
んだ半導体層及び／または導電材料層間を接続するため
のより信頼性の高い方法に対する需要がある。更に詳細
には、６Ｔの積層されたＳＲＡＭ中で第１のＴＦＴのゲ
ートを第２のＴＦＴのためのＴＦＴ半導体膜へ接続する
ための方法に対する需要がある。
領域を備え、モート領域からフィールド酸化物領域を覆
って広がる導電層を備えるトランジスタを有する６Ｔ積
層ＳＲＡＭ構造を作製する、簡単でより信頼性の高いプ
ロセスに対する需要がある。更に、中間の絶縁体層を挟
んだ半導体層及び／または導電材料層間を接続するため
のより信頼性の高い方法に対する需要がある。更に詳細
には、６Ｔの積層されたＳＲＡＭ中で第１のＴＦＴのゲ
ートを第２のＴＦＴのためのＴＦＴ半導体膜へ接続する
ための方法に対する需要がある。
【００１４】
【発明の概要】本発明の例示された実施例においては、
従来技術の半導体構造に付随する欠点や問題点が本質的
に解消もしくは緩和された、新規で進歩した積層半導体
構造が提供される。
従来技術の半導体構造に付随する欠点や問題点が本質的
に解消もしくは緩和された、新規で進歩した積層半導体
構造が提供される。
【００１５】本発明の実施例に従えば、半導体表面上及
び対向するモート絶縁領域間にゲート酸化物を有するト
ランジスタが作製される。ゲートがゲート酸化物上に形
成される。前記ゲートに隣接して側壁絶縁体が形成され
る。前記対向するモート絶縁領域を覆って、また前記半
導体表面を部分的に覆って多結晶シリコン層が形成さ
れ、それによって側壁絶縁体と前記多結晶シリコンの端
部との間に合間（インターリム）エリアが定義される。
次に多結晶シリコン層を覆って、また合間エリア中に選
択的に導電層が形成される。次にモートエリア中へソー
ス／ドレイン領域が打ち込まれる。次に導電層を覆って
シリサイド領域が形成され、それは局部的な相互接続へ
つながれ得る。中間レベル酸化物（ＩＬＯ）が形成され
て、導電要素層間に分離を提供する。薄膜トランジスタ
（ＴＦＴ）ゲート材料が堆積されて、パターン化され、
エッチされる（そして必要であれば打ち込みされる）。
ＴＦＴゲート酸化物が堆積される。ＴＦＴ半導体膜がＴ
ＦＴゲート酸化物上に堆積され、パターン化され、エッ
チされて個別回路要素が形成され、それらはそれらが接
続されるであろう下層の回路要素の上で部分的に終端す
る（ＴＦＴゲート酸化物が縦方向で中間に挿入されてい
る）。次にマスクとなる酸化物が堆積される。ここで前
記マスク酸化物の上にフォトレジスト層が形成され、パ
ターン化されて（第１のＴＦＴに対する）個別的ＴＦＴ
半導体要素の端点と下層の回路要素（典型的には第２の
ＴＦＴのＴＦＴゲート）の一部とに重畳するコンタクト
領域が形成される。次にこのコンタクト領域中の酸化物
材料が選択的にエッチされ、マスク酸化物とゲート酸化
物とがこの窓から除去されるが、それが覆っているＴＦ
Ｔゲート酸化物とＴＦＴ半導体膜とは除去されない。こ
のようにして、残存するＴＦＴゲート酸化物は、露出し
た表面に対して化学的不純物を導入する可能性のあるフ
ォトレジスト形成及び剥離の工程との接触から保護され
る。次に第２の導電層が選択的成長技術によって形成さ
れ、今や露出されたＴＦＴチャネル膜とＴＦＴゲートと
を接続する。
び対向するモート絶縁領域間にゲート酸化物を有するト
ランジスタが作製される。ゲートがゲート酸化物上に形
成される。前記ゲートに隣接して側壁絶縁体が形成され
る。前記対向するモート絶縁領域を覆って、また前記半
導体表面を部分的に覆って多結晶シリコン層が形成さ
れ、それによって側壁絶縁体と前記多結晶シリコンの端
部との間に合間（インターリム）エリアが定義される。
次に多結晶シリコン層を覆って、また合間エリア中に選
択的に導電層が形成される。次にモートエリア中へソー
ス／ドレイン領域が打ち込まれる。次に導電層を覆って
シリサイド領域が形成され、それは局部的な相互接続へ
つながれ得る。中間レベル酸化物（ＩＬＯ）が形成され
て、導電要素層間に分離を提供する。薄膜トランジスタ
（ＴＦＴ）ゲート材料が堆積されて、パターン化され、
エッチされる（そして必要であれば打ち込みされる）。
ＴＦＴゲート酸化物が堆積される。ＴＦＴ半導体膜がＴ
ＦＴゲート酸化物上に堆積され、パターン化され、エッ
チされて個別回路要素が形成され、それらはそれらが接
続されるであろう下層の回路要素の上で部分的に終端す
る（ＴＦＴゲート酸化物が縦方向で中間に挿入されてい
る）。次にマスクとなる酸化物が堆積される。ここで前
記マスク酸化物の上にフォトレジスト層が形成され、パ
ターン化されて（第１のＴＦＴに対する）個別的ＴＦＴ
半導体要素の端点と下層の回路要素（典型的には第２の
ＴＦＴのＴＦＴゲート）の一部とに重畳するコンタクト
領域が形成される。次にこのコンタクト領域中の酸化物
材料が選択的にエッチされ、マスク酸化物とゲート酸化
物とがこの窓から除去されるが、それが覆っているＴＦ
Ｔゲート酸化物とＴＦＴ半導体膜とは除去されない。こ
のようにして、残存するＴＦＴゲート酸化物は、露出し
た表面に対して化学的不純物を導入する可能性のあるフ
ォトレジスト形成及び剥離の工程との接触から保護され
る。次に第２の導電層が選択的成長技術によって形成さ
れ、今や露出されたＴＦＴチャネル膜とＴＦＴゲートと
を接続する。
【００１６】本発明はまた、ＴＦＴゲート領域上へ酸化
物を形成することに関連するあらゆる問題を回避するた
めに、選択的半導体成長の分野で良く知られた同じ処理
室での洗浄化プロセスを含む選択的成長技術の使用を許
容する。
物を形成することに関連するあらゆる問題を回避するた
めに、選択的半導体成長の分野で良く知られた同じ処理
室での洗浄化プロセスを含む選択的成長技術の使用を許
容する。
【００１７】本発明の更に別の特長はゲート酸化物のす
べてのパターン化の前にゲート酸化物層の上にＴＦＴチ
ャネル膜を直接的に堆積させることである。こうするこ
とで、ＴＦＴチャネル膜の下側にあるゲート酸化物材料
はフォトレジストの堆積／パターン化／剥離のプロセス
で化学的及びその他の不純物が導入されることを避ける
ことができる。
べてのパターン化の前にゲート酸化物層の上にＴＦＴチ
ャネル膜を直接的に堆積させることである。こうするこ
とで、ＴＦＴチャネル膜の下側にあるゲート酸化物材料
はフォトレジストの堆積／パターン化／剥離のプロセス
で化学的及びその他の不純物が導入されることを避ける
ことができる。
【００１８】本発明の例示した実施例では、多結晶シリ
コン層のモート上への重なりの大きさはほんの０．３μ
ｍでよく、従ってデバイス寸法の縮小が可能である。縮
小されたデバイス寸法は実装密度を増大させ、ソース／
ドレイン接合容量を減少させるうえで技術的に有利であ
る。
コン層のモート上への重なりの大きさはほんの０．３μ
ｍでよく、従ってデバイス寸法の縮小が可能である。縮
小されたデバイス寸法は実装密度を増大させ、ソース／
ドレイン接合容量を減少させるうえで技術的に有利であ
る。
【００１９】本発明の例示した実施例では、接触抵抗を
最小化するためにモートを覆う多結晶シリコン層の重な
りは大きくなくてよい。フィールド酸化物の端部に関す
る位置決め誤差を補償するためにモート上への多結晶シ
リコンの小さい重なりは必要である。しかし、そのよう
な重なりは、そのような酸化物が導電層の堆積に先だっ
てエッチされてしまうという事実によって最小限のもの
となる。更に例示の実施例では、位置合わせズレの裕度
はほぼ導電層の厚さ分縮小される。それは導電層が既に
パターン化された多結晶シリコン層に沿って側壁を構成
し、それによってモート上の多結晶シリコンの定義に関
する裕度を減少させるためである。更にＴＦＴ半導体膜
をＴＦＴゲートへ接続するために選択的成長技術を使用
することによって、ＴＦＴ半導体膜はコンタクトホール
に重なる必要がなくなり、実装密度は更に向上する。本
発明の更に別の特長は、選択的半導体成長技術のために
コンタクト領域を定義するためのマスク絶縁体を使用
し、それによってそのような成長がデバイス特性に影響
を及ぼすと見られるエリア上での半導体成長を回避する
ことによって得られる。
最小化するためにモートを覆う多結晶シリコン層の重な
りは大きくなくてよい。フィールド酸化物の端部に関す
る位置決め誤差を補償するためにモート上への多結晶シ
リコンの小さい重なりは必要である。しかし、そのよう
な重なりは、そのような酸化物が導電層の堆積に先だっ
てエッチされてしまうという事実によって最小限のもの
となる。更に例示の実施例では、位置合わせズレの裕度
はほぼ導電層の厚さ分縮小される。それは導電層が既に
パターン化された多結晶シリコン層に沿って側壁を構成
し、それによってモート上の多結晶シリコンの定義に関
する裕度を減少させるためである。更にＴＦＴ半導体膜
をＴＦＴゲートへ接続するために選択的成長技術を使用
することによって、ＴＦＴ半導体膜はコンタクトホール
に重なる必要がなくなり、実装密度は更に向上する。本
発明の更に別の特長は、選択的半導体成長技術のために
コンタクト領域を定義するためのマスク絶縁体を使用
し、それによってそのような成長がデバイス特性に影響
を及ぼすと見られるエリア上での半導体成長を回避する
ことによって得られる。
【００２０】従来技術のプロセスと比較して、本発明の
好適実施例は多結晶シリコン層を定義するためにうまく
制御されたエッチング技術を利用している。このこと
は、多結晶シリコン層を定義する時に下層の酸化物層を
エッチストップ層として利用することによって実現され
る。このエッチストップ層の使用は、エッチングを時間
で制御する必要がなくなり、またモート領域上の多結晶
シリコンの得られる厚さを変更することなしに過剰エッ
チを使用することを許容するため、ウエハ全体に亘って
優れた制御性と一様性の確保という技術的な特長を提供
する。
好適実施例は多結晶シリコン層を定義するためにうまく
制御されたエッチング技術を利用している。このこと
は、多結晶シリコン層を定義する時に下層の酸化物層を
エッチストップ層として利用することによって実現され
る。このエッチストップ層の使用は、エッチングを時間
で制御する必要がなくなり、またモート領域上の多結晶
シリコンの得られる厚さを変更することなしに過剰エッ
チを使用することを許容するため、ウエハ全体に亘って
優れた制御性と一様性の確保という技術的な特長を提供
する。
【００２１】更に加えて、本発明の別の１つの重要な技
術的特長は、絶縁領域上の多結晶シリコン層とモートと
の間の電気的接続を可能にしつつ、持ち上げられたモー
ト領域を後に構成するために第２の導電層を使用するこ
とである。この構造はモート領域中のシリコンの厚さが
うまく制御でき、しかも多結晶シリコン層の厚さとは独
立して制御できるという技術的特長を有する。導電層の
選択的堆積を用いることから得られる制御性はソース／
ドレイン接合深さの正確な決定という技術的特長をもた
らす。（ゲート酸化物／シリコン基板界面における）ソ
ース／ドレイン接合深さは導電層の厚さ分縮小され、そ
れによって浅い、高濃度にドープされた接合が得られる
ということを指摘しておく。この高濃度にドープされた
領域に関する縮小された接合深さは優れたＭＯＳＦＥＴ
特性及びＭＯＳＦＥＴ短チャネル効果の減少につなが
る。
術的特長は、絶縁領域上の多結晶シリコン層とモートと
の間の電気的接続を可能にしつつ、持ち上げられたモー
ト領域を後に構成するために第２の導電層を使用するこ
とである。この構造はモート領域中のシリコンの厚さが
うまく制御でき、しかも多結晶シリコン層の厚さとは独
立して制御できるという技術的特長を有する。導電層の
選択的堆積を用いることから得られる制御性はソース／
ドレイン接合深さの正確な決定という技術的特長をもた
らす。（ゲート酸化物／シリコン基板界面における）ソ
ース／ドレイン接合深さは導電層の厚さ分縮小され、そ
れによって浅い、高濃度にドープされた接合が得られる
ということを指摘しておく。この高濃度にドープされた
領域に関する縮小された接合深さは優れたＭＯＳＦＥＴ
特性及びＭＯＳＦＥＴ短チャネル効果の減少につなが
る。
【００２２】別の１つの技術的特長は、選択的に堆積さ
れる導電層の厚さの制御がゲートとソース／ドレインと
の間の容量を最小化するためにも重要であるということ
である。ゲートとソース／ドレイン間の容量は導電層の
厚さの増加と共に増大する。従って、導電層の厚さを正
確に制御することによって、ＭＯＳＦＥＴデバイスの特
性は接合深さ及びゲートとソース／ドレイン間の容量の
両方の点で最適化できる。導電層の厚さはゲートの高さ
以下に容易に制御できるので、従来のプロセスに比較し
てゲートとソース／ドレイン間の容量は減少し得る。
れる導電層の厚さの制御がゲートとソース／ドレインと
の間の容量を最小化するためにも重要であるということ
である。ゲートとソース／ドレイン間の容量は導電層の
厚さの増加と共に増大する。従って、導電層の厚さを正
確に制御することによって、ＭＯＳＦＥＴデバイスの特
性は接合深さ及びゲートとソース／ドレイン間の容量の
両方の点で最適化できる。導電層の厚さはゲートの高さ
以下に容易に制御できるので、従来のプロセスに比較し
てゲートとソース／ドレイン間の容量は減少し得る。
【００２３】本発明の別の１つの特長は、モートのシリ
コンが等価的にフィールド絶縁領域を覆って広がった構
造が形成されることである。この拡張部を備えることに
よって金属−１へのコンタクトはモート領域の中央にあ
る必要はなく、替わりにフィールド絶縁領域を全体的ま
たは部分的に覆うように位置することができる。このこ
とは、コンタクトホールのためのエッチングプロセスが
モートの上ではなくむしろ絶縁領域の上で全体的または
部分的に実行され得るという技術的特長をもたらす。従
って、モート領域でのデバイスへのエッチング損傷と、
それに伴ってのモート領域での漏れ電流の増大は回避さ
れる。別の１つの技術的特長は絶縁領域上にコンタクト
を形成することでモートエリアを本質的に縮小すること
ができるということである。
コンが等価的にフィールド絶縁領域を覆って広がった構
造が形成されることである。この拡張部を備えることに
よって金属−１へのコンタクトはモート領域の中央にあ
る必要はなく、替わりにフィールド絶縁領域を全体的ま
たは部分的に覆うように位置することができる。このこ
とは、コンタクトホールのためのエッチングプロセスが
モートの上ではなくむしろ絶縁領域の上で全体的または
部分的に実行され得るという技術的特長をもたらす。従
って、モート領域でのデバイスへのエッチング損傷と、
それに伴ってのモート領域での漏れ電流の増大は回避さ
れる。別の１つの技術的特長は絶縁領域上にコンタクト
を形成することでモートエリアを本質的に縮小すること
ができるということである。
【００２４】本発明の好適実施例及びそれらの特長をよ
り完全に理解するために、以下に図面を参照して詳細に
説明する。
り完全に理解するために、以下に図面を参照して詳細に
説明する。
【００２５】
【実施例】本発明の好適実施例が図１から図１６に示さ
れている。各図面において、対応する部品には同じ参照
符号を付してある。図１から図１５は各処理段階におけ
る本発明の断面図を示す。図１６は本発明の好適実施例
に採用された６Ｔ ＳＲＡＭセル及び付随回路を模式的
に示す。
れている。各図面において、対応する部品には同じ参照
符号を付してある。図１から図１５は各処理段階におけ
る本発明の断面図を示す。図１６は本発明の好適実施例
に採用された６Ｔ ＳＲＡＭセル及び付随回路を模式的
に示す。
【００２６】図１は第１の処理段階後のシリコン基板１
０の断面図を示す。シリコン基板１０上にはパターン化
された絶縁領域１２が形成され、前記絶縁領域１２によ
って分離されたモート領域１４が定義されている。典型
的には、絶縁領域１２は、シリコン基板１０上へフィー
ルド酸化物を成長させることによって形成される。この
時、モート領域１４の上には酸化が起こらないように、
モート領域はシリコン窒化物等のパターン化された層に
よってマスクされる。シリコン基板１０表面に沿って絶
縁領域１２間に典型的には５０−２００オングストロー
ムの厚さにゲート絶縁体１６が形成される。ゲート絶縁
体１６の上にゲート１８が堆積される。典型的にはゲー
ト１８は高濃度にドープされた多結晶シリコン層を含
み、それは従来の技術によって望みの形状にエッチされ
る。オプションとして、ゲート１８の下には形成されな
いように、モート領域１４を通して打ち込みを行って浅
い接合２２を形成することができる。望ましいＮＭＯＳ
トランジスタとしては、浅い接合２２のドーピングによ
って典型的に約１０17／ｃｍ−１０19／ｃｍ3 の砒素表
面濃度が得られる。ドーパントとして砒素を使用するこ
とは単に一つの例であって、当業者には既知の別のドー
パントを使用できることは理解されるべきである。浅い
接合２２の深さは０．１μｍまたはそれ以下のオーダで
ある。側壁絶縁体２０がゲート１８の側壁上に形成され
る。典型的にはこれらの側壁絶縁体２０は酸化物を含
む。
０の断面図を示す。シリコン基板１０上にはパターン化
された絶縁領域１２が形成され、前記絶縁領域１２によ
って分離されたモート領域１４が定義されている。典型
的には、絶縁領域１２は、シリコン基板１０上へフィー
ルド酸化物を成長させることによって形成される。この
時、モート領域１４の上には酸化が起こらないように、
モート領域はシリコン窒化物等のパターン化された層に
よってマスクされる。シリコン基板１０表面に沿って絶
縁領域１２間に典型的には５０−２００オングストロー
ムの厚さにゲート絶縁体１６が形成される。ゲート絶縁
体１６の上にゲート１８が堆積される。典型的にはゲー
ト１８は高濃度にドープされた多結晶シリコン層を含
み、それは従来の技術によって望みの形状にエッチされ
る。オプションとして、ゲート１８の下には形成されな
いように、モート領域１４を通して打ち込みを行って浅
い接合２２を形成することができる。望ましいＮＭＯＳ
トランジスタとしては、浅い接合２２のドーピングによ
って典型的に約１０17／ｃｍ−１０19／ｃｍ3 の砒素表
面濃度が得られる。ドーパントとして砒素を使用するこ
とは単に一つの例であって、当業者には既知の別のドー
パントを使用できることは理解されるべきである。浅い
接合２２の深さは０．１μｍまたはそれ以下のオーダで
ある。側壁絶縁体２０がゲート１８の側壁上に形成され
る。典型的にはこれらの側壁絶縁体２０は酸化物を含
む。
【００２７】図２は第２の処理段階後の本発明の断面図
を示す。ゲート１８上にマスク領域２４が形成される。
そのようなマスクはゲート１８上への酸化物の成長によ
って生成されよう。通常、多結晶シリコンゲート１８は
高濃度にドープされ、そして高濃度にドープされた半導
体上において酸化は急速に進行するので、多結晶シリコ
ンゲート１８上の酸化物の厚さはモート領域１４中のそ
れよりも厚い。より厚い酸化物は典型的には１０００オ
ングストロームオーダの厚さで、引き続く工程の間、多
結晶シリコンゲート１８を保護する。図２に示された構
造は上述以外のプロセスによっても生成可能であること
を指摘しておく。従って上述のプロセスは単なる例示で
あり、明細書は発明をそれらに限定するものではない。
を示す。ゲート１８上にマスク領域２４が形成される。
そのようなマスクはゲート１８上への酸化物の成長によ
って生成されよう。通常、多結晶シリコンゲート１８は
高濃度にドープされ、そして高濃度にドープされた半導
体上において酸化は急速に進行するので、多結晶シリコ
ンゲート１８上の酸化物の厚さはモート領域１４中のそ
れよりも厚い。より厚い酸化物は典型的には１０００オ
ングストロームオーダの厚さで、引き続く工程の間、多
結晶シリコンゲート１８を保護する。図２に示された構
造は上述以外のプロセスによっても生成可能であること
を指摘しておく。従って上述のプロセスは単なる例示で
あり、明細書は発明をそれらに限定するものではない。
【００２８】図３は第３の処理段階後の本発明の断面図
を示す。図３において、トランジスタ構造全体を覆って
望みの厚さの多結晶シリコン２６層が配置されている。
層２６の厚さは望みの判断基準に従って変化するが、層
２６は典型的には１０００−４０００オングストローム
の厚さである。
を示す。図３において、トランジスタ構造全体を覆って
望みの厚さの多結晶シリコン２６層が配置されている。
層２６の厚さは望みの判断基準に従って変化するが、層
２６は典型的には１０００−４０００オングストローム
の厚さである。
【００２９】図４は第４の処理段階後の本発明の断面図
を示す。図３で堆積された多結晶シリコン２６はパター
ン化され、それが絶縁領域１２上に残存し、望みの距離
だけモート領域１４に重なるように整形される。このパ
ターン化された層は間隔をおいた多結晶シリコンパッド
２７を生成し、多結晶シリコンパッド２７と側壁絶縁体
２０との間に合間エリア２９を定義する。
を示す。図３で堆積された多結晶シリコン２６はパター
ン化され、それが絶縁領域１２上に残存し、望みの距離
だけモート領域１４に重なるように整形される。このパ
ターン化された層は間隔をおいた多結晶シリコンパッド
２７を生成し、多結晶シリコンパッド２７と側壁絶縁体
２０との間に合間エリア２９を定義する。
【００３０】図５は第５の処理段階後の本発明の断面図
を示す。合間エリア２９内のゲート絶縁体１６（図４参
照）はエッチ除去されて、露出した基板表面２８が残さ
れる。マスク領域２４は厚いので、このエッチ工程の後
にも部分的に残存する。多結晶シリコンパッド２７の下
に残っている絶縁体３０はトランジスタ構造の接合容量
を更に減少させるために役立つ。
を示す。合間エリア２９内のゲート絶縁体１６（図４参
照）はエッチ除去されて、露出した基板表面２８が残さ
れる。マスク領域２４は厚いので、このエッチ工程の後
にも部分的に残存する。多結晶シリコンパッド２７の下
に残っている絶縁体３０はトランジスタ構造の接合容量
を更に減少させるために役立つ。
【００３１】図６は第６の処理段階後の本発明の断面図
を示す。導電層３２が合間エリア２９内の露出した基板
表面２８上と多結晶シリコンパッド２７上に選択的に形
成される。この導電層３２は一般に選択的エピタキシャ
ルシリコン堆積プロセスを用いて形成される。エピタキ
シャルシリコンはシリコンエリアだけに成長するであろ
うから、この成長は露出した基板２８上の合間エリア２
９内と絶縁領域１２上のモート１４から広がった多結晶
シリコンパッド２７上のみに限定される。エピタキシャ
ルシリコンはゲートマスク領域２４上には成長しないで
あろうし、また側壁絶縁体２０上にも成長しないであろ
う。
を示す。導電層３２が合間エリア２９内の露出した基板
表面２８上と多結晶シリコンパッド２７上に選択的に形
成される。この導電層３２は一般に選択的エピタキシャ
ルシリコン堆積プロセスを用いて形成される。エピタキ
シャルシリコンはシリコンエリアだけに成長するであろ
うから、この成長は露出した基板２８上の合間エリア２
９内と絶縁領域１２上のモート１４から広がった多結晶
シリコンパッド２７上のみに限定される。エピタキシャ
ルシリコンはゲートマスク領域２４上には成長しないで
あろうし、また側壁絶縁体２０上にも成長しないであろ
う。
【００３２】図７は第７の処理段階後の本発明の断面図
を示す。ゲート１８上のマスク領域２４が除去される。
導電層３２中への打ち込みによってソース／ドレイン領
域が形成され、それによってより深いソース／ドレイン
接合３３が形成される。典型的には、ドーピングの結
果、導電層３２とシリサイド領域３４との界面に１０20
／ｃｍ3 の表面濃度が得られる。一般的なドーパントと
してはＮＭＯＳに関して砒素やリンが、またＰＭＯＳト
ランジスタに関してはホウ素が含まれる。より深いソー
ス／ドレイン接合３３の横方向広がりの程度に依存し
て、（図１に関して説明した）浅い接合２２を付加的に
使用することが必要となろう。浅い接合２２はより深い
接合３３が側壁絶縁体２０の下の領域へ越えて広がらな
い程度に限って使用されるべきである。基板表面２８下
の高濃度にドープされた領域に関する接合深さは０．５
−０．１５μｍのオーダである。基板表面２８の下の最
終的な接合深さは導電層３２の厚さ及び導電層３２をド
ープするために使用される打ち込みエネルギーの両者に
よって決定されることを指摘しておく。従って、この最
終的な接合深さはこれらのパラメータを変化させること
によって制御できる。各々の導電層３２を覆ってシリサ
イド領域３４が形成され、その間、側壁絶縁体２０がゲ
ート１８との接触を妨げる。図７はこのように、モート
１４からフィールド絶縁領域１２の上へ広がる導電層３
２を備えた、持ち上げられたソース／ドレイン領域を有
する進歩したトランジスタの作製工程を示している。
を示す。ゲート１８上のマスク領域２４が除去される。
導電層３２中への打ち込みによってソース／ドレイン領
域が形成され、それによってより深いソース／ドレイン
接合３３が形成される。典型的には、ドーピングの結
果、導電層３２とシリサイド領域３４との界面に１０20
／ｃｍ3 の表面濃度が得られる。一般的なドーパントと
してはＮＭＯＳに関して砒素やリンが、またＰＭＯＳト
ランジスタに関してはホウ素が含まれる。より深いソー
ス／ドレイン接合３３の横方向広がりの程度に依存し
て、（図１に関して説明した）浅い接合２２を付加的に
使用することが必要となろう。浅い接合２２はより深い
接合３３が側壁絶縁体２０の下の領域へ越えて広がらな
い程度に限って使用されるべきである。基板表面２８下
の高濃度にドープされた領域に関する接合深さは０．５
−０．１５μｍのオーダである。基板表面２８の下の最
終的な接合深さは導電層３２の厚さ及び導電層３２をド
ープするために使用される打ち込みエネルギーの両者に
よって決定されることを指摘しておく。従って、この最
終的な接合深さはこれらのパラメータを変化させること
によって制御できる。各々の導電層３２を覆ってシリサ
イド領域３４が形成され、その間、側壁絶縁体２０がゲ
ート１８との接触を妨げる。図７はこのように、モート
１４からフィールド絶縁領域１２の上へ広がる導電層３
２を備えた、持ち上げられたソース／ドレイン領域を有
する進歩したトランジスタの作製工程を示している。
【００３３】図８は第８の処理段階後の本発明の断面図
を示す。図８において、シリサイド層３４を覆って中間
レベルの酸化物３６が形成されている。この中間レベル
酸化物３６の厚さは典型的には１０００オングストロー
ムである。中間レベル酸化物中のゲート１８を覆う領域
にコンタクト窓３８がエッチされる。
を示す。図８において、シリサイド層３４を覆って中間
レベルの酸化物３６が形成されている。この中間レベル
酸化物３６の厚さは典型的には１０００オングストロー
ムである。中間レベル酸化物中のゲート１８を覆う領域
にコンタクト窓３８がエッチされる。
【００３４】図９は第９の処理段階後の本発明の断面図
を示す。この図において、コンタクト窓３８及び残りの
ウエハ表面を覆ってＴＦＴゲート層（図示されていな
い）が堆積される。次にこの層はパターン化及びエッチ
されてＴＦＴゲート４０が形成され、それはコンタクト
窓３８を通して下層のゲート１８へ接続される。このゲ
ートは典型的には高濃度にドープされた多結晶シリコン
である。
を示す。この図において、コンタクト窓３８及び残りの
ウエハ表面を覆ってＴＦＴゲート層（図示されていな
い）が堆積される。次にこの層はパターン化及びエッチ
されてＴＦＴゲート４０が形成され、それはコンタクト
窓３８を通して下層のゲート１８へ接続される。このゲ
ートは典型的には高濃度にドープされた多結晶シリコン
である。
【００３５】図１０は第１０の処理段階後の本発明の断
面図を示す。図１０において、ＴＦＴゲート絶縁体４２
が堆積されている。この絶縁体は典型的には１００ない
し５００オングストロームの厚さを有する。
面図を示す。図１０において、ＴＦＴゲート絶縁体４２
が堆積されている。この絶縁体は典型的には１００ない
し５００オングストロームの厚さを有する。
【００３６】図１１は第１１の処理段階後の本発明の断
面図を示す。この段階において、ＴＦＴ半導体膜層（図
示されていない）がブランケット堆積されている。この
層はパターン化及びエッチされてＴＦＴ半導体要素４４
が形成され、それは選ばれたＴＦＴゲート４０上で部分
的に終端しており、縦方向にはＴＦＴゲート酸化物４２
が中間に挿入されている。このＴＦＴ半導体要素４４は
典型的には多結晶シリコンである。
面図を示す。この段階において、ＴＦＴ半導体膜層（図
示されていない）がブランケット堆積されている。この
層はパターン化及びエッチされてＴＦＴ半導体要素４４
が形成され、それは選ばれたＴＦＴゲート４０上で部分
的に終端しており、縦方向にはＴＦＴゲート酸化物４２
が中間に挿入されている。このＴＦＴ半導体要素４４は
典型的には多結晶シリコンである。
【００３７】図１２は第１２の処理段階後の本発明の断
面図を示す。この図において、ウエハ全面を覆ってマス
クとなる絶縁体４６が堆積されている。
面図を示す。この図において、ウエハ全面を覆ってマス
クとなる絶縁体４６が堆積されている。
【００３８】図１３は第１３の処理段階後の本発明の断
面図を示す。この図において、マスク酸化物４６及びＴ
ＦＴゲート酸化物４２の部分を通して第２のコンタクト
窓４８が選択的にエッチされている。このコンタクト窓
は、個別ＴＦＴ半導体要素４４の終端点及びＴＦＴ半導
体要素４４が接続されることになるＴＦＴゲート４０の
部分に重なり、それらを含んでいる。第２のコンタクト
窓がパターン化及びエッチされる時にはＴＦＴ半導体要
素４４はＴＦＴゲート酸化物４２を覆っているため、こ
のＴＦＴゲート酸化物４２はパターン化及びエッチング
プロセスの間に導入される劣化の原因となる不純物から
保護されることになる。
面図を示す。この図において、マスク酸化物４６及びＴ
ＦＴゲート酸化物４２の部分を通して第２のコンタクト
窓４８が選択的にエッチされている。このコンタクト窓
は、個別ＴＦＴ半導体要素４４の終端点及びＴＦＴ半導
体要素４４が接続されることになるＴＦＴゲート４０の
部分に重なり、それらを含んでいる。第２のコンタクト
窓がパターン化及びエッチされる時にはＴＦＴ半導体要
素４４はＴＦＴゲート酸化物４２を覆っているため、こ
のＴＦＴゲート酸化物４２はパターン化及びエッチング
プロセスの間に導入される劣化の原因となる不純物から
保護されることになる。
【００３９】図１４は第１４の処理段階後の本発明の断
面図を示す。この図において、コンタクト窓４８中に
は、典型的には選択的エピタキシーとそれに関連する同
一反応室中での洗浄化プロセスとによって第２の導電層
５０が選択的に成長されている。堆積される材料は典型
的にはシリコンである。
面図を示す。この図において、コンタクト窓４８中に
は、典型的には選択的エピタキシーとそれに関連する同
一反応室中での洗浄化プロセスとによって第２の導電層
５０が選択的に成長されている。堆積される材料は典型
的にはシリコンである。
【００４０】図１５は図１４の進歩したデバイスに対し
て金属−１コンタクト５２を付加したものを示す。金属
−１コンタクト５２のエッチングはマスク絶縁体４６、
ＴＦＴゲート絶縁体４２、及び中間レベル酸化物３６を
通して行われる。金属−１コンタクト５２はシリサイド
領域３４に対して形成される。金属−１コンタクト５２
は絶縁領域１２に重なるであろうから、コンタクト５２
のエッチングはモート１４上ではなくむしろ絶縁領域１
２上で行われよう。従って、モート１４に対するエッチ
ング損傷の可能性はなくなる。
て金属−１コンタクト５２を付加したものを示す。金属
−１コンタクト５２のエッチングはマスク絶縁体４６、
ＴＦＴゲート絶縁体４２、及び中間レベル酸化物３６を
通して行われる。金属−１コンタクト５２はシリサイド
領域３４に対して形成される。金属−１コンタクト５２
は絶縁領域１２に重なるであろうから、コンタクト５２
のエッチングはモート１４上ではなくむしろ絶縁領域１
２上で行われよう。従って、モート１４に対するエッチ
ング損傷の可能性はなくなる。
【００４１】図１６は６Ｔ ＳＲＡＭを模式的に示す。
図１６を図１５と比較すれば図１５に示されているＳＲ
ＡＭセル構造部分の理解が助けられるであろう。図１６
を参照すると、ゲート１８はトランジスタＴＮ３のゲー
トであり、ＴＦＴゲート層４０はトランジスタＴＰ１の
ゲート領域であり、更にＴＦＴ半導体要素４４はトラン
ジスタＴＰ２のドレイン領域である。ストラップ５０は
ＴＦＴゲート層４０をＴＦＴ半導体要素４４へつないで
いる。
図１６を図１５と比較すれば図１５に示されているＳＲ
ＡＭセル構造部分の理解が助けられるであろう。図１６
を参照すると、ゲート１８はトランジスタＴＮ３のゲー
トであり、ＴＦＴゲート層４０はトランジスタＴＰ１の
ゲート領域であり、更にＴＦＴ半導体要素４４はトラン
ジスタＴＰ２のドレイン領域である。ストラップ５０は
ＴＦＴゲート層４０をＴＦＴ半導体要素４４へつないで
いる。
【００４２】本発明の例示した実施例のプロセス及び結
果の製造物は従来技術に対して数多くの利点を有してい
る。縮小された接合深さ３３を有する、持ち上げられた
ソース／ドレインのトランジスタを作製するために、よ
り複雑でない、問題点の少ないプロセスが開示されてい
る。更に本トランジスタは等価的にトランジスタ絶縁領
域１２上にシリコンを拡張した導電層３２を有する。従
って、本トランジスタへの外部コンタクトは絶縁領域１
２と側壁絶縁体２０の間のモート領域１４の中央にある
必要がない。その替わり、外部コンタクト３６は合間領
域２９または絶縁領域１２のいずれかの上の導電層３２
内に配置することができる。
果の製造物は従来技術に対して数多くの利点を有してい
る。縮小された接合深さ３３を有する、持ち上げられた
ソース／ドレインのトランジスタを作製するために、よ
り複雑でない、問題点の少ないプロセスが開示されてい
る。更に本トランジスタは等価的にトランジスタ絶縁領
域１２上にシリコンを拡張した導電層３２を有する。従
って、本トランジスタへの外部コンタクトは絶縁領域１
２と側壁絶縁体２０の間のモート領域１４の中央にある
必要がない。その替わり、外部コンタクト３６は合間領
域２９または絶縁領域１２のいずれかの上の導電層３２
内に配置することができる。
【００４３】更に加えて本プロセスは、回路層間で重な
りのない自己整合された接続５０を有するコンパクトな
半導体構造を提供する。本発明の好適実施例において、
それらの回路層は６Ｔ積層ＳＲＡＭのＴＦＴ半導体要素
４４とＴＦＴゲート層４０とを含んでいた。本プロセス
は、酸化物層（ここではＴＦＴゲート酸化物４２）のす
ぐ上にその酸化物層のすべてのパターン化に先だって導
電層、ここの例ではＴＦＴ半導体要素４４を直ちに堆積
させることによって、従来技術のデバイスに付随する不
純物の混入と意図しない酸化物形成とに関連する問題点
を回避した。本プロセスは更に、縦方向に絶縁層４２を
間に挟んで２つの導電層４０と４４が隣接して露出され
るようにコンタクトホール４８を形成することを実現し
ている。それらの導電層４０と４４は、典型的には水素
による予備的ベークまたはＨＦ蒸気による同一反応室で
の洗浄化を含む選択的エピタキシー技術を用いて形成さ
れる選択的成長物５０によって接続される。これらの洗
浄化技術は界面酸化物を除去するのに特に適したものと
して知られている。
りのない自己整合された接続５０を有するコンパクトな
半導体構造を提供する。本発明の好適実施例において、
それらの回路層は６Ｔ積層ＳＲＡＭのＴＦＴ半導体要素
４４とＴＦＴゲート層４０とを含んでいた。本プロセス
は、酸化物層（ここではＴＦＴゲート酸化物４２）のす
ぐ上にその酸化物層のすべてのパターン化に先だって導
電層、ここの例ではＴＦＴ半導体要素４４を直ちに堆積
させることによって、従来技術のデバイスに付随する不
純物の混入と意図しない酸化物形成とに関連する問題点
を回避した。本プロセスは更に、縦方向に絶縁層４２を
間に挟んで２つの導電層４０と４４が隣接して露出され
るようにコンタクトホール４８を形成することを実現し
ている。それらの導電層４０と４４は、典型的には水素
による予備的ベークまたはＨＦ蒸気による同一反応室で
の洗浄化を含む選択的エピタキシー技術を用いて形成さ
れる選択的成長物５０によって接続される。これらの洗
浄化技術は界面酸化物を除去するのに特に適したものと
して知られている。
【００４４】以上のように数少ない好適実施例について
詳細に説明した。本発明の範囲はここに述べたものと異
なるが本発明には含まれるようなその他の実施例を包含
することは理解されるべきである。
詳細に説明した。本発明の範囲はここに述べたものと異
なるが本発明には含まれるようなその他の実施例を包含
することは理解されるべきである。
【００４５】本発明は例示した実施例を参照しながら説
明したが、以上の説明は限定的な意図のものではない。
本説明を参照すれば、本発明のその他の実施例と共に例
示の実施例に対する種々の修正や組み合わせが当業者に
は明かであろう。従って、本発明の範囲はそれらの修正
や組み合わせ、及びその他の実施例を包含するものと理
解されるべきである。
明したが、以上の説明は限定的な意図のものではない。
本説明を参照すれば、本発明のその他の実施例と共に例
示の実施例に対する種々の修正や組み合わせが当業者に
は明かであろう。従って、本発明の範囲はそれらの修正
や組み合わせ、及びその他の実施例を包含するものと理
解されるべきである。
【００４６】以上の説明に関して更に以下の項を開示す
る。 （１）微細電子デバイスの異なる導電層を接続するため
の方法であって： ａ）第１の導電層を提供すること、ｂ）前記第１の導電
層を覆う第１の絶縁層を形成すること、ｃ）前記第１の
絶縁層を覆う第２の導電層を形成し、それによって前記
第１の絶縁層の領域の上表面が以降の処理段階において
劣化効果から保護されるようにすること、ｄ）前記第２
の導電層をパターン化して前記第１の絶縁層を覆う導電
要素を形成すること、ｅ）前記導電要素及び前記第１の
絶縁層を覆う第２の絶縁層を形成すること、ｆ）前記導
電要素及び前記第１の導電層に選択的なエッチングプロ
セスを用いて前記第１の絶縁層及び前記第２の絶縁層を
選択的に除去して前記導電要素の端部にまたがるコンタ
クト領域を形成し、それによって前記第１の絶縁層を中
間に挟んで前記導電要素の部分が前記第１の導電層の露
出した部分に隣接して露出されるように形成すること、
ｇ）前記コンタクト領域内に第３の導電層を形成するこ
と、の工程を含む方法。
る。 （１）微細電子デバイスの異なる導電層を接続するため
の方法であって： ａ）第１の導電層を提供すること、ｂ）前記第１の導電
層を覆う第１の絶縁層を形成すること、ｃ）前記第１の
絶縁層を覆う第２の導電層を形成し、それによって前記
第１の絶縁層の領域の上表面が以降の処理段階において
劣化効果から保護されるようにすること、ｄ）前記第２
の導電層をパターン化して前記第１の絶縁層を覆う導電
要素を形成すること、ｅ）前記導電要素及び前記第１の
絶縁層を覆う第２の絶縁層を形成すること、ｆ）前記導
電要素及び前記第１の導電層に選択的なエッチングプロ
セスを用いて前記第１の絶縁層及び前記第２の絶縁層を
選択的に除去して前記導電要素の端部にまたがるコンタ
クト領域を形成し、それによって前記第１の絶縁層を中
間に挟んで前記導電要素の部分が前記第１の導電層の露
出した部分に隣接して露出されるように形成すること、
ｇ）前記コンタクト領域内に第３の導電層を形成するこ
と、の工程を含む方法。
【００４７】（２）第１項記載の方法であって、前記第
３の導電層が選択的成長技術を用いて形成され、それに
よって前記第３の導電層が前記コンタクト領域内で自己
整合される方法。
３の導電層が選択的成長技術を用いて形成され、それに
よって前記第３の導電層が前記コンタクト領域内で自己
整合される方法。
【００４８】（３）第１項記載の方法であって、前記第
３の導電層が同一反応室中での洗浄化技術を含む選択的
エピタキシャル成長技術を用いて形成され、それによっ
て前記導電要素及び前記第１の導電層から界面酸化物が
排除される方法。
３の導電層が同一反応室中での洗浄化技術を含む選択的
エピタキシャル成長技術を用いて形成され、それによっ
て前記導電要素及び前記第１の導電層から界面酸化物が
排除される方法。
【００４９】（４）積層されたトランジスタ構造を形成
する方法であって： ａ）半導体表面中にモートエリアを定義する第１及び第
２の絶縁領域を形成すること、ｂ）前記モートエリアを
覆うゲート絶縁体を形成すること、ｃ）前記ゲート絶縁
体を覆うゲートを形成すること、ｄ）前記ゲートを覆う
第２のゲート絶縁体を形成し、それによって前記ゲート
が前記モートエリア中に形成される第１のＭＯＳＦＥＴ
トランジスタと第１のＴＦＴである第２のＭＯＳＦＥＴ
トランジスタとの両者に対する共通のゲートとなるよう
にすること、ｅ）前記第２のゲート絶縁体を覆うＴＦＴ
チャネル層を形成し、それによって前記第２のゲート絶
縁体の領域の上表面が以降のプロセス工程中での劣化効
果から保護されるようにすること、ｆ）前記ＴＦＴチャ
ネル層をパターン化して前記第１のＴＦＴに対する第１
のチャネル領域及び第２のＴＦＴに対する第２のチャネ
ル領域を形成すること、ｇ）前記ＴＦＴチャネル領域及
び前記ＴＦＴゲート酸化物を覆う第２の絶縁層を形成す
ること、ｈ）前記第２の絶縁層及び前記ＴＦＴゲート酸
化物に対するエッチング速度が前記ＴＦＴチャネル領域
に対するそれよりもずっと大きいような選択的なエッチ
ングプロセスを用いて、前記第２の絶縁層及び前記ＴＦ
Ｔゲート酸化物を選択的に除去し、それによって前記第
２のＴＦＴチャネル領域のエリア及び前記共通ゲートの
エリアを覆うコンタクト領域を形成すること、ｉ）前記
コンタクト領域内に導電層を形成すること、の工程を含
む方法。
する方法であって： ａ）半導体表面中にモートエリアを定義する第１及び第
２の絶縁領域を形成すること、ｂ）前記モートエリアを
覆うゲート絶縁体を形成すること、ｃ）前記ゲート絶縁
体を覆うゲートを形成すること、ｄ）前記ゲートを覆う
第２のゲート絶縁体を形成し、それによって前記ゲート
が前記モートエリア中に形成される第１のＭＯＳＦＥＴ
トランジスタと第１のＴＦＴである第２のＭＯＳＦＥＴ
トランジスタとの両者に対する共通のゲートとなるよう
にすること、ｅ）前記第２のゲート絶縁体を覆うＴＦＴ
チャネル層を形成し、それによって前記第２のゲート絶
縁体の領域の上表面が以降のプロセス工程中での劣化効
果から保護されるようにすること、ｆ）前記ＴＦＴチャ
ネル層をパターン化して前記第１のＴＦＴに対する第１
のチャネル領域及び第２のＴＦＴに対する第２のチャネ
ル領域を形成すること、ｇ）前記ＴＦＴチャネル領域及
び前記ＴＦＴゲート酸化物を覆う第２の絶縁層を形成す
ること、ｈ）前記第２の絶縁層及び前記ＴＦＴゲート酸
化物に対するエッチング速度が前記ＴＦＴチャネル領域
に対するそれよりもずっと大きいような選択的なエッチ
ングプロセスを用いて、前記第２の絶縁層及び前記ＴＦ
Ｔゲート酸化物を選択的に除去し、それによって前記第
２のＴＦＴチャネル領域のエリア及び前記共通ゲートの
エリアを覆うコンタクト領域を形成すること、ｉ）前記
コンタクト領域内に導電層を形成すること、の工程を含
む方法。
【００５０】（５）第４項記載の方法であって、前記導
電層が選択的成長技術を用いて形成され、それによって
前記導電層が前記コンタクト領域内で自己整合される方
法。
電層が選択的成長技術を用いて形成され、それによって
前記導電層が前記コンタクト領域内で自己整合される方
法。
【００５１】（６）第４項記載の方法であって、前記導
電層が同一反応室中での洗浄化技術を含む選択的エピタ
キシャル成長技術を用いて形成され、それによって前記
共通ゲート及び前記第２のＴＦＴチャネル領域から界面
酸化物が排除される方法。
電層が同一反応室中での洗浄化技術を含む選択的エピタ
キシャル成長技術を用いて形成され、それによって前記
共通ゲート及び前記第２のＴＦＴチャネル領域から界面
酸化物が排除される方法。
【００５２】（７）トランジスタ構造を形成する方法で
あって： ａ）半導体表面中にモートエリアを定義する第１及び第
２の絶縁領域を形成すること、ｂ）前記モートエリアを
覆うゲート絶縁体を形成すること、ｃ）前記ゲート絶縁
体を覆う第１のゲートを形成すること、ｄ）前記モート
領域全体を覆う中間レベル絶縁体を形成すること、ｅ）
前記第１のゲート上の前記中間レベル絶縁体中に第１の
コンタクトホールをパターン化すること、ｆ）前記中間
レベル絶縁体の上に、第１のＴＦＴに対するボトムゲー
トとして機能する第２のゲートを形成し、前記コンタク
トホールを通して前記第１のゲートへ接続すること、
ｇ）前記ＴＦＴボトムゲートを覆うＴＦＴゲート絶縁体
を形成すること、ｈ）前記ＴＦＴゲート絶縁体を覆うＴ
ＦＴチャネル層を形成し、それによって前記ＴＦＴゲー
トが以降のプロセス工程中の劣化効果から保護されるよ
うにすること、ｉ）前記ＴＦＴチャネル層をパターン化
して、前記第１のＴＦＴに対する第１のチャネル領域及
び第２のＴＦＴに対する第２のチャネル領域を形成する
こと、ｊ）前記ＴＦＴチャネル領域及び前記ＴＦＴゲー
ト絶縁体を覆う第２の絶縁層を形成すること、ｋ）前記
第２の絶縁層及び前記ＴＦＴゲート絶縁体に対するエッ
チング速度が前記ＴＦＴチャネル領域に対するそれより
もずっと大きいような選択的なエッチングプロセスを用
いて、前記第２の絶縁層及び前記ＴＦＴゲート絶縁体を
選択的に除去して、前記第２のＴＦＴチャネル領域及び
前記ＴＦＴボトムゲートのエリアにまたがるコンタクト
領域を形成すること、ｌ）前記コンタクト領域内に導電
層を形成すること、の工程を含む方法。
あって： ａ）半導体表面中にモートエリアを定義する第１及び第
２の絶縁領域を形成すること、ｂ）前記モートエリアを
覆うゲート絶縁体を形成すること、ｃ）前記ゲート絶縁
体を覆う第１のゲートを形成すること、ｄ）前記モート
領域全体を覆う中間レベル絶縁体を形成すること、ｅ）
前記第１のゲート上の前記中間レベル絶縁体中に第１の
コンタクトホールをパターン化すること、ｆ）前記中間
レベル絶縁体の上に、第１のＴＦＴに対するボトムゲー
トとして機能する第２のゲートを形成し、前記コンタク
トホールを通して前記第１のゲートへ接続すること、
ｇ）前記ＴＦＴボトムゲートを覆うＴＦＴゲート絶縁体
を形成すること、ｈ）前記ＴＦＴゲート絶縁体を覆うＴ
ＦＴチャネル層を形成し、それによって前記ＴＦＴゲー
トが以降のプロセス工程中の劣化効果から保護されるよ
うにすること、ｉ）前記ＴＦＴチャネル層をパターン化
して、前記第１のＴＦＴに対する第１のチャネル領域及
び第２のＴＦＴに対する第２のチャネル領域を形成する
こと、ｊ）前記ＴＦＴチャネル領域及び前記ＴＦＴゲー
ト絶縁体を覆う第２の絶縁層を形成すること、ｋ）前記
第２の絶縁層及び前記ＴＦＴゲート絶縁体に対するエッ
チング速度が前記ＴＦＴチャネル領域に対するそれより
もずっと大きいような選択的なエッチングプロセスを用
いて、前記第２の絶縁層及び前記ＴＦＴゲート絶縁体を
選択的に除去して、前記第２のＴＦＴチャネル領域及び
前記ＴＦＴボトムゲートのエリアにまたがるコンタクト
領域を形成すること、ｌ）前記コンタクト領域内に導電
層を形成すること、の工程を含む方法。
【００５３】（８）第７項記載の方法であって、前記導
電層が選択的成長技術を用いて形成され、それによって
前記導電層が前記コンタクト領域内で自己整合される方
法。
電層が選択的成長技術を用いて形成され、それによって
前記導電層が前記コンタクト領域内で自己整合される方
法。
【００５４】（９）第７項記載の方法であって、前記導
電層が同一反応室中での洗浄化技術を含む選択的エピタ
キシャル成長技術を用いて形成され、それによって前記
ＴＦＴボトムゲート及び前記第２のＴＦＴチャネル領域
から界面酸化物が排除される方法。
電層が同一反応室中での洗浄化技術を含む選択的エピタ
キシャル成長技術を用いて形成され、それによって前記
ＴＦＴボトムゲート及び前記第２のＴＦＴチャネル領域
から界面酸化物が排除される方法。
【００５５】（１０）微細電子デバイスの異なる導電層
を接続するための方法が開示されている。本方法は：第
１の導電層（４０）を提供すること；前記第１の導電層
（４０）を覆う第１の絶縁層（４２）を形成すること；
前記第１の絶縁層（４２）を覆う第２の導電層を形成す
ること；前記第２の導電層をパターン化して前記第１の
絶縁層（４２）を覆う導電要素（４４）を形成し、それ
によって前記第１の絶縁層（４２）の上表面が以降のプ
ロセス工程中に劣化効果から保護されるようにするこ
と；第２の絶縁層（４６）を形成することであって、前
記絶縁層（４２、４６）、前記導電要素（４４）、及び
前記第１の導電層（４０）に対して選択的なエッチング
プロセスを用いて前記第１の絶縁層（４２）及び第２の
絶縁層（４６）を選択的に除去することによって前記導
電要素（４４）及び前記第１の絶縁層（４２）上に前記
第２の絶縁層（４６）を形成することで、それによって
前記導電要素（４４）の端部にまたがるコンタクト領域
（４８）を形成して、縦方向に前記第１の絶縁層（４
２）を中間に挟んで前記導電要素（４４）の部分が前記
導電層（４０）の露出した部分に隣接して露出されるよ
うにすること；前記コンタクト領域（４８）内に第３の
導電層（５０）を形成することの工程を含む。その他の
方法も開示されている。
を接続するための方法が開示されている。本方法は：第
１の導電層（４０）を提供すること；前記第１の導電層
（４０）を覆う第１の絶縁層（４２）を形成すること；
前記第１の絶縁層（４２）を覆う第２の導電層を形成す
ること；前記第２の導電層をパターン化して前記第１の
絶縁層（４２）を覆う導電要素（４４）を形成し、それ
によって前記第１の絶縁層（４２）の上表面が以降のプ
ロセス工程中に劣化効果から保護されるようにするこ
と；第２の絶縁層（４６）を形成することであって、前
記絶縁層（４２、４６）、前記導電要素（４４）、及び
前記第１の導電層（４０）に対して選択的なエッチング
プロセスを用いて前記第１の絶縁層（４２）及び第２の
絶縁層（４６）を選択的に除去することによって前記導
電要素（４４）及び前記第１の絶縁層（４２）上に前記
第２の絶縁層（４６）を形成することで、それによって
前記導電要素（４４）の端部にまたがるコンタクト領域
（４８）を形成して、縦方向に前記第１の絶縁層（４
２）を中間に挟んで前記導電要素（４４）の部分が前記
導電層（４０）の露出した部分に隣接して露出されるよ
うにすること；前記コンタクト領域（４８）内に第３の
導電層（５０）を形成することの工程を含む。その他の
方法も開示されている。
【００５６】関連特許へのクロスリファレンス 下記の同時譲渡の特許出願をここに参考のために引用す
る。 出願番号 出願日 ＴＩ事件番号 第６０９，９６９号 １９９０年１２月１０日 ＴＩ−１３４８６．１ 第６４２，１６８号 １９９１年 １月１７日 ＴＩ−１３４８６Ａ
る。 出願番号 出願日 ＴＩ事件番号 第６０９，９６９号 １９９０年１２月１０日 ＴＩ−１３４８６．１ 第６４２，１６８号 １９９１年 １月１７日 ＴＩ−１３４８６Ａ
【図１】本発明の好適実施例トランジスタの、第１の処
理段階後の断面図。
理段階後の断面図。
【図２】本発明の好適実施例トランジスタの、第２の処
理段階後の断面図。
理段階後の断面図。
【図３】本発明の好適実施例トランジスタの、第３の処
理段階後の断面図。
理段階後の断面図。
【図４】本発明の好適実施例トランジスタの、第４の処
理段階後の断面図。
理段階後の断面図。
【図５】本発明の好適実施例トランジスタの、第５の処
理段階後の断面図。
理段階後の断面図。
【図６】本発明の好適実施例トランジスタの、第６の処
理段階後の断面図。
理段階後の断面図。
【図７】本発明の好適実施例トランジスタの、第７の処
理段階後の断面図。
理段階後の断面図。
【図８】本発明の好適実施例トランジスタの、第８の処
理段階後の断面図。
理段階後の断面図。
【図９】本発明の好適実施例トランジスタの、第９の処
理段階後の断面図。
理段階後の断面図。
【図１０】本発明の好適実施例トランジスタの、第１０
の処理段階後の断面図。
の処理段階後の断面図。
【図１１】本発明の好適実施例トランジスタの、第１１
の処理段階後の断面図。
の処理段階後の断面図。
【図１２】本発明の好適実施例トランジスタの、第１２
の処理段階後の断面図。
の処理段階後の断面図。
【図１３】本発明の好適実施例トランジスタの、第１３
の処理段階後の断面図。
の処理段階後の断面図。
【図１４】本発明の好適実施例トランジスタの、第１４
の処理段階後の断面図。
の処理段階後の断面図。
【図１５】本発明の好適実施例トランジスタの、第１５
の処理段階後の断面図。
の処理段階後の断面図。
【図１６】本発明の好適実施例に採用された６Ｔ ＳＲ
ＡＭセル及び付随回路の模式図。
ＡＭセル及び付随回路の模式図。
【符号の説明】 １０ 半導体基板 １２ 絶縁領域 １４ モート領域 １６ ゲート絶縁体 １８ ゲート ２０ 側壁絶縁体 ２２ 浅い接合 ２４ マスク領域 ２６ 多結晶シリコン層 ２７ 多結晶シリコンパッド ２８ 基板表面 ２９ 合間エリア ３０ 絶縁体 ３２ 導電層 ３３ より深い接合 ３４ シリサイド領域 ３６ 中間レベル酸化物 ３８ コンタクト窓 ４０ ＴＦＴゲート ４２ ＴＦＴゲート絶縁体 ４４ ＴＦＴ半導体要素 ４６ マスク絶縁体 ４８ 第２のコンタクト窓 ５０ 第２の導電層 ５２ 金属−１コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 微細電子デバイスの異なる導電層を接続
するための方法であって： ａ）第１の導電層を提供すること、 ｂ）前記第１の導電層を覆う第１の絶縁層を形成するこ
と、 ｃ）前記第１の絶縁層を覆う第２の導電層を形成し、そ
れによって前記第１の絶縁層の領域の上表面が以降の処
理段階において劣化効果から保護されるようにするこ
と、 ｄ）前記第２の導電層をパターン化して前記第１の絶縁
層を覆う導電要素を形成すること、 ｅ）前記導電要素及び前記第１の絶縁層を覆う第２の絶
縁層を形成すること、 ｆ）前記導電要素及び前記第１の導電層に選択的なエッ
チングプロセスを用いて前記第１の絶縁層及び前記第２
の絶縁層を選択的に除去して前記導電要素の端部にまた
がるコンタクト領域を形成し、それによって前記第１の
絶縁層を中間に挟んで前記導電要素の部分が前記第１の
導電層の露出した部分に隣接して露出されるように形成
すること、 ｇ）前記コンタクト領域内に第３の導電層を形成するこ
と、 の工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US861688 | 1992-04-01 | ||
| US07/861,688 US5213990A (en) | 1992-04-01 | 1992-04-01 | Method for forming a stacked semiconductor structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645562A true JPH0645562A (ja) | 1994-02-18 |
| JP3559050B2 JP3559050B2 (ja) | 2004-08-25 |
Family
ID=25336493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07440493A Expired - Fee Related JP3559050B2 (ja) | 1992-04-01 | 1993-03-31 | 積層半導体構造製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5213990A (ja) |
| JP (1) | JP3559050B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242806B1 (en) | 1998-03-13 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| DE4435461C2 (de) | 1993-10-06 | 2001-09-20 | Micron Technology Inc N D Ges | Dünnfilmtransistor und dessen Herstellverfahren |
| DE69507284T2 (de) * | 1994-11-22 | 1999-07-01 | Philips Electronics Nv | Halbleiter mit einem träger auf dem ein substrat mit einem halbleiter-element mittels einer klebeschicht und ein leiterbahn-muster befestigt sind |
| JP2894283B2 (ja) * | 1996-06-27 | 1999-05-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5780349A (en) * | 1997-02-20 | 1998-07-14 | National Semiconductor Corporation | Self-aligned MOSFET gate/source/drain salicide formation |
| TW406374B (en) | 1997-07-17 | 2000-09-21 | Ibm | Method for forming transistors with raised source and drains and device formed thereby |
| US5981148A (en) | 1997-07-17 | 1999-11-09 | International Business Machines Corporation | Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6127233A (en) * | 1997-12-05 | 2000-10-03 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain regions and the channel region |
| US6333220B1 (en) | 1999-06-04 | 2001-12-25 | International Business Machines Corporation | Method and apparatus for providing low-GIDL dual workfunction gate doping with borderless diffusion contact |
| KR20010061029A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터형성방법 |
| FR2821208B1 (fr) * | 2001-02-21 | 2003-04-11 | St Microelectronics Sa | Procede de realisation du niveau d'interconnexion intermediaire utilisant le couple dielectrique-conducteur sur grille |
| JP4221314B2 (ja) * | 2004-02-10 | 2009-02-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法 |
| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
| US20100224941A1 (en) * | 2006-06-08 | 2010-09-09 | Nec Corporation | Semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8006339A (nl) * | 1979-11-21 | 1981-06-16 | Hitachi Ltd | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
| JPS6014462A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| JPS62260340A (ja) * | 1986-05-06 | 1987-11-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| US4876215A (en) * | 1987-07-02 | 1989-10-24 | Integrated Device Technology, Inc. | Method of making a static ram cell with trench pull-down transistors and buried-layer ground plate |
| US4984200A (en) * | 1987-11-30 | 1991-01-08 | Hitachi, Ltd. | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement |
| US5016070A (en) * | 1989-06-30 | 1991-05-14 | Texas Instruments Incorporated | Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors |
| US5114879A (en) * | 1990-11-30 | 1992-05-19 | Texas Instruments Incorporated | Method of forming a microelectronic contact |
| US5128738A (en) * | 1991-05-16 | 1992-07-07 | At&T Bell Laboratories | Integrated circuit |
-
1992
- 1992-04-01 US US07/861,688 patent/US5213990A/en not_active Expired - Lifetime
-
1993
- 1993-03-31 JP JP07440493A patent/JP3559050B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242806B1 (en) | 1998-03-13 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5213990A (en) | 1993-05-25 |
| JP3559050B2 (ja) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6388296B1 (en) | CMOS self-aligned strapped interconnection | |
| US7045409B2 (en) | Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof | |
| JP3239202B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| US6963094B2 (en) | Metal oxide semiconductor transistors having a drain punch through blocking region and methods for fabricating metal oxide semiconductor transistors having a drain punch through blocking region | |
| US6989303B2 (en) | Nonvolatile semiconductor device with floating gate structure | |
| JPH0883915A (ja) | 薄膜トランジスタおよびその形成方法 | |
| US5554554A (en) | Process for fabricating two loads having different resistance levels in a common layer of polysilicon | |
| JP3559050B2 (ja) | 積層半導体構造製造方法 | |
| US5682052A (en) | Method for forming isolated intra-polycrystalline silicon structure | |
| US5882994A (en) | Nonvolatile semiconductor memory, and method of manufacturing the same | |
| US6097061A (en) | Trenched gate metal oxide semiconductor device and method | |
| US7601564B2 (en) | Semiconductor device including memory cell and anti-fuse element | |
| JPH07283412A (ja) | 部分チャンネルを有する絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| US5786265A (en) | Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US7071068B2 (en) | Transistor and method for fabricating the same | |
| US4942448A (en) | Structure for isolating semiconductor components on an integrated circuit and a method of manufacturing therefor | |
| US20020000618A1 (en) | Semiconductor device and method for fabricating the same | |
| JPH09205064A (ja) | 半導体装置の製造方法 | |
| US5422297A (en) | Method for forming a semiconductor device | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3113011B2 (ja) | 半導体装置の製造方法 | |
| US6500740B1 (en) | Process for fabricating semiconductor devices in which the distribution of dopants is controlled | |
| JP2739849B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040514 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040520 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |