JPS643070B2 - - Google Patents
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- JPS643070B2 JPS643070B2 JP54063910A JP6391079A JPS643070B2 JP S643070 B2 JPS643070 B2 JP S643070B2 JP 54063910 A JP54063910 A JP 54063910A JP 6391079 A JP6391079 A JP 6391079A JP S643070 B2 JPS643070 B2 JP S643070B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置、特に浮遊型ポリSi（シ
リコン）層を有する自己整合型半導体メモリの製
造法に関する。
リコン）層を有する自己整合型半導体メモリの製
造法に関する。
MOS（Metal−Oxide−Semiconductor）素子
を使用した電気的に書換え可能なリード・オンリ
イ・メモリ装置は種々の構造が提案されている
が、現在最も一般的に採用されているものとして
は、第１図に示すように２層ポリSi技術を用い１
層目（下層）のポリSi層１５を浮遊型に形成し電
荷の蓄積層として用いたnMOSタイプのEPROM
（Electrically Programable Read Only
Memory）がある。同図において、１１はｐ型Si
基板、１２はn+ソース・ドレイン領域、１３は
ゲート絶縁膜、１４はフイルド絶縁膜、１５はポ
リSi浮遊ゲート、１６はポリSi制御ゲート、１７
は窒化Si膜、１８はp+型反転防止領域である。こ
のようなEP−ROMにおいて、チヤンネル端部Ｘ
に基板と同型の高濃度ｐ型不純物層を形成すれ
ば、ホツト・エレクトロンの発生を促進し書込み
効率を向上させることができることは知られてい
るが下記の問題があつて実現が困難である。すな
わち、フイルド絶縁膜に対して自己整合的に浮遊
ゲートを形成するタイプのEPROMにおいては、
その製造工程でフイルド選択酸化に用いるマスク
（例えばSi3N4）の下に浮遊ゲートとなるべきポ
リSi層を存在させており、このポリSi層は最終工
程まで除去されることがないので、他の型の
EPROM製造法で採用されているように、浮遊ゲ
ートとなるポリSiをデポジシヨンする以前にフオ
トレジストマスクを用いて基板と同じｐ型の不純
物を高濃度にイオン打込みして書込み効率を上げ
るという方法は採用できない。例えばチヤンネル
全面にｐ型不純物を入れることは容易であるが、
その場合Vth（しきい電圧）が上り読み出し特性が
わるくなるので問題がある。そこでマスクを用い
て予め基板表面に選択的にｐ型不純物を導入する
ことも考えられるが、ゲートやフイルド領域との
マスク合せ工程が増え高集積密度化にも問題が生
じる。
を使用した電気的に書換え可能なリード・オンリ
イ・メモリ装置は種々の構造が提案されている
が、現在最も一般的に採用されているものとして
は、第１図に示すように２層ポリSi技術を用い１
層目（下層）のポリSi層１５を浮遊型に形成し電
荷の蓄積層として用いたnMOSタイプのEPROM
（Electrically Programable Read Only
Memory）がある。同図において、１１はｐ型Si
基板、１２はn+ソース・ドレイン領域、１３は
ゲート絶縁膜、１４はフイルド絶縁膜、１５はポ
リSi浮遊ゲート、１６はポリSi制御ゲート、１７
は窒化Si膜、１８はp+型反転防止領域である。こ
のようなEP−ROMにおいて、チヤンネル端部Ｘ
に基板と同型の高濃度ｐ型不純物層を形成すれ
ば、ホツト・エレクトロンの発生を促進し書込み
効率を向上させることができることは知られてい
るが下記の問題があつて実現が困難である。すな
わち、フイルド絶縁膜に対して自己整合的に浮遊
ゲートを形成するタイプのEPROMにおいては、
その製造工程でフイルド選択酸化に用いるマスク
（例えばSi3N4）の下に浮遊ゲートとなるべきポ
リSi層を存在させており、このポリSi層は最終工
程まで除去されることがないので、他の型の
EPROM製造法で採用されているように、浮遊ゲ
ートとなるポリSiをデポジシヨンする以前にフオ
トレジストマスクを用いて基板と同じｐ型の不純
物を高濃度にイオン打込みして書込み効率を上げ
るという方法は採用できない。例えばチヤンネル
全面にｐ型不純物を入れることは容易であるが、
その場合Vth（しきい電圧）が上り読み出し特性が
わるくなるので問題がある。そこでマスクを用い
て予め基板表面に選択的にｐ型不純物を導入する
ことも考えられるが、ゲートやフイルド領域との
マスク合せ工程が増え高集積密度化にも問題が生
じる。
本発明は上記した従来技術の問題点を解決する
ためになされたものであり、その目的は、効率良
く書込みが可能で、しかも高集積密度化及び読み
出し特性の向上を図ることが可能なEPROMの製
造法を提供することにある。
ためになされたものであり、その目的は、効率良
く書込みが可能で、しかも高集積密度化及び読み
出し特性の向上を図ることが可能なEPROMの製
造法を提供することにある。
上記目的を達成するためこの発明の一つの実施
態様は、半導体基板の活性領域の主面に形成され
たMOS素子（メモリ素子）の浮遊ゲートが非活
性領域の主面上のフイルド絶縁膜に対して自己整
合的に形成されるEPROMの製造法において、活
性領域に浮遊ゲートとなるポリSi層及びその上に
前記ポリSi層と略同一形状の耐酸化用の第１マス
ク（例えばSi3N4）を形成し、この第１マスク上
を含む基板全面にMOS素子のチヤンネル領域と
なる部分をチヤンネル幅方向に横切りかつ前記第
１マスクよりもチヤンネル幅方向の寸法が大きな
開口を有する不純物導入用の第２マスク（例えば
フオトレジスト）を形成し、前記第１マスク及び
第２マスクを用いて前記基板の非活性領域の主面
部に基板と同一導電型でそれよりも高濃度の不純
物を導入して不純物導入領域を形成し、前記第２
マスクを除去した後に、前記第１マスクを用いて
非活性領域の主面上に酸化処理を施してフイルド
絶縁膜を形成するとともに、前記不純物導入領域
の不純物を前記チヤンネル領域となる一部に拡散
させることを特徴とするものである。
態様は、半導体基板の活性領域の主面に形成され
たMOS素子（メモリ素子）の浮遊ゲートが非活
性領域の主面上のフイルド絶縁膜に対して自己整
合的に形成されるEPROMの製造法において、活
性領域に浮遊ゲートとなるポリSi層及びその上に
前記ポリSi層と略同一形状の耐酸化用の第１マス
ク（例えばSi3N4）を形成し、この第１マスク上
を含む基板全面にMOS素子のチヤンネル領域と
なる部分をチヤンネル幅方向に横切りかつ前記第
１マスクよりもチヤンネル幅方向の寸法が大きな
開口を有する不純物導入用の第２マスク（例えば
フオトレジスト）を形成し、前記第１マスク及び
第２マスクを用いて前記基板の非活性領域の主面
部に基板と同一導電型でそれよりも高濃度の不純
物を導入して不純物導入領域を形成し、前記第２
マスクを除去した後に、前記第１マスクを用いて
非活性領域の主面上に酸化処理を施してフイルド
絶縁膜を形成するとともに、前記不純物導入領域
の不純物を前記チヤンネル領域となる一部に拡散
させることを特徴とするものである。
この製造法で形成されるEPROMは、前記不純
物導入領域から拡散される不純物でチヤンネル領
域の端部に高濃度領域を形成することができるの
で書込み効率を向上することができると共に、前
記高濃度領域をフイルド絶縁膜、浮遊ゲートの
夫々に対して自己整合的に形成したのでマスク合
せがなくなり高集積密度化を図ることができ、さ
らに、前記チヤンネル領域の一部に高濃度領域を
形成したのでしきい値電圧の上昇を抑えて読み出
し特性を向上することができる。
物導入領域から拡散される不純物でチヤンネル領
域の端部に高濃度領域を形成することができるの
で書込み効率を向上することができると共に、前
記高濃度領域をフイルド絶縁膜、浮遊ゲートの
夫々に対して自己整合的に形成したのでマスク合
せがなくなり高集積密度化を図ることができ、さ
らに、前記チヤンネル領域の一部に高濃度領域を
形成したのでしきい値電圧の上昇を抑えて読み出
し特性を向上することができる。
以下、Siゲートを有するｎチヤンネルのフイル
ド部−浮遊ゲート部自己整合型MOS・EPROM
の製造プロセスに本発明を適用した場合の実施例
にそつて第２図ａ〜ｄ及び第３図を参照しながら
詳述する。
ド部−浮遊ゲート部自己整合型MOS・EPROM
の製造プロセスに本発明を適用した場合の実施例
にそつて第２図ａ〜ｄ及び第３図を参照しながら
詳述する。
(a) まずｐ導電型の（100）結晶面をもち、比抵
抗５〜８ΩcmのSi単結晶基板（ウエハ）２１を
用意し、このウエハを適当な洗浄を行なつた
後、第１ゲート酸化Si膜２３（SiO2）を例え
ば1000℃、ドライO2中で熱処理を行ない約
1000Åの厚さに形成する。この酸化膜２３上に
浮遊ゲートとなる第１ポリSi層２５をCVD
（Chemcal Vapor Deposition）法により望ま
しくは0.1〜0.2μmの厚さに形成する。このポリ
Si層２５の上に酸化膜２６を介して選択酸化マ
スクとなる窒化Si膜２６（Si3N4）をCVD法に
より0.07〜2.20μmの厚さに形成する。
抗５〜８ΩcmのSi単結晶基板（ウエハ）２１を
用意し、このウエハを適当な洗浄を行なつた
後、第１ゲート酸化Si膜２３（SiO2）を例え
ば1000℃、ドライO2中で熱処理を行ない約
1000Åの厚さに形成する。この酸化膜２３上に
浮遊ゲートとなる第１ポリSi層２５をCVD
（Chemcal Vapor Deposition）法により望ま
しくは0.1〜0.2μmの厚さに形成する。このポリ
Si層２５の上に酸化膜２６を介して選択酸化マ
スクとなる窒化Si膜２６（Si3N4）をCVD法に
より0.07〜2.20μmの厚さに形成する。
(b) フオトレジスト膜２２を用いた写真食刻技術
と、例えば４％O2入りのCF4、ガスによるプラ
ズマエツチによつて非活性領域（フイルド絶縁
膜の形成領域）の窒化Si膜２７を除去し、次い
で例えばHF：NH4（１：６）エツチ液によつ
て酸化Si膜２６の一部をエツチし、つづいて例
えば前記プラズマエツチによつてポリSi膜２５
の一部を除去する。この除去された非活性領域
の基板表面に上記フオトレジスト膜２２、窒化
Si膜、ポリSi膜の夫々をマスクとしてボロンを
イオン打込みしフイルド領域の（ｎ）反転を防
止するためのp+領域２８を形成する。同図b′に
このイオン打込みの際に用いられた窒化Si膜に
よりマスクM1とボロンのイオン打込みされる
領域とが平面的に示される。
と、例えば４％O2入りのCF4、ガスによるプラ
ズマエツチによつて非活性領域（フイルド絶縁
膜の形成領域）の窒化Si膜２７を除去し、次い
で例えばHF：NH4（１：６）エツチ液によつ
て酸化Si膜２６の一部をエツチし、つづいて例
えば前記プラズマエツチによつてポリSi膜２５
の一部を除去する。この除去された非活性領域
の基板表面に上記フオトレジスト膜２２、窒化
Si膜、ポリSi膜の夫々をマスクとしてボロンを
イオン打込みしフイルド領域の（ｎ）反転を防
止するためのp+領域２８を形成する。同図b′に
このイオン打込みの際に用いられた窒化Si膜に
よりマスクM1とボロンのイオン打込みされる
領域とが平面的に示される。
(c) フオトレジスト膜２２を除去した後、新たに
塗布したフオトレジスト膜２４及び窒化Si膜２
７をマスクとして、２つのマスクの共通の開口
部を通して基板表面にボロンを高濃度にイオン
打込みすることにより、高濃度のp++領域２９
を形成する。同図c′にフオトレジスト膜２４に
よるマスクM2と窒化Si膜２７によるマスクM1
の重なりが平面的に示される。前記フオトレジ
スト膜２４によりマスクM2は、マスクM1上を
含む基板全面に形成され、チヤンネル領域とな
る部分をチヤンネル幅方向に横切り、かつマス
クM1よりもチヤンネル幅方向の寸法が大きな
開口を有している。
塗布したフオトレジスト膜２４及び窒化Si膜２
７をマスクとして、２つのマスクの共通の開口
部を通して基板表面にボロンを高濃度にイオン
打込みすることにより、高濃度のp++領域２９
を形成する。同図c′にフオトレジスト膜２４に
よるマスクM2と窒化Si膜２７によるマスクM1
の重なりが平面的に示される。前記フオトレジ
スト膜２４によりマスクM2は、マスクM1上を
含む基板全面に形成され、チヤンネル領域とな
る部分をチヤンネル幅方向に横切り、かつマス
クM1よりもチヤンネル幅方向の寸法が大きな
開口を有している。
(d) フオトレジスト膜２４を除去した後、例えば
1000℃のスチーム雰囲気中で選択酸化を行な
い、約8000〜10000Åの選択酸化Si膜３０をフ
イルド絶縁膜として形成する。ここで窒化Si膜
２７は耐酸化マスクM1として作用する。フイ
ルド絶縁膜３０の下にはこの時の熱処理でイオ
ン打込み領域２８，２９の不純物が再分布し、
p+型反転防止領域２８′及び書込効率向上のた
めのp++型領域２９′が形成される。このp++領
域２９′は横方向の拡散により浮遊ゲートとな
るポリSi膜２５の下のチヤンネル領域の一部に
食いこんだ形で形成される。
1000℃のスチーム雰囲気中で選択酸化を行な
い、約8000〜10000Åの選択酸化Si膜３０をフ
イルド絶縁膜として形成する。ここで窒化Si膜
２７は耐酸化マスクM1として作用する。フイ
ルド絶縁膜３０の下にはこの時の熱処理でイオ
ン打込み領域２８，２９の不純物が再分布し、
p+型反転防止領域２８′及び書込効率向上のた
めのp++型領域２９′が形成される。このp++領
域２９′は横方向の拡散により浮遊ゲートとな
るポリSi膜２５の下のチヤンネル領域の一部に
食いこんだ形で形成される。
この後、第２ポリSi層としてポリSi膜をCVD
法により全面にデポジツトし、フオトエツチング
を行ないコントロールSiゲート及びSi配線３７と
前記ポリSi膜２５のチヤンネル長方向が規定され
た浮遊ゲート３５とを形成する。このフオトエツ
チングの際に第３図に示すポリSi配線３７及び浮
遊ゲート３５のパターンを形成するマスクM3を
使用し、ソース、ドレインとなる領域３８の上の
窒化Si膜３６、層間酸化Si膜、ポリSi層３５及び
酸化Si膜３４を除去して基板３１の表面を露出す
る。このフオトエツチング後、基板３１の表面の
露出された部分に熱拡散法によつてＰ（リン）又
はAs（ヒ素）をドーピングすることにより、第３
図〜第３Ｂ図に示すようにｎ型ソース、ドレイン
領域３８が形成される。
法により全面にデポジツトし、フオトエツチング
を行ないコントロールSiゲート及びSi配線３７と
前記ポリSi膜２５のチヤンネル長方向が規定され
た浮遊ゲート３５とを形成する。このフオトエツ
チングの際に第３図に示すポリSi配線３７及び浮
遊ゲート３５のパターンを形成するマスクM3を
使用し、ソース、ドレインとなる領域３８の上の
窒化Si膜３６、層間酸化Si膜、ポリSi層３５及び
酸化Si膜３４を除去して基板３１の表面を露出す
る。このフオトエツチング後、基板３１の表面の
露出された部分に熱拡散法によつてＰ（リン）又
はAs（ヒ素）をドーピングすることにより、第３
図〜第３Ｂ図に示すようにｎ型ソース、ドレイン
領域３８が形成される。
上記工程以降の製造工程は通常のSiゲート
MOSICのそれと全く同一である。すなわち、第
４図に示すようにAl（アルミニウム）配線４３と
ポリSi層４７の間の層間絶縁膜となるPSG（リ
ン・シリケート・ガラス）膜４２をCVD法によ
り形成し、コンタクト孔をあけた後、Al蒸着を
行なつてAl配線４３を形成する。
MOSICのそれと全く同一である。すなわち、第
４図に示すようにAl（アルミニウム）配線４３と
ポリSi層４７の間の層間絶縁膜となるPSG（リ
ン・シリケート・ガラス）膜４２をCVD法によ
り形成し、コンタクト孔をあけた後、Al蒸着を
行なつてAl配線４３を形成する。
以上実施例で述べた構成によれば、フイルド酸
化用のマスクM1と、フオトレジストマスクM2と
を組合せることによつて、特に厳密なマスク合せ
を要せずにメモリ素子能動領域（チヤンネル）の
端部にボロン高濃度領域を自己整合的に形成する
ことができ、チヤンネル幅の小さいEPROMにお
いて低電圧での書込効率の向上が可能となりかつ
高集積密度化が可能となつた。
化用のマスクM1と、フオトレジストマスクM2と
を組合せることによつて、特に厳密なマスク合せ
を要せずにメモリ素子能動領域（チヤンネル）の
端部にボロン高濃度領域を自己整合的に形成する
ことができ、チヤンネル幅の小さいEPROMにお
いて低電圧での書込効率の向上が可能となりかつ
高集積密度化が可能となつた。
また、前記ボロン高濃度領域は、チヤンネル領
域の一部分に形成されるため、チヤンネル領域の
全域にボロン高濃度領域を形成する場合に比べ
て、しきい値電圧の上昇を抑えることができ、読
み出し特性を向上することができる。
域の一部分に形成されるため、チヤンネル領域の
全域にボロン高濃度領域を形成する場合に比べ
て、しきい値電圧の上昇を抑えることができ、読
み出し特性を向上することができる。
なお前記実施例では、メモリ素子の能動領域の
両端部にボロン高濃度領域を形成したが、どちら
か一方の端部に同様の方法によつて高濃度領域を
形成しても同様の作用効果が得られる。また第２
図のｄに示す工程以後に窒化Si膜を除去し、ポリ
Siをデポジツトした構造のメモリ素子においても
同様の作用効果を得ることができる。
両端部にボロン高濃度領域を形成したが、どちら
か一方の端部に同様の方法によつて高濃度領域を
形成しても同様の作用効果が得られる。また第２
図のｄに示す工程以後に窒化Si膜を除去し、ポリ
Siをデポジツトした構造のメモリ素子においても
同様の作用効果を得ることができる。
第１図、第１Ａ図、第１Ｂ図は従来方法により
製造されたEPROM素子の例の形態を示し、第１
図は平面図、第１Ａ図はそのＡ−Ａ視断面図、第
１Ｂ図はＢ−Ｂ視断面図である。第２図ａ〜ｄは
本発明によるEPROMの一実施例製造プロセスの
要部を示す断面図、同図b′，c′はｂ，ｃに対応す
るマスク形状を示す断面図、第３図、第３Ａ図、
第３Ｂ図は本発明による一実施例の一工程におけ
る形態を示し、第３図は平面図、第３Ａ図はその
Ａ−Ａ視断面図、第３Ｂ図はＢ−Ｂ視断面図、第
４図は本発明によるEPROM素子の完成時の一形
態を示す断面図である。 １１……ｐ型Si基板、１２……n+ソース・ドレ
イン領域、１３……酸化膜、１４……フイルド酸
化膜、１５……ポリSi層、１６……ポリSi層、１
７……窒化Si膜、１８……p+反転防止領域、２１
……ｐ型Si基板、２２……フオトレジスト、２３
……ゲート絶縁膜、２４……フオトレジスト、２
５……ポリSi層、２６……酸化膜、２７……窒化
Si膜、２８……反転防止領域、２９……書込率向
上のためのp++領域、３０……フイルド酸化膜、
３１……ｐ型Si基板、３２……反転防止領域、３
３……書込率向上のためのp++領域、３４……フ
イルド酸化膜、３５……ポリSi層、３６……窒化
Si膜、３７……ポリSi層、３８……ソース、ドレ
イン領域、４１……Si基板、４２……PSG膜、４
３……Al配線、４４……フイルド酸化膜、４５
……ポリSi層、４６……窒化Si膜、４７……ポリ
Si層。
製造されたEPROM素子の例の形態を示し、第１
図は平面図、第１Ａ図はそのＡ−Ａ視断面図、第
１Ｂ図はＢ−Ｂ視断面図である。第２図ａ〜ｄは
本発明によるEPROMの一実施例製造プロセスの
要部を示す断面図、同図b′，c′はｂ，ｃに対応す
るマスク形状を示す断面図、第３図、第３Ａ図、
第３Ｂ図は本発明による一実施例の一工程におけ
る形態を示し、第３図は平面図、第３Ａ図はその
Ａ−Ａ視断面図、第３Ｂ図はＢ−Ｂ視断面図、第
４図は本発明によるEPROM素子の完成時の一形
態を示す断面図である。 １１……ｐ型Si基板、１２……n+ソース・ドレ
イン領域、１３……酸化膜、１４……フイルド酸
化膜、１５……ポリSi層、１６……ポリSi層、１
７……窒化Si膜、１８……p+反転防止領域、２１
……ｐ型Si基板、２２……フオトレジスト、２３
……ゲート絶縁膜、２４……フオトレジスト、２
５……ポリSi層、２６……酸化膜、２７……窒化
Si膜、２８……反転防止領域、２９……書込率向
上のためのp++領域、３０……フイルド酸化膜、
３１……ｐ型Si基板、３２……反転防止領域、３
３……書込率向上のためのp++領域、３４……フ
イルド酸化膜、３５……ポリSi層、３６……窒化
Si膜、３７……ポリSi層、３８……ソース、ドレ
イン領域、４１……Si基板、４２……PSG膜、４
３……Al配線、４４……フイルド酸化膜、４５
……ポリSi層、４６……窒化Si膜、４７……ポリ
Si層。
Claims (1)
- 【特許請求の範囲】 １ 基板の主面上の非活性領域に形成されたフイ
ールド絶縁膜で周囲を囲まれた活性領域内に、浮
遊ゲートを有するMOS素子を形成する半導体装
置の製造法において、前記基板の活性領域となる
主面上に前記浮遊ゲートを形成する第１導体層及
びこの第１導体層上にそれと略同一形状の耐酸化
性の第１マスクを形成する工程と、前記基板の非
活性領域となる主面部に前記第１マスクを用いて
基板と同一導電型の不純物を導入して第１不純物
導入領域を形成する工程と、前記第１マスク上を
含む基板全面に、少なくともチヤンネル領域とな
る部分をチヤンネル幅方向に横切りかつ前記第１
マスクよりもチヤンネル幅方向に寸法が大きな開
口を有する不純物導入用の第２マスクを形成する
工程と、前記第１マスクと第２マスクとの共通の
開口を通して、前記基板の非活性領域の主面部に
基板と同一導電型の不純物を導入して前記第１不
純物導入領域に比べて高濃度の第２不純物導入領
域を形成する工程と、前記第２マスクを除去する
工程と、前記第１マスクを用いて酸化処理を施
し、前記基板の非活性領域の主面上にフイールド
絶縁膜を形成するとともに、前記第２不純物導入
領域の不純物を前記活性領域のチヤンネル領域と
なる側に拡散する工程と、前記活性領域のチヤン
ネル領域となる部分上以外の第１導体層及び第１
マスクを除去し、前記チヤンネル領域となる部分
上に残存する第１導体層で浮遊ゲートを形成する
工程と、前記基板の活性領域の前記第１導体層及
び第１マスクが除去された主面部に、前記浮遊ゲ
ートをマスクとして基板と逆導電型の不純物を導
入し、前記MOS素子のソース・ドレイン領域を
形成する工程とを備えたことを特徴とする半導体
装置の製造法。 ２ 前記基板、第１不純物導入領域、第２不純物
導入領域の夫々はＰ型であり、前記ソース・ドレ
イン領域はＮ型であり、前記第１マスクは窒化シ
リコン膜であることを特徴とする特許請求の範囲
第１項に記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6391079A JPS55156369A (en) | 1979-05-25 | 1979-05-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6391079A JPS55156369A (en) | 1979-05-25 | 1979-05-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156369A JPS55156369A (en) | 1980-12-05 |
| JPS643070B2 true JPS643070B2 (ja) | 1989-01-19 |
Family
ID=13242952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6391079A Granted JPS55156369A (en) | 1979-05-25 | 1979-05-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156369A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795719A (en) * | 1984-05-15 | 1989-01-03 | Waferscale Integration, Inc. | Self-aligned split gate eprom process |
| US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
| US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
| US4780424A (en) * | 1987-09-28 | 1988-10-25 | Intel Corporation | Process for fabricating electrically alterable floating gate memory devices |
-
1979
- 1979-05-25 JP JP6391079A patent/JPS55156369A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156369A (en) | 1980-12-05 |
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