JPH0831928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0831928A JPH0831928A JP6182772A JP18277294A JPH0831928A JP H0831928 A JPH0831928 A JP H0831928A JP 6182772 A JP6182772 A JP 6182772A JP 18277294 A JP18277294 A JP 18277294A JP H0831928 A JPH0831928 A JP H0831928A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 フィールドシールド素子分離を行うためのシ
ールド電極で囲まれた素子領域にゲート酸化膜を形成す
る際の熱処理によって、シールド電極側のシールドゲー
ト酸化膜にバーズビークが形成されて素子分離幅が減少
することを防止する。 【構成】 シリコン基板１上にシールドゲート酸化膜
２、シリコン窒化膜３、多結晶シリコン膜４及びシリコ
ン酸化膜５を順次全面に形成し、これらをパターニング
してシールド電極６ａ、６ｂを形成した後、シリコン基
板１を熱酸化してゲート酸化膜８を形成する。この際、
シリコン窒化膜３がシールドゲート酸化膜２からの酸素
の拡散バリアとなる。
ールド電極で囲まれた素子領域にゲート酸化膜を形成す
る際の熱処理によって、シールド電極側のシールドゲー
ト酸化膜にバーズビークが形成されて素子分離幅が減少
することを防止する。 【構成】 シリコン基板１上にシールドゲート酸化膜
２、シリコン窒化膜３、多結晶シリコン膜４及びシリコ
ン酸化膜５を順次全面に形成し、これらをパターニング
してシールド電極６ａ、６ｂを形成した後、シリコン基
板１を熱酸化してゲート酸化膜８を形成する。この際、
シリコン窒化膜３がシールドゲート酸化膜２からの酸素
の拡散バリアとなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、フィールドシールド素子分離構造によって
素子分離を行う半導体装置の製造方法に関する。
関し、特に、フィールドシールド素子分離構造によって
素子分離を行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化の要望にお
いて、従来のＬＯＣＯＳ法による素子分離方式は、バー
ズビークやチャネルストッパー層からの不純物の横方向
拡散の問題により、サブミクロンレベルまで微細化され
た素子には適用が困難となってきている。そこで、ＬＯ
ＣＯＳ法に代わってフィールドシールド素子分離構造に
よる素子分離技術が注目されている。
いて、従来のＬＯＣＯＳ法による素子分離方式は、バー
ズビークやチャネルストッパー層からの不純物の横方向
拡散の問題により、サブミクロンレベルまで微細化され
た素子には適用が困難となってきている。そこで、ＬＯ
ＣＯＳ法に代わってフィールドシールド素子分離構造に
よる素子分離技術が注目されている。
【０００３】このフィールドシールド素子分離構造によ
る素子分離技術は、シリコン基板の素子分離領域上に容
量結合用のシリコン酸化膜（以下、「シールドゲート酸
化膜」と称する。）を介してシールド電極を形成し、こ
のシールド電極の電位を例えばＧＮＤ電位又はＶCC電位
に固定することにより、シールド電極上を通過する例え
ばゲート配線からの電位をカットオフして、寄生ＭＯＳ
トランジスタの導通を阻止するものである。
る素子分離技術は、シリコン基板の素子分離領域上に容
量結合用のシリコン酸化膜（以下、「シールドゲート酸
化膜」と称する。）を介してシールド電極を形成し、こ
のシールド電極の電位を例えばＧＮＤ電位又はＶCC電位
に固定することにより、シールド電極上を通過する例え
ばゲート配線からの電位をカットオフして、寄生ＭＯＳ
トランジスタの導通を阻止するものである。
【０００４】このため、フィールドシールド素子分離構
造による素子分離技術は、従来のＬＯＣＯＳ法のような
バーズビークやチャネルストッパー層からの不純物の横
方向拡散などの問題がなく、素子分離領域を縮小でき、
微細化に適したものとして注目されている。
造による素子分離技術は、従来のＬＯＣＯＳ法のような
バーズビークやチャネルストッパー層からの不純物の横
方向拡散などの問題がなく、素子分離領域を縮小でき、
微細化に適したものとして注目されている。
【０００５】例えば、IEDM-88, pp246-249 "Fully plan
arized 0.5μm technorogies for 16Mb DRAM" におい
て、フィールドシールド素子分離構造による素子分離を
１６ＭＤＲＡＭに適用して、良好な素子分離特性が得ら
れることが報告されている。
arized 0.5μm technorogies for 16Mb DRAM" におい
て、フィールドシールド素子分離構造による素子分離を
１６ＭＤＲＡＭに適用して、良好な素子分離特性が得ら
れることが報告されている。
【０００６】図３は、従来のフィールドシールド素子分
離構造のＭＯＳトランジスタの製造方法を工程順に示す
概略断面図である。
離構造のＭＯＳトランジスタの製造方法を工程順に示す
概略断面図である。
【０００７】まず、図３（ａ）に示すように、シリコン
基板１０１上にシールドゲート酸化膜１０２を熱酸化法
によって５０ｎｍ程度の膜厚に形成する。しかる後、Ｃ
ＶＤなどの方法によって、リンがドープされた多結晶シ
リコン膜１０４を２００ｎｍ程度の厚みに形成する。し
かる後、膜厚３００ｎｍ程度のシリコン酸化膜１０５を
ＣＶＤ法によって形成する。
基板１０１上にシールドゲート酸化膜１０２を熱酸化法
によって５０ｎｍ程度の膜厚に形成する。しかる後、Ｃ
ＶＤなどの方法によって、リンがドープされた多結晶シ
リコン膜１０４を２００ｎｍ程度の厚みに形成する。し
かる後、膜厚３００ｎｍ程度のシリコン酸化膜１０５を
ＣＶＤ法によって形成する。
【０００８】次に、図３（ｂ）に示すように、フォトレ
ジスト（図示せず）を用いた微細加工を行って、素子分
離領域以外のシリコン酸化膜１０５、多結晶シリコン膜
１０４及びシールドゲート酸化膜１０２をエッチング除
去し、多結晶シリコン膜１０４をシールド電極１０６の
形状に加工する。
ジスト（図示せず）を用いた微細加工を行って、素子分
離領域以外のシリコン酸化膜１０５、多結晶シリコン膜
１０４及びシールドゲート酸化膜１０２をエッチング除
去し、多結晶シリコン膜１０４をシールド電極１０６の
形状に加工する。
【０００９】次に、図３（ｃ）に示すように、ＣＶＤな
どによって全面にシリコン酸化膜を１００〜３００ｎｍ
程度の厚みに形成した後、そのシリコン酸化膜をＲＩＥ
などにより異方性エッチングして、シールド電極１０６
の両側にサイドウォールスペーサ１０７を形成する。
どによって全面にシリコン酸化膜を１００〜３００ｎｍ
程度の厚みに形成した後、そのシリコン酸化膜をＲＩＥ
などにより異方性エッチングして、シールド電極１０６
の両側にサイドウォールスペーサ１０７を形成する。
【００１０】次に、図３（ｄ）に示すように、高温での
熱酸化によって、シールド電極１０６に囲まれた素子領
域のシリコン基板１０１上に膜厚２０ｎｍ程度のゲート
酸化膜１０８を形成する。尚、シリコン酸化膜１０２と
ゲート酸化膜１０８とは異なる膜厚で形成する必要があ
る等の理由により、素子領域のシリコン酸化膜１０２を
除去せずにそのままゲート酸化膜１０８として利用する
ことは事実上不可能である。
熱酸化によって、シールド電極１０６に囲まれた素子領
域のシリコン基板１０１上に膜厚２０ｎｍ程度のゲート
酸化膜１０８を形成する。尚、シリコン酸化膜１０２と
ゲート酸化膜１０８とは異なる膜厚で形成する必要があ
る等の理由により、素子領域のシリコン酸化膜１０２を
除去せずにそのままゲート酸化膜１０８として利用する
ことは事実上不可能である。
【００１１】次に、図３（ｅ）に示すように、多結晶シ
リコン膜によりＭＯＳトランジスタのゲート電極１０９
をパターン形成した後、ゲート電極１０９及びシールド
電極１０６をマスクとしてイオン注入を行うことにより
ソース・ドレイン拡散層１１０ａ〜１１０ｄを形成す
る。しかる後、全面に層間絶縁膜（図示せず）を形成
し、ソース／ドレイン拡散層１１０に達するコンタクト
孔（図示せず）を開孔して金属配線（図示せず）を設け
る。
リコン膜によりＭＯＳトランジスタのゲート電極１０９
をパターン形成した後、ゲート電極１０９及びシールド
電極１０６をマスクとしてイオン注入を行うことにより
ソース・ドレイン拡散層１１０ａ〜１１０ｄを形成す
る。しかる後、全面に層間絶縁膜（図示せず）を形成
し、ソース／ドレイン拡散層１１０に達するコンタクト
孔（図示せず）を開孔して金属配線（図示せず）を設け
る。
【００１２】以上に述べた工程により、フィールドシー
ルド素子分離構造で素子分離領域された領域にゲート電
極１０９及びソース・ドレイン拡散層１１０ａ、１１０
ｂを備えたＭＯＳトランジスタを製造することができ
る。尚、シールド電極１０６上のシリコン酸化膜１０５
及びサイドウォールスペーサ１０７は、図３（ｂ）に示
す工程が終了した後においてシールド電極１０６を熱酸
化することにより形成することもある。
ルド素子分離構造で素子分離領域された領域にゲート電
極１０９及びソース・ドレイン拡散層１１０ａ、１１０
ｂを備えたＭＯＳトランジスタを製造することができ
る。尚、シールド電極１０６上のシリコン酸化膜１０５
及びサイドウォールスペーサ１０７は、図３（ｂ）に示
す工程が終了した後においてシールド電極１０６を熱酸
化することにより形成することもある。
【００１３】
【発明が解決しようとする課題】フィールドシールド素
子分離構造は、ＬＯＣＯＳ法のようなバーズビークを生
じないという利点を本来持っている。しかしながら、素
子分離領域を形成した後にゲート酸化膜１０８を形成す
るための高温の熱酸化を行うと、シールドゲート酸化膜
１０２端部で酸素の拡散が起こり、シールドゲート酸化
膜１０２端部で上下に隣接するシールド電極１０６及び
シリコン基板１０１が酸化される。その結果、図３
（ｄ）に示すように、シールドゲート酸化膜１０２端部
でシールドゲート酸化膜１０２の膜厚が大きくなり、い
わゆるバーズビークが形成される。そのため、実質的な
シールド電極１０６の幅が短くなり、素子分離特性が劣
化してしまうという問題があった。この結果、半導体素
子の微細化が進行するに連れて、フィールドシールド素
子分離構造による充分な電気的絶縁分離が保証されず、
素子領域に形成されるＭＯＳトランジスタ間が不必要に
導通する誤動作が顕著に生じるようになった。また、同
様の問題は、シールド電極１０６上のシリコン酸化膜１
０５及びサイドウォールスペーサ１０７をシールド電極
１０６の熱酸化により形成する場合、その熱酸化によっ
ても生じていた。
子分離構造は、ＬＯＣＯＳ法のようなバーズビークを生
じないという利点を本来持っている。しかしながら、素
子分離領域を形成した後にゲート酸化膜１０８を形成す
るための高温の熱酸化を行うと、シールドゲート酸化膜
１０２端部で酸素の拡散が起こり、シールドゲート酸化
膜１０２端部で上下に隣接するシールド電極１０６及び
シリコン基板１０１が酸化される。その結果、図３
（ｄ）に示すように、シールドゲート酸化膜１０２端部
でシールドゲート酸化膜１０２の膜厚が大きくなり、い
わゆるバーズビークが形成される。そのため、実質的な
シールド電極１０６の幅が短くなり、素子分離特性が劣
化してしまうという問題があった。この結果、半導体素
子の微細化が進行するに連れて、フィールドシールド素
子分離構造による充分な電気的絶縁分離が保証されず、
素子領域に形成されるＭＯＳトランジスタ間が不必要に
導通する誤動作が顕著に生じるようになった。また、同
様の問題は、シールド電極１０６上のシリコン酸化膜１
０５及びサイドウォールスペーサ１０７をシールド電極
１０６の熱酸化により形成する場合、その熱酸化によっ
ても生じていた。
【００１４】そこで、本発明の目的は、シールド電極で
囲まれた領域の半導体基板上にゲート酸化膜を形成する
際の熱処理によりシールド電極側のシールドゲート酸化
膜にバーズビークが形成されることを防止し、フィール
ドシールド素子分離構造での素子分離特性が劣化しない
半導体装置の製造方法を提供することである。
囲まれた領域の半導体基板上にゲート酸化膜を形成する
際の熱処理によりシールド電極側のシールドゲート酸化
膜にバーズビークが形成されることを防止し、フィール
ドシールド素子分離構造での素子分離特性が劣化しない
半導体装置の製造方法を提供することである。
【００１５】また、本発明の別の目的は、シールド電極
を覆うシリコン酸化膜を形成する際の熱処理によりシー
ルド電極側のシールドゲート酸化膜にバーズビークが形
成されることを防止し、フィールドシールド素子分離構
造での素子分離特性が劣化しない半導体装置の製造方法
を提供することである。
を覆うシリコン酸化膜を形成する際の熱処理によりシー
ルド電極側のシールドゲート酸化膜にバーズビークが形
成されることを防止し、フィールドシールド素子分離構
造での素子分離特性が劣化しない半導体装置の製造方法
を提供することである。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
上にシールドゲート酸化膜を介して形成されたシールド
電極によって素子分離を行う半導体装置の製造方法にお
いて、上記シールドゲート酸化膜と上記シールド電極と
の間に、上記シールド電極で囲まれた領域の上記半導体
基板上にゲート酸化膜を形成する際の熱処理で上記シー
ルド電極が酸化されることを防止するためのシリコン窒
化膜を形成する。
ために、本発明の半導体装置の製造方法は、半導体基板
上にシールドゲート酸化膜を介して形成されたシールド
電極によって素子分離を行う半導体装置の製造方法にお
いて、上記シールドゲート酸化膜と上記シールド電極と
の間に、上記シールド電極で囲まれた領域の上記半導体
基板上にゲート酸化膜を形成する際の熱処理で上記シー
ルド電極が酸化されることを防止するためのシリコン窒
化膜を形成する。
【００１７】また、本発明の一態様においては、半導体
基板上にシールドゲート酸化膜を介して形成されたシー
ルド電極によって素子分離を行う半導体装置の製造方法
において、上記シールドゲート酸化膜と上記シールド電
極との間に、上記シールド電極を覆うシリコン酸化膜を
形成する際の熱処理で上記シールド電極が酸化されるこ
とを防止するためのシリコン窒化膜を形成する。
基板上にシールドゲート酸化膜を介して形成されたシー
ルド電極によって素子分離を行う半導体装置の製造方法
において、上記シールドゲート酸化膜と上記シールド電
極との間に、上記シールド電極を覆うシリコン酸化膜を
形成する際の熱処理で上記シールド電極が酸化されるこ
とを防止するためのシリコン窒化膜を形成する。
【００１８】また、本発明の一態様においては、半導体
基板上にシールドゲート酸化膜、シリコン窒化膜及び多
結晶シリコン膜を順次全面に形成する工程と、上記多結
晶シリコン膜を所定形状にパターニングし、上記多結晶
シリコン膜からなる素子分離を行うためのシールド電極
を形成する工程と、上記シールド電極で囲まれた領域の
上記半導体基板を熱酸化してゲート酸化膜を形成する工
程とを有する。
基板上にシールドゲート酸化膜、シリコン窒化膜及び多
結晶シリコン膜を順次全面に形成する工程と、上記多結
晶シリコン膜を所定形状にパターニングし、上記多結晶
シリコン膜からなる素子分離を行うためのシールド電極
を形成する工程と、上記シールド電極で囲まれた領域の
上記半導体基板を熱酸化してゲート酸化膜を形成する工
程とを有する。
【００１９】また、本発明の一態様においては、上記シ
ールド電極を熱酸化して上記シールド電極を覆うシリコ
ン酸化膜を形成する工程を有する。
ールド電極を熱酸化して上記シールド電極を覆うシリコ
ン酸化膜を形成する工程を有する。
【００２０】
【作用】シールド電極で囲まれた領域の半導体基板上に
ゲート酸化膜を形成する際の熱処理において、シリコン
窒化膜がシールドゲート酸化膜からシールド電極に拡散
する酸素の拡散バリアとなるので、シールド電極の酸化
によるバーズビークの形成を抑制することができる。ま
た、シールド電極を覆うシリコン酸化膜を形成する際に
も、シールド電極の酸化によるバーズビークの形成を抑
制することができる。
ゲート酸化膜を形成する際の熱処理において、シリコン
窒化膜がシールドゲート酸化膜からシールド電極に拡散
する酸素の拡散バリアとなるので、シールド電極の酸化
によるバーズビークの形成を抑制することができる。ま
た、シールド電極を覆うシリコン酸化膜を形成する際に
も、シールド電極の酸化によるバーズビークの形成を抑
制することができる。
【００２１】
【実施例】以下、本発明を実施例につき図１及び図２を
参照しながら説明する。
参照しながら説明する。
【００２２】図１は、本実施例によるフィールドシール
ド素子分離構造で素子分離を行ったＭＯＳトランジスタ
を示す図であり、図１（ａ）は平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ線での概略断面図である。
ド素子分離構造で素子分離を行ったＭＯＳトランジスタ
を示す図であり、図１（ａ）は平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ線での概略断面図である。
【００２３】図１（ａ）において、シールド電極６ａ、
６ｂに囲まれた素子領域のシリコン基板１（図１（ｂ）
参照）の表面には、ソース・ドレイン拡散層１０ａ〜１
０ｄが形成されている。また、シールド電極６ａ、６ｂ
は、図示しない箇所においてＧＮＤ等の所定の電位に固
定されることによって、拡散層１０ａ、１０ｃ間及び拡
散層１０ｂ、１０ｄ間を夫々電気的に分離している。ソ
ース・ドレイン拡散層１０ａ、１０ｂ間にはシールド電
極６ａ、６ｂと平行な方向にゲート電極９が形成されて
いる。コンタクト孔１３、１３ｂは、ソース・ドレイン
拡散層１０ａ、１０ｂに夫々達する開孔である。
６ｂに囲まれた素子領域のシリコン基板１（図１（ｂ）
参照）の表面には、ソース・ドレイン拡散層１０ａ〜１
０ｄが形成されている。また、シールド電極６ａ、６ｂ
は、図示しない箇所においてＧＮＤ等の所定の電位に固
定されることによって、拡散層１０ａ、１０ｃ間及び拡
散層１０ｂ、１０ｄ間を夫々電気的に分離している。ソ
ース・ドレイン拡散層１０ａ、１０ｂ間にはシールド電
極６ａ、６ｂと平行な方向にゲート電極９が形成されて
いる。コンタクト孔１３、１３ｂは、ソース・ドレイン
拡散層１０ａ、１０ｂに夫々達する開孔である。
【００２４】図１（ｂ）に示すように、ゲート電極９と
ソース・ドレイン拡散層１０ａ、１０ｂとで１つのＭＯ
Ｓトランジスタ１６が構成されている。ゲート電極９
は、ゲート絶縁膜８、サイドウォールスペーサ１５及び
シリコン酸化膜１１の３つの絶縁膜によって覆われてい
る。シールド電極６ａ、６ｂは、シリコン酸化膜２上に
形成されたシリコン窒化膜３、サイドウォールスペーサ
７及びシリコン酸化膜５の３つの絶縁膜によって覆われ
ており、ＭＯＳトランジスタ１６を隣接する素子から絶
縁分離するためのフィールドシールド素子分離構造を形
成している。
ソース・ドレイン拡散層１０ａ、１０ｂとで１つのＭＯ
Ｓトランジスタ１６が構成されている。ゲート電極９
は、ゲート絶縁膜８、サイドウォールスペーサ１５及び
シリコン酸化膜１１の３つの絶縁膜によって覆われてい
る。シールド電極６ａ、６ｂは、シリコン酸化膜２上に
形成されたシリコン窒化膜３、サイドウォールスペーサ
７及びシリコン酸化膜５の３つの絶縁膜によって覆われ
ており、ＭＯＳトランジスタ１６を隣接する素子から絶
縁分離するためのフィールドシールド素子分離構造を形
成している。
【００２５】シリコン基板１の全面は層間絶縁膜１２で
覆われている。そして、層間絶縁膜１２には、ソース・
ドレイン拡散層１０ａ、１０ｂに夫々達するコンタクト
孔１３、１３ｂが形成されており、コンタクト孔１３、
１３ｂにおいてソース・ドレイン拡散層１０ａ、１０ｂ
と金属配線１４ａ、１４ｂとが夫々接続されている。
覆われている。そして、層間絶縁膜１２には、ソース・
ドレイン拡散層１０ａ、１０ｂに夫々達するコンタクト
孔１３、１３ｂが形成されており、コンタクト孔１３、
１３ｂにおいてソース・ドレイン拡散層１０ａ、１０ｂ
と金属配線１４ａ、１４ｂとが夫々接続されている。
【００２６】次に、図１に示すＭＯＳトランジスタの製
造工程について、図２を参照して説明する。
造工程について、図２を参照して説明する。
【００２７】まず、図２（ａ）に示すように、ホウ素等
のＰ型不純物を含有したＰ型シリコン基板１の表面に、
熱酸化法によって、膜厚３０ｎｍ程度のシールドゲート
酸化膜２を全面に形成する。しかる後、膜厚２０ｎｍ程
度のシリコン窒化膜３を低圧ＣＶＤ法によって全面に形
成する。
のＰ型不純物を含有したＰ型シリコン基板１の表面に、
熱酸化法によって、膜厚３０ｎｍ程度のシールドゲート
酸化膜２を全面に形成する。しかる後、膜厚２０ｎｍ程
度のシリコン窒化膜３を低圧ＣＶＤ法によって全面に形
成する。
【００２８】次に、図２（ｂ）に示すように、リンがド
ープされた膜厚２００ｎｍ程度の多結晶シリコン膜４を
ＣＶＤ法によって形成した後、膜厚１００ｎｍ程度のシ
リコン酸化膜５を低圧ＣＶＤ法によって形成する。尚、
シリコン酸化膜５の形成は省略してもよい。
ープされた膜厚２００ｎｍ程度の多結晶シリコン膜４を
ＣＶＤ法によって形成した後、膜厚１００ｎｍ程度のシ
リコン酸化膜５を低圧ＣＶＤ法によって形成する。尚、
シリコン酸化膜５の形成は省略してもよい。
【００２９】次に、図２（ｃ）に示すように、フォトレ
ジスト（図示せず）を用いた微細加工を行って、素子分
離領域以外のシリコン酸化膜５、多結晶シリコン膜４、
シリコン窒化膜３及びシールドゲート酸化膜２をＲＩＥ
法等の異方性エッチングにより除去し、多結晶シリコン
膜４をシールド電極６の形状に加工する。尚、このと
き、少なくともシリコン酸化膜５及び多結晶シリコン膜
４だけをエッチング除去し、シリコン窒化膜３（膜厚１
５ｎｍ程度）及びシールドゲート酸化膜２の両方又はシ
ールドゲート酸化膜２のみを残存させるようにしてもよ
い。
ジスト（図示せず）を用いた微細加工を行って、素子分
離領域以外のシリコン酸化膜５、多結晶シリコン膜４、
シリコン窒化膜３及びシールドゲート酸化膜２をＲＩＥ
法等の異方性エッチングにより除去し、多結晶シリコン
膜４をシールド電極６の形状に加工する。尚、このと
き、少なくともシリコン酸化膜５及び多結晶シリコン膜
４だけをエッチング除去し、シリコン窒化膜３（膜厚１
５ｎｍ程度）及びシールドゲート酸化膜２の両方又はシ
ールドゲート酸化膜２のみを残存させるようにしてもよ
い。
【００３０】次に、図２（ｄ）に示すように、膜厚２０
０ｎｍ程度のシリコン酸化膜を低圧ＣＶＤ法によって全
面に形成した後、そのシリコン酸化膜をＲＩＥ法等で異
方性エッチングして、シールド電極６の両側にサイドウ
ォールスペーサ７を形成する。尚、図２（ｃ）に示す工
程においてシリコン窒化膜３及びシールドゲート酸化膜
２の両方又はシールドゲート酸化膜２のみを残存させた
場合には、本工程によってこれらの残存させた膜は除去
される。また、サイドウォールスペーサ７の形成は省略
してもよい。
０ｎｍ程度のシリコン酸化膜を低圧ＣＶＤ法によって全
面に形成した後、そのシリコン酸化膜をＲＩＥ法等で異
方性エッチングして、シールド電極６の両側にサイドウ
ォールスペーサ７を形成する。尚、図２（ｃ）に示す工
程においてシリコン窒化膜３及びシールドゲート酸化膜
２の両方又はシールドゲート酸化膜２のみを残存させた
場合には、本工程によってこれらの残存させた膜は除去
される。また、サイドウォールスペーサ７の形成は省略
してもよい。
【００３１】次に、図２（ｅ）に示すように、シールド
電極６に囲まれた素子領域を温度１６０℃程度のリン
酸、常温のアンモニア水と過酸化水素水と水の混合液体
及びＨＦによるウエットエッチングで洗浄した後、高温
での熱酸化によって、シールド電極６に囲まれた素子領
域のシリコン基板１の表面部分に膜厚２０ｎｍ程度のゲ
ート酸化膜８を形成する。このとき、フィールドシール
ド素子分離構造部分においては、シリコン窒化膜３がシ
ールドゲート酸化膜２端部での酸素の拡散バリアとなる
ため、シールド電極６の酸化によるバーズビークの形成
が抑制される。シリコン窒化膜３の膜厚は２０ｎｍ程度
としたが、シールド電極６の酸化によるバーズビークの
形成を抑制するという観点からは、５ｎｍ以上の膜厚に
形成すればよく、１０ｎｍ以上の膜厚に形成した場合は
より優れたバーズビーク抑制効果が得られる。尚、シリ
コン窒化膜３によっては、シールドゲート酸化膜２から
シリコン基板１側への酸素の拡散を抑制することはでき
ないが、シリコン基板１側への酸素の拡散はシールド電
極６側に比べて相対的に非常に少ないため、シリコン基
板１側でのバーズビークはほとんど生じない。
電極６に囲まれた素子領域を温度１６０℃程度のリン
酸、常温のアンモニア水と過酸化水素水と水の混合液体
及びＨＦによるウエットエッチングで洗浄した後、高温
での熱酸化によって、シールド電極６に囲まれた素子領
域のシリコン基板１の表面部分に膜厚２０ｎｍ程度のゲ
ート酸化膜８を形成する。このとき、フィールドシール
ド素子分離構造部分においては、シリコン窒化膜３がシ
ールドゲート酸化膜２端部での酸素の拡散バリアとなる
ため、シールド電極６の酸化によるバーズビークの形成
が抑制される。シリコン窒化膜３の膜厚は２０ｎｍ程度
としたが、シールド電極６の酸化によるバーズビークの
形成を抑制するという観点からは、５ｎｍ以上の膜厚に
形成すればよく、１０ｎｍ以上の膜厚に形成した場合は
より優れたバーズビーク抑制効果が得られる。尚、シリ
コン窒化膜３によっては、シールドゲート酸化膜２から
シリコン基板１側への酸素の拡散を抑制することはでき
ないが、シリコン基板１側への酸素の拡散はシールド電
極６側に比べて相対的に非常に少ないため、シリコン基
板１側でのバーズビークはほとんど生じない。
【００３２】次に、図２（ｆ）に示すように、膜厚３０
０ｎｍ程度の多結晶シリコン膜を低圧ＣＶＤ法によって
全面に形成した後、フォトレジスト（図示せず）を用い
たドライエッチングを行ってワード配線となるＭＯＳト
ランジスタのゲート電極９を形成する。また、ゲート電
極９上にシリコン酸化膜１１を形成する。しかる後、ゲ
ート電極９、シールド電極６及びサイドウォールスペー
サ７をマスクとして砒素を１×１０15イオン／ｃｍ2 の
ドーズ量でイオン注入し、さらに温度８５０℃で９０分
の熱酸化を行うことにより、シリコン基板１の表面にＮ
型のソース・ドレイン拡散層１０ａ、１０ｂを形成す
る。しかる後、全面に膜厚４００ｎｍ程度の層間絶縁膜
１２を形成し、ソース・ドレイン拡散層１０ａ、１０ｂ
に達するコンタクト孔１３ａ、１３ｂを層間絶縁膜１２
に開孔してから、コンタクト孔１３ａ、１３ｂにおいて
ソース・ドレイン拡散層１０ａ、１０ｂと接続される金
属配線１４ａ、１４ｂを形成する。
０ｎｍ程度の多結晶シリコン膜を低圧ＣＶＤ法によって
全面に形成した後、フォトレジスト（図示せず）を用い
たドライエッチングを行ってワード配線となるＭＯＳト
ランジスタのゲート電極９を形成する。また、ゲート電
極９上にシリコン酸化膜１１を形成する。しかる後、ゲ
ート電極９、シールド電極６及びサイドウォールスペー
サ７をマスクとして砒素を１×１０15イオン／ｃｍ2 の
ドーズ量でイオン注入し、さらに温度８５０℃で９０分
の熱酸化を行うことにより、シリコン基板１の表面にＮ
型のソース・ドレイン拡散層１０ａ、１０ｂを形成す
る。しかる後、全面に膜厚４００ｎｍ程度の層間絶縁膜
１２を形成し、ソース・ドレイン拡散層１０ａ、１０ｂ
に達するコンタクト孔１３ａ、１３ｂを層間絶縁膜１２
に開孔してから、コンタクト孔１３ａ、１３ｂにおいて
ソース・ドレイン拡散層１０ａ、１０ｂと接続される金
属配線１４ａ、１４ｂを形成する。
【００３３】以上に述べた工程により、図１に示すよう
なフィールドシールド素子分離構造のＭＯＳトランジス
タを製造することができる。尚、シールド電極６上のシ
リコン酸化膜５及びサイドウォールスペーサ７は、図２
（ｃ）に示す工程が終了した後においてシールド電極６
を熱酸化することにより形成してもよい。このときの熱
酸化においても、シリコン窒化膜３がシールドゲート酸
化膜２端部からの酸素の拡散バリアとなるため、シール
ド電極６の酸化によるバーズビークの形成を抑制するこ
とができる。
なフィールドシールド素子分離構造のＭＯＳトランジス
タを製造することができる。尚、シールド電極６上のシ
リコン酸化膜５及びサイドウォールスペーサ７は、図２
（ｃ）に示す工程が終了した後においてシールド電極６
を熱酸化することにより形成してもよい。このときの熱
酸化においても、シリコン窒化膜３がシールドゲート酸
化膜２端部からの酸素の拡散バリアとなるため、シール
ド電極６の酸化によるバーズビークの形成を抑制するこ
とができる。
【００３４】以上説明したように、本実施例によると、
ゲート酸化膜８を形成する際及びサイドウォールスペー
サ７等を形成する際の熱処理において、シリコン窒化膜
３がシールドゲート酸化膜２からシールド電極６に拡散
する酸素の拡散バリアとなるので、シールド電極６の酸
化によるバーズビークの形成を抑制することができる。
ゲート酸化膜８を形成する際及びサイドウォールスペー
サ７等を形成する際の熱処理において、シリコン窒化膜
３がシールドゲート酸化膜２からシールド電極６に拡散
する酸素の拡散バリアとなるので、シールド電極６の酸
化によるバーズビークの形成を抑制することができる。
【００３５】
【発明の効果】本発明によれば、シールド電極で囲まれ
た領域の半導体基板上にゲート酸化膜を形成する際の熱
処理において、シリコン窒化膜がシールドゲート酸化膜
からシールド電極に拡散する酸素の拡散バリアとなるの
で、シールド電極の酸化によるバーズビークの形成を抑
制することができる。従って、実質的なシールド電極の
幅が短くなって、素子分離特性が劣化してしまうことが
なくなるから、半導体素子の微細化が進行してもフィー
ルドシールド素子分離構造による充分な電気的絶縁分離
を保証することができ、素子領域に形成されるＭＯＳト
ランジスタ等の半導体素子間が不必要に導通する誤動作
が生じない。よって、半導体装置の信頼性を向上させる
ことができるとともに、素子の集積度を向上させること
ができる。
た領域の半導体基板上にゲート酸化膜を形成する際の熱
処理において、シリコン窒化膜がシールドゲート酸化膜
からシールド電極に拡散する酸素の拡散バリアとなるの
で、シールド電極の酸化によるバーズビークの形成を抑
制することができる。従って、実質的なシールド電極の
幅が短くなって、素子分離特性が劣化してしまうことが
なくなるから、半導体素子の微細化が進行してもフィー
ルドシールド素子分離構造による充分な電気的絶縁分離
を保証することができ、素子領域に形成されるＭＯＳト
ランジスタ等の半導体素子間が不必要に導通する誤動作
が生じない。よって、半導体装置の信頼性を向上させる
ことができるとともに、素子の集積度を向上させること
ができる。
【図１】本発明の実施例によるフィールドシールド素子
分離構造を有する半導体装置を示す図である。
分離構造を有する半導体装置を示す図である。
【図２】本発明の実施例によるフィールドシールド素子
分離構造を有する半導体装置の製造方法を工程順に示す
概略断面図である。
分離構造を有する半導体装置の製造方法を工程順に示す
概略断面図である。
【図３】従来のフィールドシールド素子分離構造を有す
る半導体装置の製造方法を工程順に示す概略断面図であ
る。
る半導体装置の製造方法を工程順に示す概略断面図であ
る。
１ シリコン基板 ２ シールドゲート酸化膜 ３ シリコン窒化膜 ４ 多結晶シリコン膜 ５ シリコン酸化膜 ６ シールド電極 ７ サイドウォールスペーサ ８ ゲート酸化膜 ９ ゲート電極 １０ａ、１０ｂ ソース・ドレイン拡散層 １２ 層間絶縁膜 １３ａ、１３ｂ コンタクト孔 １４ａ、１４ｂ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 27/08 ３３１ Ｚ Ｈ０１Ｌ 27/08 ３２１ Ｄ
Claims (4)
- 【請求項１】 半導体基板上にシールドゲート酸化膜を
介して形成されたシールド電極によって素子分離を行う
半導体装置の製造方法において、 上記シールドゲート酸化膜と上記シールド電極との間
に、上記シールド電極で囲まれた領域の上記半導体基板
上にゲート酸化膜を形成する際の熱処理で上記シールド
電極が酸化されることを防止するためのシリコン窒化膜
を形成するようにしたことを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板上にシールドゲート酸化膜を
介して形成されたシールド電極によって素子分離を行う
半導体装置の製造方法において、 上記シールドゲート酸化膜と上記シールド電極との間
に、上記シールド電極を覆うシリコン酸化膜を形成する
際の熱処理で上記シールド電極が酸化されることを防止
するためのシリコン窒化膜を形成するようにしたことを
特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にシールドゲート酸化膜、
シリコン窒化膜及び多結晶シリコン膜を順次全面に形成
する工程と、 上記多結晶シリコン膜を所定形状にパターニングし、上
記多結晶シリコン膜からなる素子分離を行うためのシー
ルド電極を形成する工程と、 上記シールド電極で囲まれた領域の上記半導体基板を熱
酸化してゲート酸化膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項４】 上記シールド電極を熱酸化して上記シー
ルド電極を覆うシリコン酸化膜を形成する工程を有する
ことを特徴とする請求項３に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182772A JPH0831928A (ja) | 1994-07-12 | 1994-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182772A JPH0831928A (ja) | 1994-07-12 | 1994-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831928A true JPH0831928A (ja) | 1996-02-02 |
Family
ID=16124155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182772A Withdrawn JPH0831928A (ja) | 1994-07-12 | 1994-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831928A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19805692A1 (de) * | 1997-06-27 | 1999-01-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| US6124619A (en) * | 1996-11-27 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including upper, lower and side oxidation-resistant films |
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| US6255686B1 (en) | 1997-12-02 | 2001-07-03 | Nippon Steel Corporation | Semiconductor storage device including short circuit avoiding structure and method of fabricating thereof |
| KR100418566B1 (ko) * | 1996-06-25 | 2004-07-22 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
| JP2005129559A (ja) * | 2003-10-21 | 2005-05-19 | Oki Electric Ind Co Ltd | 半導体ウェーハの不純物除去方法及び半導体装置 |
-
1994
- 1994-07-12 JP JP6182772A patent/JPH0831928A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418566B1 (ko) * | 1996-06-25 | 2004-07-22 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
| US6124619A (en) * | 1996-11-27 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including upper, lower and side oxidation-resistant films |
| DE19805692A1 (de) * | 1997-06-27 | 1999-01-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| US6191450B1 (en) | 1997-06-27 | 2001-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with field shield electrode |
| DE19805692C2 (de) * | 1997-06-27 | 2001-04-26 | Mitsubishi Electric Corp | Halbleitereinrichtung mit Feldabschirm-Isolationsstruktur und Verfahren zur Herstellung derselben |
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| US6596567B1 (en) | 1997-09-26 | 2003-07-22 | United Microelectronics Corporation | Method for fabricating a semiconductor device having a impurity layer disposed between a non-doped silicon film and high melting-point metal film for reducing solid state reaction between said high melting-point metal film and polycrystal silicon film |
| US6800911B2 (en) | 1997-09-26 | 2004-10-05 | United Microelectronics Corporation | Method of making a polycide interconnection layer having a silicide film formed on a polycrystal silicon for a semiconductor device |
| US6255686B1 (en) | 1997-12-02 | 2001-07-03 | Nippon Steel Corporation | Semiconductor storage device including short circuit avoiding structure and method of fabricating thereof |
| US6461912B2 (en) | 1997-12-02 | 2002-10-08 | Nippon Steel Corporation | Method of fabricating semiconductor storage device having a capacitor |
| JP2005129559A (ja) * | 2003-10-21 | 2005-05-19 | Oki Electric Ind Co Ltd | 半導体ウェーハの不純物除去方法及び半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |