JPH07335873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07335873A JPH07335873A JP12724594A JP12724594A JPH07335873A JP H07335873 A JPH07335873 A JP H07335873A JP 12724594 A JP12724594 A JP 12724594A JP 12724594 A JP12724594 A JP 12724594A JP H07335873 A JPH07335873 A JP H07335873A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- source
- layer
- drain
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010410 layer Substances 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000005520 cutting process Methods 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 239000012535 impurity Substances 0.000 claims description 18
- 238000000605 extraction Methods 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 239000003870 refractory metal Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極とソース／ドレイン引き出し電極
を同時に形成して工程の簡素化を図るとともに、両電極
がオーバーラップしない構造としてゲート電極のコンタ
クトホールアスペクト比の増大を防止しコンタクト不良
の発生を低減させる。 【構成】 半導体基板１上の素子間分離領域にフィール
ド酸化膜２を形成し、所定位置にゲート酸化膜３を形成
する。そして、半導体基板１の全面に多結晶Ｓｉ４を形
成し、その多結晶Ｓｉ４を切断してゲート電極４ｂ及び
ソース／ドレイン引き出し電極４ａを同時に形成する。
このゲート電極４ｂとソース／ドレイン引き出し電極４
ａとの切断部に絶縁膜５を埋め込み形成するとともに、
半導体基板１中にソース／ドレイン拡散層６を形成す
る。さらに、半導体基板の全面に層間絶縁膜を形成した
後、コンタクトホールを形成し金属配線を形成して半導
体装置を構成する。
を同時に形成して工程の簡素化を図るとともに、両電極
がオーバーラップしない構造としてゲート電極のコンタ
クトホールアスペクト比の増大を防止しコンタクト不良
の発生を低減させる。 【構成】 半導体基板１上の素子間分離領域にフィール
ド酸化膜２を形成し、所定位置にゲート酸化膜３を形成
する。そして、半導体基板１の全面に多結晶Ｓｉ４を形
成し、その多結晶Ｓｉ４を切断してゲート電極４ｂ及び
ソース／ドレイン引き出し電極４ａを同時に形成する。
このゲート電極４ｂとソース／ドレイン引き出し電極４
ａとの切断部に絶縁膜５を埋め込み形成するとともに、
半導体基板１中にソース／ドレイン拡散層６を形成す
る。さらに、半導体基板の全面に層間絶縁膜を形成した
後、コンタクトホールを形成し金属配線を形成して半導
体装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にソース／ドレインを多結晶Ｓｉ電極で引き
出すことを特徴とするＰＰＣ（Ｐad- Ｐoly Ｓi-Ｃonta
ct）型ＭＯＳＦＥＴの製造方法に関するものである。
係わり、特にソース／ドレインを多結晶Ｓｉ電極で引き
出すことを特徴とするＰＰＣ（Ｐad- Ｐoly Ｓi-Ｃonta
ct）型ＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】ソース／ドレインを多結晶Ｓｉ電極で引
き出すことを特徴とするＰＰＣ型ＭＯＳＦＥＴは、コン
タクトホールの形成がソース／ドレイン領域との合わせ
余裕に制約されないことから、ソース／ドレイン面積す
なわちトランジスタセル面積の著しい縮小が可能であ
り、ＬＳＩの微細化、高集積化に有利である。また、引
き出し電極である多結晶Ｓｉ中の不純物をＳｉ基板に固
相拡散させてソース／ドレイン拡散層を形成することに
より、浅い接合のソース／ドレインが実現でき、短チャ
ネル効果の抑制が可能となり、トランジスタの高速化、
低消費電力化に有効である。
き出すことを特徴とするＰＰＣ型ＭＯＳＦＥＴは、コン
タクトホールの形成がソース／ドレイン領域との合わせ
余裕に制約されないことから、ソース／ドレイン面積す
なわちトランジスタセル面積の著しい縮小が可能であ
り、ＬＳＩの微細化、高集積化に有利である。また、引
き出し電極である多結晶Ｓｉ中の不純物をＳｉ基板に固
相拡散させてソース／ドレイン拡散層を形成することに
より、浅い接合のソース／ドレインが実現でき、短チャ
ネル効果の抑制が可能となり、トランジスタの高速化、
低消費電力化に有効である。
【０００３】ＰＰＣ型ＭＯＳＦＥＴの製造方法は、特開
平４ー２４９３２７号公報に記載されている。これにつ
いて図４、図５を用いて概略説明する。まず、半導体基
板１００上に活性領域を限定するためＬＯＣＯＳ法によ
りフィールド酸化膜１０１を形成（図４（Ａ））した
後、ゲート酸化膜１０２、不純物がドープされた多結晶
Ｓｉ膜１０３、ＣＶＤ酸化膜１０４を順に形成し、通常
のリソグラフィ技術にてゲート電極パターンを形成する
（図４（Ｂ））。次に、イオン注入によりソース／ドレ
イン拡散層１０５、１０６を形成する（図４（Ｃ））。
そして、ゲート電極側壁部にスペーサ用絶縁膜１０７を
形成（図４（Ｄ））した後、全面に再び不純物がドープ
された多結晶Ｓｉ膜１０８を形成する（図５（Ａ））。
さらに、多結晶Ｓｉ膜１０８の窪み部分にダミー物質１
０９を形成（図５（Ｂ））し、そのダミー物質１０９を
マスクとして露出部分の多結晶Ｓｉ膜を除去（図５
（Ｃ））し、ダミー物質１０９を除去してソース／ドレ
イン引き出し電極パターンを形成する（図５（Ｄ））。
最後に、層間絶縁膜としてのＢＰＳＧ膜１１０を形成
し、コンタクトホールを開口後、金属配線１１１、１１
２を形成する（図５（Ｅ））。
平４ー２４９３２７号公報に記載されている。これにつ
いて図４、図５を用いて概略説明する。まず、半導体基
板１００上に活性領域を限定するためＬＯＣＯＳ法によ
りフィールド酸化膜１０１を形成（図４（Ａ））した
後、ゲート酸化膜１０２、不純物がドープされた多結晶
Ｓｉ膜１０３、ＣＶＤ酸化膜１０４を順に形成し、通常
のリソグラフィ技術にてゲート電極パターンを形成する
（図４（Ｂ））。次に、イオン注入によりソース／ドレ
イン拡散層１０５、１０６を形成する（図４（Ｃ））。
そして、ゲート電極側壁部にスペーサ用絶縁膜１０７を
形成（図４（Ｄ））した後、全面に再び不純物がドープ
された多結晶Ｓｉ膜１０８を形成する（図５（Ａ））。
さらに、多結晶Ｓｉ膜１０８の窪み部分にダミー物質１
０９を形成（図５（Ｂ））し、そのダミー物質１０９を
マスクとして露出部分の多結晶Ｓｉ膜を除去（図５
（Ｃ））し、ダミー物質１０９を除去してソース／ドレ
イン引き出し電極パターンを形成する（図５（Ｄ））。
最後に、層間絶縁膜としてのＢＰＳＧ膜１１０を形成
し、コンタクトホールを開口後、金属配線１１１、１１
２を形成する（図５（Ｅ））。
【０００４】
【発明が解決しようとする課題】上記の製造方法によれ
ば、ゲート電極の形成後にソース／ドレイン引き出し電
極を形成するようにしているため、ゲート電極上に絶縁
分離層としてのＣＶＤ酸化膜１０４を介して引き出し電
極がオーバーラップする構造となる。このためその絶縁
分離層１０４を形成する工程を追加するなど工程が複雑
化することに加え、ゲート電極上には層間絶縁膜として
のＢＰＳＧ膜１１０以外に前記絶縁分離層１０４が堆積
しているため、コンタクトホールのアスペクト比（コン
タクトホールの深さ／コンタクトホールの径）が増大
し、コンタクト不良が発生する問題がある。
ば、ゲート電極の形成後にソース／ドレイン引き出し電
極を形成するようにしているため、ゲート電極上に絶縁
分離層としてのＣＶＤ酸化膜１０４を介して引き出し電
極がオーバーラップする構造となる。このためその絶縁
分離層１０４を形成する工程を追加するなど工程が複雑
化することに加え、ゲート電極上には層間絶縁膜として
のＢＰＳＧ膜１１０以外に前記絶縁分離層１０４が堆積
しているため、コンタクトホールのアスペクト比（コン
タクトホールの深さ／コンタクトホールの径）が増大
し、コンタクト不良が発生する問題がある。
【０００５】本発明は上記問題に鑑みてなされたもの
で、ゲート電極とソース／ドレイン引き出し電極を同時
に形成して両電極がオーバーラップしない構造を実現
し、工程の複雑化を解消するとともに、ゲート電極のコ
ンタクトホールアスペクト比の増大を防止してコンタク
ト不良発生の問題を解決することを目的とする。
で、ゲート電極とソース／ドレイン引き出し電極を同時
に形成して両電極がオーバーラップしない構造を実現
し、工程の複雑化を解消するとともに、ゲート電極のコ
ンタクトホールアスペクト比の増大を防止してコンタク
ト不良発生の問題を解決することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、半導体基
板上の素子領域の所定位置にゲート絶縁膜を形成する工
程と、前記半導体基板中にソース／ドレイン拡散層を形
成する工程と、前記素子領域全面に層間絶縁膜を形成し
た後、コンタクトホールを形成し金属配線を形成する工
程とを有する半導体装置の製造方法において、前記ゲー
ト絶縁膜形成後、前記素子領域全面に導電層を形成し、
その導電層を切断してゲート電極及びソース／ドレイン
引き出し電極を同時に形成する工程と、前記ゲート電極
と前記ソース／ドレイン引き出し電極との切断部に絶縁
膜を埋め込み形成する工程とを有することを特徴として
いる。
するため、請求項１に記載の発明においては、半導体基
板上の素子領域の所定位置にゲート絶縁膜を形成する工
程と、前記半導体基板中にソース／ドレイン拡散層を形
成する工程と、前記素子領域全面に層間絶縁膜を形成し
た後、コンタクトホールを形成し金属配線を形成する工
程とを有する半導体装置の製造方法において、前記ゲー
ト絶縁膜形成後、前記素子領域全面に導電層を形成し、
その導電層を切断してゲート電極及びソース／ドレイン
引き出し電極を同時に形成する工程と、前記ゲート電極
と前記ソース／ドレイン引き出し電極との切断部に絶縁
膜を埋め込み形成する工程とを有することを特徴として
いる。
【０００７】請求項２に記載の発明においては、半導体
基板上の素子間分離領域にフィールド酸化膜を形成し活
性領域を限定する工程と、前記活性領域の半導体を酸化
した後、ソース／ドレイン領域の酸化膜を除去してゲー
ト酸化膜を形成する工程と、前記半導体基板の全面に導
電層を形成し、その導電層を切断してゲート電極及びソ
ース／ドレイン引き出し電極を同時に形成する工程と、
前記ゲート電極と前記ソース／ドレイン引き出し電極と
の切断部に絶縁膜を埋め込み形成するとともに、前記半
導体基板中にソース／ドレイン拡散層を形成する工程
と、前記半導体基板の全面に層間絶縁膜を形成した後、
コンタクトホールを形成し金属配線を形成する工程とを
有することを特徴としている。
基板上の素子間分離領域にフィールド酸化膜を形成し活
性領域を限定する工程と、前記活性領域の半導体を酸化
した後、ソース／ドレイン領域の酸化膜を除去してゲー
ト酸化膜を形成する工程と、前記半導体基板の全面に導
電層を形成し、その導電層を切断してゲート電極及びソ
ース／ドレイン引き出し電極を同時に形成する工程と、
前記ゲート電極と前記ソース／ドレイン引き出し電極と
の切断部に絶縁膜を埋め込み形成するとともに、前記半
導体基板中にソース／ドレイン拡散層を形成する工程
と、前記半導体基板の全面に層間絶縁膜を形成した後、
コンタクトホールを形成し金属配線を形成する工程とを
有することを特徴としている。
【０００８】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記切断部を利用して前記半
導体基板に不純物をイオン注入する工程を有し、前記切
断部に絶縁膜を形成する工程は熱処理により行うもので
あって、この熱処理時に前記イオン注入された不純物に
より前記半導体基板中にソース／ドレイン緩和層が自己
整合的に形成されることを特徴としている。
２に記載の発明において、前記切断部を利用して前記半
導体基板に不純物をイオン注入する工程を有し、前記切
断部に絶縁膜を形成する工程は熱処理により行うもので
あって、この熱処理時に前記イオン注入された不純物に
より前記半導体基板中にソース／ドレイン緩和層が自己
整合的に形成されることを特徴としている。
【０００９】請求項４に記載の発明では、請求項１乃至
３のいずれかに記載の発明において、前記導電層を形成
する工程は、不純物がドープされた多結晶シリコンを形
成する工程であることを特徴としている。請求項５に記
載の発明では、請求項４に記載の発明において、前記切
断部に絶縁膜を埋め込むとともに前記ソース／ドレイン
拡散層を形成する工程は、前記多結晶シリコンを熱酸化
することにより前記切断部にシリコン酸化膜を形成し埋
め込むと同時に、前記多結晶シリコン中の不純物を前記
半導体基板中に拡散させてソース／ドレイン拡散層を形
成する工程であることを特徴としている。
３のいずれかに記載の発明において、前記導電層を形成
する工程は、不純物がドープされた多結晶シリコンを形
成する工程であることを特徴としている。請求項５に記
載の発明では、請求項４に記載の発明において、前記切
断部に絶縁膜を埋め込むとともに前記ソース／ドレイン
拡散層を形成する工程は、前記多結晶シリコンを熱酸化
することにより前記切断部にシリコン酸化膜を形成し埋
め込むと同時に、前記多結晶シリコン中の不純物を前記
半導体基板中に拡散させてソース／ドレイン拡散層を形
成する工程であることを特徴としている。
【００１０】請求項６に記載の発明では、請求項１乃至
３のいずれかに記載の発明において、前記導電層を形成
する工程は、半導体基板の全面に多結晶シリコン層を形
成し、その上にシリサイド層を形成した複合層とする工
程であることを特徴としている。請求項７記載の発明で
は、請求項４に記載の発明において、前記切断部に絶縁
膜を埋め込んだ後、前記ゲート電極及び前記ソース／ド
レイン引き出し電極である前記多結晶シリコン表面を露
出させる工程と、露出した多結晶シリコン表面にシリサ
イドソースとなる金属層を形成し、熱処理にて前記露出
した多結晶シリコン表面をシリサイド化し、前記ゲート
電極及び前記引き出し電極を多結晶シリコン層とシリサ
イド層とによる複合層にすると同時に前記多結晶シリコ
ン中の不純物を前記半導体基板中に拡散させソース／ド
レイン拡散層を形成する工程と未反応の前記金属層を除
去する工程とを有することを特徴としている。
３のいずれかに記載の発明において、前記導電層を形成
する工程は、半導体基板の全面に多結晶シリコン層を形
成し、その上にシリサイド層を形成した複合層とする工
程であることを特徴としている。請求項７記載の発明で
は、請求項４に記載の発明において、前記切断部に絶縁
膜を埋め込んだ後、前記ゲート電極及び前記ソース／ド
レイン引き出し電極である前記多結晶シリコン表面を露
出させる工程と、露出した多結晶シリコン表面にシリサ
イドソースとなる金属層を形成し、熱処理にて前記露出
した多結晶シリコン表面をシリサイド化し、前記ゲート
電極及び前記引き出し電極を多結晶シリコン層とシリサ
イド層とによる複合層にすると同時に前記多結晶シリコ
ン中の不純物を前記半導体基板中に拡散させソース／ド
レイン拡散層を形成する工程と未反応の前記金属層を除
去する工程とを有することを特徴としている。
【００１１】請求項８に記載の発明では、請求項７に記
載の発明において、前記金属層を形成する工程は、高融
点金属膜あるいは高融点金属合金膜あるいは高融点金属
窒化膜あるいはそれらの複合層を前記多結晶シリコン表
面に形成する工程であることを特徴としている。
載の発明において、前記金属層を形成する工程は、高融
点金属膜あるいは高融点金属合金膜あるいは高融点金属
窒化膜あるいはそれらの複合層を前記多結晶シリコン表
面に形成する工程であることを特徴としている。
【００１２】
【発明の作用効果】請求項１、２に記載の発明によれ
ば、半導体基板上の素子領域の所定位置にゲート絶縁膜
を形成し、半導体基板中にソース／ドレイン拡散層を形
成するとともに、素子領域全面に層間絶縁膜を形成した
後、コンタクトホールを形成し金属配線を形成し、半導
体装置を製造する。
ば、半導体基板上の素子領域の所定位置にゲート絶縁膜
を形成し、半導体基板中にソース／ドレイン拡散層を形
成するとともに、素子領域全面に層間絶縁膜を形成した
後、コンタクトホールを形成し金属配線を形成し、半導
体装置を製造する。
【００１３】ここで、ゲート絶縁膜形成後、前記素子領
域全面に導電層を形成し、その導電層を切断してゲート
電極及びソース／ドレイン引き出し電極を同時に形成
し、ゲート電極と前記ソース／ドレイン引き出し電極と
の切断部に絶縁膜を埋め込み形成する工程とを有するこ
とを特徴としている。従って、ゲート電極とソース／ド
レイン引き出し電極を同時に形成するようにしているか
ら、その製造工程を大幅に簡素化することができる。
域全面に導電層を形成し、その導電層を切断してゲート
電極及びソース／ドレイン引き出し電極を同時に形成
し、ゲート電極と前記ソース／ドレイン引き出し電極と
の切断部に絶縁膜を埋め込み形成する工程とを有するこ
とを特徴としている。従って、ゲート電極とソース／ド
レイン引き出し電極を同時に形成するようにしているか
ら、その製造工程を大幅に簡素化することができる。
【００１４】また、ゲート電極とソース／ドレイン引き
出し電極は、切断部の絶縁膜により分離されてオーバー
ラップしない構造となるため、ゲート電極のコンタクト
ホールアスペクト比の増大を防止してコンタクト不良の
発生を低減させることができる。請求項３に記載の発明
によれば、前記切断部を利用して半導体基板に不純物を
イオン注入する工程を有することによって、その後の切
断部の絶縁膜形成のための熱処理時にイオン注入された
不純物により半導体基板中にソース／ドレイン緩和層を
自己整合的に形成することができる。
出し電極は、切断部の絶縁膜により分離されてオーバー
ラップしない構造となるため、ゲート電極のコンタクト
ホールアスペクト比の増大を防止してコンタクト不良の
発生を低減させることができる。請求項３に記載の発明
によれば、前記切断部を利用して半導体基板に不純物を
イオン注入する工程を有することによって、その後の切
断部の絶縁膜形成のための熱処理時にイオン注入された
不純物により半導体基板中にソース／ドレイン緩和層を
自己整合的に形成することができる。
【００１５】請求項５に記載の発明によれば、多結晶シ
リコンを熱酸化することにより前記切断部にシリコン酸
化膜を形成し埋め込むと同時に、前記多結晶シリコン中
の不純物を前記半導体基板中に拡散させてソース／ドレ
イン拡散層を形成するようにしているから、１つの工程
で、前記切断部への絶縁膜の形成とソース／ドレイン拡
散層の形成を行うことができる。
リコンを熱酸化することにより前記切断部にシリコン酸
化膜を形成し埋め込むと同時に、前記多結晶シリコン中
の不純物を前記半導体基板中に拡散させてソース／ドレ
イン拡散層を形成するようにしているから、１つの工程
で、前記切断部への絶縁膜の形成とソース／ドレイン拡
散層の形成を行うことができる。
【００１６】請求項６および７に記載の発明において
は、多結晶シリコン層からゲート電極とソース／ドレイ
ン引き出し電極を同時に形成することを利用し、電極の
低抵抗化を図るシリサイド層を、一度にゲート電極とソ
ース／ドレイン引き出し電極に形成することができる。
は、多結晶シリコン層からゲート電極とソース／ドレイ
ン引き出し電極を同時に形成することを利用し、電極の
低抵抗化を図るシリサイド層を、一度にゲート電極とソ
ース／ドレイン引き出し電極に形成することができる。
【００１７】
【実施例】以下、本発明を図に示す実施例について説明
する。図１は本発明による製造方法を適用して得られた
ＰＰＣ型ＭＯＳＦＥＴの断面図であり、図２（Ａ）〜
（Ｅ）は図１の半導体装置の製造工程の概略を示す断面
図である。
する。図１は本発明による製造方法を適用して得られた
ＰＰＣ型ＭＯＳＦＥＴの断面図であり、図２（Ａ）〜
（Ｅ）は図１の半導体装置の製造工程の概略を示す断面
図である。
【００１８】まず、図２（Ａ）に示すように、例えばＰ
型（１００）比抵抗値が１４〜２２Ω・ｃｍの単結晶Ｓ
ｉ基板１上に活性領域を限定するために通常のＬＯＣＯ
Ｓ法により例えば厚さ９５０ｎｍのフィールド酸化膜２
を形成する。活性領域上に残存するシリコン酸化膜は例
えば希フッ酸によるウェットエッチングにて除去して活
性領域のＳｉを露出させる。
型（１００）比抵抗値が１４〜２２Ω・ｃｍの単結晶Ｓ
ｉ基板１上に活性領域を限定するために通常のＬＯＣＯ
Ｓ法により例えば厚さ９５０ｎｍのフィールド酸化膜２
を形成する。活性領域上に残存するシリコン酸化膜は例
えば希フッ酸によるウェットエッチングにて除去して活
性領域のＳｉを露出させる。
【００１９】活性領域Ｓｉが露出した後、Ｓｉ基板１上
に例えば厚さ１３ｎｍの酸化膜を形成し、ソース／ドレ
インとなる領域上の酸化膜を除去してゲート酸化膜３を
形成する。その酸化膜除去は、ソース／ドレイン領域に
エッチングダメージを与えないため、フォトレジストマ
スクを用い例えばフッ酸／フッ化アンモニウム混合液に
てウェットエッチングを行う（図２（Ｂ））。
に例えば厚さ１３ｎｍの酸化膜を形成し、ソース／ドレ
インとなる領域上の酸化膜を除去してゲート酸化膜３を
形成する。その酸化膜除去は、ソース／ドレイン領域に
エッチングダメージを与えないため、フォトレジストマ
スクを用い例えばフッ酸／フッ化アンモニウム混合液に
てウェットエッチングを行う（図２（Ｂ））。
【００２０】ゲート酸化膜３を形成した後、導電膜とし
て例えばリン（Ｐ+ ）がドープされた厚さ３５０ｎｍの
多結晶Ｓｉ膜４を全面に形成する（図２（Ｃ））。多結
晶Ｓｉ膜４の形成方法には、まずノンドープの多結晶Ｓ
ｉをＣＶＤ法で形成した後、ＰＯＣｌ3 雰囲気で高温処
理する拡散法や保護酸化膜を形成してリン（Ｐ+ ）を直
接イオン注入する方法がある。またＣＶＤ法でシラン(
ＳｉＨ4 ）にホスフィン（ＰＨ3 ）を添加することによ
り一度に形成することもできる。
て例えばリン（Ｐ+ ）がドープされた厚さ３５０ｎｍの
多結晶Ｓｉ膜４を全面に形成する（図２（Ｃ））。多結
晶Ｓｉ膜４の形成方法には、まずノンドープの多結晶Ｓ
ｉをＣＶＤ法で形成した後、ＰＯＣｌ3 雰囲気で高温処
理する拡散法や保護酸化膜を形成してリン（Ｐ+ ）を直
接イオン注入する方法がある。またＣＶＤ法でシラン(
ＳｉＨ4 ）にホスフィン（ＰＨ3 ）を添加することによ
り一度に形成することもできる。
【００２１】導電膜形成後、通常のリソグラフィー技術
を用い異方性エッチングにて両電極領域以外の多結晶Ｓ
ｉ４を除去し、続いてゲート電極の周辺部を電子ビーム
あるいはドライエッチング等により両電極を切断分離
し、ゲート電極パターン４ｂ及びソース／ドレイン引き
出し電極パターン４ａを形成する（図２（Ｄ））。ゲー
ト電極４ｂ及びソース／ドレイン引き出し電極４ａを形
成した後、両電極切断溝を利用してソース／ドレイン緩
和層となる不純物例えばリン（Ｐ+ ）を自己整合的にイ
オン注入する。
を用い異方性エッチングにて両電極領域以外の多結晶Ｓ
ｉ４を除去し、続いてゲート電極の周辺部を電子ビーム
あるいはドライエッチング等により両電極を切断分離
し、ゲート電極パターン４ｂ及びソース／ドレイン引き
出し電極パターン４ａを形成する（図２（Ｄ））。ゲー
ト電極４ｂ及びソース／ドレイン引き出し電極４ａを形
成した後、両電極切断溝を利用してソース／ドレイン緩
和層となる不純物例えばリン（Ｐ+ ）を自己整合的にイ
オン注入する。
【００２２】次に、両電極を熱酸化してシリコン酸化膜
５を切断部に埋め込む。このとき、イオン注入された不
純物によりソース／ドレイン緩和層７が形成されるとと
もに、引き出し電極４ａ中の不純物であるリン（Ｐ+ )
がＳｉ基板１に拡散していきソース／ドレイン拡散層６
が同時に形成される（図２（Ｅ））。このような固相拡
散により、短チャネル効果の抑制や低消費電力化に有効
な接合深さが浅くしかも接合リーク電流が少ないソース
／ドレイン拡散層６を形成することができる。接合深
さ、すなわち拡散深さは酸化温度及び酸化時間により制
御することができる。
５を切断部に埋め込む。このとき、イオン注入された不
純物によりソース／ドレイン緩和層７が形成されるとと
もに、引き出し電極４ａ中の不純物であるリン（Ｐ+ )
がＳｉ基板１に拡散していきソース／ドレイン拡散層６
が同時に形成される（図２（Ｅ））。このような固相拡
散により、短チャネル効果の抑制や低消費電力化に有効
な接合深さが浅くしかも接合リーク電流が少ないソース
／ドレイン拡散層６を形成することができる。接合深
さ、すなわち拡散深さは酸化温度及び酸化時間により制
御することができる。
【００２３】なお、前記切断部への絶縁物の埋め込みは
ＣＶＤ酸化膜でもよい。この場合、ＣＶＤ酸化膜形成
後、ソース／ドレインを形成するため熱処理が必要であ
る。以降、通常のプロセスを用いて、層間絶縁膜８、金
属配線９を形成し、図１に示すＰＰＣ型ＭＯＳＦＥＴを
構成させる。すなわち、例えば厚さ６００ｎｍのＢＰＳ
Ｇ膜８を形成、リフロー後、コンタクトホールを開口し
て、例えば厚さ６００ｎｍのＡｌ層９を形成した後、Ａ
ｌ配線パターンを形成する。
ＣＶＤ酸化膜でもよい。この場合、ＣＶＤ酸化膜形成
後、ソース／ドレインを形成するため熱処理が必要であ
る。以降、通常のプロセスを用いて、層間絶縁膜８、金
属配線９を形成し、図１に示すＰＰＣ型ＭＯＳＦＥＴを
構成させる。すなわち、例えば厚さ６００ｎｍのＢＰＳ
Ｇ膜８を形成、リフロー後、コンタクトホールを開口し
て、例えば厚さ６００ｎｍのＡｌ層９を形成した後、Ａ
ｌ配線パターンを形成する。
【００２４】本実施例によるＰＰＣ型ＭＯＳＦＥＴの製
造方法によれば、工程の大幅な簡素化を図ることができ
る。すなわち、図４、図５に示す従来のものによれば、
導電膜、ＣＶＤ酸化膜の形成後、ゲート電極を形成し、
その後にソース／ドレイン引き出し電極を形成するよう
にしているから、図４、図５に示すように多くの工程を
必要とするのに対し、上記実施例による製造方法によれ
ば、基板全面に形成した導電層４からゲート電極４ｂと
ソース／ドレイン引き出し電極４ａを同時に形成するよ
うにしているから、導電層の形成からソース／ドレイン
引き出し電極の形成までの工程を、上記従来のものに比
べて大幅に簡素化することができる。
造方法によれば、工程の大幅な簡素化を図ることができ
る。すなわち、図４、図５に示す従来のものによれば、
導電膜、ＣＶＤ酸化膜の形成後、ゲート電極を形成し、
その後にソース／ドレイン引き出し電極を形成するよう
にしているから、図４、図５に示すように多くの工程を
必要とするのに対し、上記実施例による製造方法によれ
ば、基板全面に形成した導電層４からゲート電極４ｂと
ソース／ドレイン引き出し電極４ａを同時に形成するよ
うにしているから、導電層の形成からソース／ドレイン
引き出し電極の形成までの工程を、上記従来のものに比
べて大幅に簡素化することができる。
【００２５】さらに、ゲート電極４ｂとソース／ドレイ
ン引き出し電極４ａはオーバーラップしない構造となる
ため、ゲート電極４ｂ上にＢＰＳＧ膜８以外の絶縁膜は
堆積されないことからコンタクトホールのアスペクト比
の増大がなくコンタクト不良発生を防止できる。従っ
て、性能及び信頼性の高い半導体装置を実現することが
可能である。
ン引き出し電極４ａはオーバーラップしない構造となる
ため、ゲート電極４ｂ上にＢＰＳＧ膜８以外の絶縁膜は
堆積されないことからコンタクトホールのアスペクト比
の増大がなくコンタクト不良発生を防止できる。従っ
て、性能及び信頼性の高い半導体装置を実現することが
可能である。
【００２６】なお、ゲート電極４ｂ及びソース／ドレイ
ン引き出し電極４ａの抵抗を下げるために、サリサイド
プロセスを適用し、多結晶Ｓｉ４上に高融点金属シリサ
イド層を形成するようにしてもよい。シリサイドソース
として多結晶Ｓｉ４上に形成される金属層としては、高
融点金属膜、あるいは高融点金属合金膜、あるいは高融
点金属窒化膜、あるいはそれらの複合層のものを用いる
ことができる。
ン引き出し電極４ａの抵抗を下げるために、サリサイド
プロセスを適用し、多結晶Ｓｉ４上に高融点金属シリサ
イド層を形成するようにしてもよい。シリサイドソース
として多結晶Ｓｉ４上に形成される金属層としては、高
融点金属膜、あるいは高融点金属合金膜、あるいは高融
点金属窒化膜、あるいはそれらの複合層のものを用いる
ことができる。
【００２７】高融点金属シリサイド層を形成する場合の
製造方法を図３により説明する。まず、両電極の切断部
に絶縁物を埋め込んだ後、異方性エッチバックにより両
電極の多結晶Ｓｉ４表面を露出させ、シリサイドソース
金属膜、例えばチタン（Ｔｉ）１０を全面に形成する
（図３（Ａ））。そして、熱処理を施し、多結晶Ｓｉ４
上にチタンシリサイド１１を形成させる（図３
（Ｂ））。ここで、チタンシリサイド１１は選択的に多
結晶Ｓｉ４上のみに形成され、切断部の絶縁膜上のＴｉ
１０は未反応のまま残る。ソース／ドレイン引き出し電
極及びゲート電極との電気的導通を防止するため、未反
応のＴｉ１０を除去し、最後に層間絶縁膜、金属配線を
形成する（図３（Ｃ））。
製造方法を図３により説明する。まず、両電極の切断部
に絶縁物を埋め込んだ後、異方性エッチバックにより両
電極の多結晶Ｓｉ４表面を露出させ、シリサイドソース
金属膜、例えばチタン（Ｔｉ）１０を全面に形成する
（図３（Ａ））。そして、熱処理を施し、多結晶Ｓｉ４
上にチタンシリサイド１１を形成させる（図３
（Ｂ））。ここで、チタンシリサイド１１は選択的に多
結晶Ｓｉ４上のみに形成され、切断部の絶縁膜上のＴｉ
１０は未反応のまま残る。ソース／ドレイン引き出し電
極及びゲート電極との電気的導通を防止するため、未反
応のＴｉ１０を除去し、最後に層間絶縁膜、金属配線を
形成する（図３（Ｃ））。
【００２８】このように、全面に形成した導電層からゲ
ート電極とソース／ドレイン引き出し電極を同時に形成
することにより、サリサイドプロセスが適用可能であ
る。このようなシリサイド層の形成は、トランジスタ動
作の高速化に有効である。なお、上記実施例において
は、ゲート電極とソース／ドレイン引き出し電極との切
断部に絶縁膜を埋め込み形成すると同時に、Ｓｉ基板１
中にソース／ドレイン拡散層を形成するようにするよう
にしたものを示したが、ソース／ドレイン拡散層の形成
と絶縁膜を埋め込み形成とは別々に行うようにしてもよ
い。この場合に、熱処理でソース／ドレイン拡散層を形
成し、その後に再び熱酸化して切断部に絶縁膜を埋め込
み形成する、あるいはＣＶＤによる酸化膜を全面に形成
して絶縁膜を形成するようにする。また、その逆に、Ｃ
ＶＤによる酸化膜を全面に形成して埋め込み絶縁膜を形
成した後、熱処理にてソース／ドレイン拡散層を形成す
るようにしてもよい。
ート電極とソース／ドレイン引き出し電極を同時に形成
することにより、サリサイドプロセスが適用可能であ
る。このようなシリサイド層の形成は、トランジスタ動
作の高速化に有効である。なお、上記実施例において
は、ゲート電極とソース／ドレイン引き出し電極との切
断部に絶縁膜を埋め込み形成すると同時に、Ｓｉ基板１
中にソース／ドレイン拡散層を形成するようにするよう
にしたものを示したが、ソース／ドレイン拡散層の形成
と絶縁膜を埋め込み形成とは別々に行うようにしてもよ
い。この場合に、熱処理でソース／ドレイン拡散層を形
成し、その後に再び熱酸化して切断部に絶縁膜を埋め込
み形成する、あるいはＣＶＤによる酸化膜を全面に形成
して絶縁膜を形成するようにする。また、その逆に、Ｃ
ＶＤによる酸化膜を全面に形成して埋め込み絶縁膜を形
成した後、熱処理にてソース／ドレイン拡散層を形成す
るようにしてもよい。
【図１】本発明の製造方法により製造される半導体装置
の断面図である。
の断面図である。
【図２】図１に示す半導体装置を製造する工程を示す工
程図である。
程図である。
【図３】本発明の他の製造方法を示す工程図である。
【図４】従来の製造方法の前半部分を示す工程図であ
る。
る。
【図５】図４に続く製造方法を示す工程図である。
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 多結晶Ｓｉ ４ａ、４ｂ ソース／ドレイン引き出し電極、ゲート電
極 ５ シリコン酸化膜 ６ ソース／ドレイン拡散層 ７ ソース／ドレイン緩和層 ８ 層間絶縁膜 ９ 金属配線 １０ チタン層 １１ チタンシリサイド層
極 ５ シリコン酸化膜 ６ ソース／ドレイン拡散層 ７ ソース／ドレイン緩和層 ８ 層間絶縁膜 ９ 金属配線 １０ チタン層 １１ チタンシリサイド層
Claims (8)
- 【請求項１】 半導体基板上の素子領域の所定位置にゲ
ート絶縁膜を形成する工程と、前記半導体基板中にソー
ス／ドレイン拡散層を形成する工程と、前記素子領域全
面に層間絶縁膜を形成した後、コンタクトホールを形成
し金属配線を形成する工程とを有する半導体装置の製造
方法において、 前記ゲート絶縁膜形成後、前記素子領域全面に導電層を
形成し、その導電層を切断してゲート電極及びソース／
ドレイン引き出し電極を同時に形成する工程と、 前記ゲート電極と前記ソース／ドレイン引き出し電極と
の切断部に絶縁膜を埋め込み形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上の素子間分離領域にフィー
ルド酸化膜を形成し活性領域を限定する工程と、 前記活性領域の半導体を酸化した後、ソース／ドレイン
領域の酸化膜を除去してゲート酸化膜を形成する工程
と、 前記半導体基板の全面に導電層を形成し、その導電層を
切断してゲート電極及びソース／ドレイン引き出し電極
を同時に形成する工程と、 前記ゲート電極と前記ソース／ドレイン引き出し電極と
の切断部に絶縁膜を埋め込み形成するとともに、前記半
導体基板中にソース／ドレイン拡散層を形成する工程
と、 前記半導体基板の全面に層間絶縁膜を形成した後、コン
タクトホールを形成し金属配線を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記切断部を利用して前記半導体基板に
不純物をイオン注入する工程を有し、前記切断部に絶縁
膜を形成する工程は熱処理により行うものであって、こ
の熱処理時に前記イオン注入された不純物により前記半
導体基板中にソース／ドレイン緩和層が自己整合的に形
成されることを特徴とする請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項４】 前記導電層を形成する工程は、不純物が
ドープされた多結晶シリコンを形成する工程であること
を特徴とする請求項１乃至３のいずれかに記載の半導体
装置の製造方法。 - 【請求項５】 前記切断部に絶縁膜を埋め込むとともに
前記ソース／ドレイン拡散層を形成する工程は、前記多
結晶シリコンを熱酸化することにより前記切断部にシリ
コン酸化膜を形成し埋め込むと同時に、前記多結晶シリ
コン中の不純物を前記半導体基板中に拡散させてソース
／ドレイン拡散層を形成する工程であることを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記導電層を形成する工程は、半導体基
板の全面に多結晶シリコン層を形成し、その上にシリサ
イド層を形成した複合層とする工程であることを特徴と
する請求項１乃至３のいずれかに記載の半導体装置の製
造方法。 - 【請求項７】 前記切断部に絶縁膜を埋め込んだ後、前
記ゲート電極及び前記ソース／ドレイン引き出し電極で
ある前記多結晶シリコン表面を露出させる工程と、 露出した多結晶シリコン表面にシリサイドソースとなる
金属層を形成し、熱処理にて前記露出した多結晶シリコ
ン表面をシリサイド化し、前記ゲート電極及び前記引き
出し電極を多結晶シリコン層とシリサイド層とによる複
合層にすると同時に前記多結晶シリコン中の不純物を前
記半導体基板中に拡散させソース／ドレイン拡散層を形
成する工程と未反応の前記金属層を除去する工程とを有
することを特徴とする請求項４に記載の半導体装置の製
造方法。 - 【請求項８】 前記金属層を形成する工程は、高融点金
属膜あるいは高融点金属合金膜あるいは高融点金属窒化
膜あるいはそれらの複合層を前記多結晶シリコン表面に
形成する工程であることを特徴とする請求項７に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12724594A JPH07335873A (ja) | 1994-06-09 | 1994-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12724594A JPH07335873A (ja) | 1994-06-09 | 1994-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335873A true JPH07335873A (ja) | 1995-12-22 |
Family
ID=14955296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12724594A Pending JPH07335873A (ja) | 1994-06-09 | 1994-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349695B1 (ko) * | 2000-08-17 | 2002-08-24 | 주식회사 하이닉스반도체 | 게이트 전극과 이웃하는 전도막 패턴간의 단락을 방지할 수 있는 반도체 장치 제조 방법 |
| WO2013011787A1 (ja) * | 2011-07-15 | 2013-01-24 | 住友電気工業株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-06-09 JP JP12724594A patent/JPH07335873A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349695B1 (ko) * | 2000-08-17 | 2002-08-24 | 주식회사 하이닉스반도체 | 게이트 전극과 이웃하는 전도막 패턴간의 단락을 방지할 수 있는 반도체 장치 제조 방법 |
| WO2013011787A1 (ja) * | 2011-07-15 | 2013-01-24 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP2013026248A (ja) * | 2011-07-15 | 2013-02-04 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| US8802552B2 (en) | 2011-07-15 | 2014-08-12 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3831602B2 (ja) | 半導体装置の製造方法 | |
| JP2003158178A (ja) | 半導体装置およびその製造方法 | |
| JPH0586673B2 (ja) | ||
| JPH07161855A (ja) | 半導体装置およびその製造方法 | |
| JPH11154749A (ja) | 半導体装置及びその製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH07335873A (ja) | 半導体装置の製造方法 | |
| JPH0831928A (ja) | 半導体装置の製造方法 | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JPH09139382A (ja) | 半導体装置の製造方法 | |
| JPH10106973A (ja) | 半導体装置およびその製造方法 | |
| JPH05226466A (ja) | 半導体装置の製造方法 | |
| JP3223895B2 (ja) | 半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JP3077146B2 (ja) | 半導体装置の製造方法 | |
| JP3667907B2 (ja) | 半導体装置の製造方法 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| JP2763225B2 (ja) | 半導体装置の製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP2697221B2 (ja) | 半導体装置 | |
| JPS63308963A (ja) | 半導体装置およびその製造方法 |