JP2763225B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＬＤＤ(Lightly Doped Drain) 構造
を有するＭＯＳ型半導体装置の製造方法に関する。
関し、より詳細にはＬＤＤ(Lightly Doped Drain) 構造
を有するＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有するＭＯＳ型メモ
リセルの製造方法を図面に基づいて説明する。まず、図
２に示したように、Ｐ型のシリコン基板（１１）上に活
性領域及びフィールド酸化膜からなる素子分離領域を形
成することによって、素子形成領域を確保した後、ゲー
ト酸化膜としてＳｉＯ2 膜（１２）が形成された素子形
成領域上に３５００〜４０００Åの厚さのポリシリコン
からなるゲート電極（１３）を形成し（図２（ａ））、
ＣＶＤ法でＳｉＯ2 膜を２５００〜３５００Åの厚さで
堆積させ、ゲート電極（１３）にＳｉＯ2 からなるサイ
ドウォール（１４）を反応性イオンエッチング（ＲＩ
Ｅ）法及びＨＦウェットエッチング法によって形成する
とともに、シリコン基板（１１）上に約１００〜４００
ÅのＳｉＯ2 膜（１４ａ）を形成する（図２（ｂ））。
リセルの製造方法を図面に基づいて説明する。まず、図
２に示したように、Ｐ型のシリコン基板（１１）上に活
性領域及びフィールド酸化膜からなる素子分離領域を形
成することによって、素子形成領域を確保した後、ゲー
ト酸化膜としてＳｉＯ2 膜（１２）が形成された素子形
成領域上に３５００〜４０００Åの厚さのポリシリコン
からなるゲート電極（１３）を形成し（図２（ａ））、
ＣＶＤ法でＳｉＯ2 膜を２５００〜３５００Åの厚さで
堆積させ、ゲート電極（１３）にＳｉＯ2 からなるサイ
ドウォール（１４）を反応性イオンエッチング（ＲＩ
Ｅ）法及びＨＦウェットエッチング法によって形成する
とともに、シリコン基板（１１）上に約１００〜４００
ÅのＳｉＯ2 膜（１４ａ）を形成する（図２（ｂ））。
【０００３】次いで、ゲート電極（１３）及びサイドウ
ォール（１４）をマスクとしてソース／ドレイン領域と
なる領域にＳｉＯ2 膜（１４ａ）を介してＡｓ等のＮ型
不純物イオン（１５）の注入を行う（図２（ｃ））。そ
して、ソース／ドレイン領域の不純物を拡散させるた
め、例えば、８００℃の温度で１時間の第１の熱処理を
行う。
ォール（１４）をマスクとしてソース／ドレイン領域と
なる領域にＳｉＯ2 膜（１４ａ）を介してＡｓ等のＮ型
不純物イオン（１５）の注入を行う（図２（ｃ））。そ
して、ソース／ドレイン領域の不純物を拡散させるた
め、例えば、８００℃の温度で１時間の第１の熱処理を
行う。
【０００４】その後、ソース／ドレイン領域の外方拡散
を抑制するためにＳｉＯ2 膜（１４ａ）上にＮＳＧ膜
（図示せず）を堆積し、その上にＮＳＧ膜上の層間段差
を少なくするためにＢＰＳＧ膜（図示せず）を堆積し
て、例えば９５０℃で３０分間の第２の熱処理を行い、
ソース／ドレイン領域を形成する。
を抑制するためにＳｉＯ2 膜（１４ａ）上にＮＳＧ膜
（図示せず）を堆積し、その上にＮＳＧ膜上の層間段差
を少なくするためにＢＰＳＧ膜（図示せず）を堆積し
て、例えば９５０℃で３０分間の第２の熱処理を行い、
ソース／ドレイン領域を形成する。
【０００５】
【発明が解決しようとする課題】微細ＭＯＳ型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ2 膜（１４ａ）を通して行われるので、注入される
イオンがＳｉＯ2 膜（１４ａ）を通過する際に、ＳｉＯ
2 膜（１４ａ）中の酸素原子が反跳されて注入イオンと
ともにシリコン基板（１１）に打ち込まれることとな
る。そしてシリコン基板（１１）に打ち込まれた酸素は
シリコン基板（１１）内に結晶欠陥（１６）を発生させ
るという問題があった。
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ2 膜（１４ａ）を通して行われるので、注入される
イオンがＳｉＯ2 膜（１４ａ）を通過する際に、ＳｉＯ
2 膜（１４ａ）中の酸素原子が反跳されて注入イオンと
ともにシリコン基板（１１）に打ち込まれることとな
る。そしてシリコン基板（１１）に打ち込まれた酸素は
シリコン基板（１１）内に結晶欠陥（１６）を発生させ
るという問題があった。
【０００６】また、この結晶欠陥（１６）はその後の熱
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという問題もあった。本
発明はこのような問題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという問題もあった。本
発明はこのような問題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記記載の問題を解決す
るために本発明によれば、ゲート電極にサイドウォール
が形成され、前記ゲート電極がゲート酸化膜を介して配
設されている半導体基板に、ポリシリコン膜を積層した
後、ソース／ドレイン領域となる部分に前記ポリシリコ
ン膜を介して不純物をイオン注入して第１の熱処理を行
う工程、前記ポリシリコン膜上に窒化膜を積層させて第
２の熱処理を行う工程、前記窒化膜を全面除去した後、
後工程で前記ソース／ドレイン領域とメタル配線とのコ
ンタクトを形成する領域のみに前記ポリシリコン膜を形
成する工程、さらに層間絶縁膜堆積後、該層間絶縁膜に
コンタクトホールを開孔する工程、該コンタクトホール
に導電材料を埋設してエッチバックした後、その上にメ
タル配線を積層させる工程を含む半導体装置の製造方法
が提供される。
るために本発明によれば、ゲート電極にサイドウォール
が形成され、前記ゲート電極がゲート酸化膜を介して配
設されている半導体基板に、ポリシリコン膜を積層した
後、ソース／ドレイン領域となる部分に前記ポリシリコ
ン膜を介して不純物をイオン注入して第１の熱処理を行
う工程、前記ポリシリコン膜上に窒化膜を積層させて第
２の熱処理を行う工程、前記窒化膜を全面除去した後、
後工程で前記ソース／ドレイン領域とメタル配線とのコ
ンタクトを形成する領域のみに前記ポリシリコン膜を形
成する工程、さらに層間絶縁膜堆積後、該層間絶縁膜に
コンタクトホールを開孔する工程、該コンタクトホール
に導電材料を埋設してエッチバックした後、その上にメ
タル配線を積層させる工程を含む半導体装置の製造方法
が提供される。
【０００８】本発明においては、半導体基板（例えば、
シリコン基板）上にゲート酸化膜（例えばＳｉＯ2 膜）
を介して、ゲート電極が形成されている。このゲート電
極は３５００〜４０００Å程度のポリシリコン層のみで
もよく、ポリシリコン上にＮＳＧ、ＢＰＳＧ等を積層し
た２層あるいは３層構造でもよい。また、このゲート電
極上にはＳｉＯ2 を３５００〜４０００Å程度、例え
ば、熱酸化法あるいはＣＶＤ法等で積層し、ＲＩＥ法及
びＨＦウェットエッチング法によってサイドウォールが
形成されている。
シリコン基板）上にゲート酸化膜（例えばＳｉＯ2 膜）
を介して、ゲート電極が形成されている。このゲート電
極は３５００〜４０００Å程度のポリシリコン層のみで
もよく、ポリシリコン上にＮＳＧ、ＢＰＳＧ等を積層し
た２層あるいは３層構造でもよい。また、このゲート電
極上にはＳｉＯ2 を３５００〜４０００Å程度、例え
ば、熱酸化法あるいはＣＶＤ法等で積層し、ＲＩＥ法及
びＨＦウェットエッチング法によってサイドウォールが
形成されている。
【０００９】そして、この半導体基板にはＣＶＤ法等の
公知の方法で２００〜５００Å程度のポリシリコン膜が
積層され、このポリシリコン膜を介して半導体基板のソ
ース／ドレイン領域となる部分に不純物であるＡｓ、Ｐ
等のイオン注入が、公知の方法によって行われる。な
お、ポリシリコンを介してＮ+ 不純物をイオン注入する
際、たとえば、Ａｓイオンの場合、６０〜１００Ｋｅ
Ｖ、２×１０15〜１×１０ 16ｉｏｎｓ／ｃｍ2 でイオン
注入することが好ましい。
公知の方法で２００〜５００Å程度のポリシリコン膜が
積層され、このポリシリコン膜を介して半導体基板のソ
ース／ドレイン領域となる部分に不純物であるＡｓ、Ｐ
等のイオン注入が、公知の方法によって行われる。な
お、ポリシリコンを介してＮ+ 不純物をイオン注入する
際、たとえば、Ａｓイオンの場合、６０〜１００Ｋｅ
Ｖ、２×１０15〜１×１０ 16ｉｏｎｓ／ｃｍ2 でイオン
注入することが好ましい。
【００１０】その後、本発明ではこの不純物をソース／
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、ポリシリコン上に窒化膜（ＳｉＮ
膜）を２００〜５００Å程度の膜厚で積層させて、第２
の熱処理を行う。第２の熱処理としては、約９００〜９
５０℃、１０〜３０分間行うことが好ましい。
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、ポリシリコン上に窒化膜（ＳｉＮ
膜）を２００〜５００Å程度の膜厚で積層させて、第２
の熱処理を行う。第２の熱処理としては、約９００〜９
５０℃、１０〜３０分間行うことが好ましい。
【００１１】次いで、窒化膜を全面除去した後、さら
に、公知のフォトエッチング工程により、後工程でソー
ス／ドレイン領域とメタル配線とのコンタクトを形成す
る領域以外のポリシリコン膜を除去することによって、
ソース／ドレイン領域とメタル配線とのコンタクトを形
成する領域のみにポリシリコン膜を形成する。さらに層
間絶縁膜を堆積した後、この層間絶縁膜に、公知のエッ
チング方法により、コンタクトホールを開孔し、次いで
このコンタクトホールに導電材料を埋設してエッチバッ
クした後、その上にメタル配線を積層させるものであ
る。導電材料は選択ＣＶＤ法、スパッタリング法等の公
知の方法でコンタクトホールに埋設することができ、導
電材料としては、Ｍｏ、Ｗ、Ｔｉ等を用いることができ
るが、Ｗを３００〜６００Å積層させるのが好ましい。
に、公知のフォトエッチング工程により、後工程でソー
ス／ドレイン領域とメタル配線とのコンタクトを形成す
る領域以外のポリシリコン膜を除去することによって、
ソース／ドレイン領域とメタル配線とのコンタクトを形
成する領域のみにポリシリコン膜を形成する。さらに層
間絶縁膜を堆積した後、この層間絶縁膜に、公知のエッ
チング方法により、コンタクトホールを開孔し、次いで
このコンタクトホールに導電材料を埋設してエッチバッ
クした後、その上にメタル配線を積層させるものであ
る。導電材料は選択ＣＶＤ法、スパッタリング法等の公
知の方法でコンタクトホールに埋設することができ、導
電材料としては、Ｍｏ、Ｗ、Ｔｉ等を用いることができ
るが、Ｗを３００〜６００Å積層させるのが好ましい。
【００１２】
【作用】上記した方法によれば、ソース／ドレイン領域
に不純物をイオン注入する際に半導体基板内に生じる挿
入型の積層欠陥等の結晶欠陥が、ポリシリコン膜を介し
てイオン注入されることにより抑制され、さらに、窒化
膜を積層させて第２の熱処理を行うことにより、ポリシ
リコン膜及び半導体基板からＳｉ原子が飛びだし、半導
体基板内に空孔が強制的に導入されることとなる。そし
て、その空孔が半導体基板内に生じた欠陥を解消させて
欠陥のない不純物拡散領域が形成されることとなる。
に不純物をイオン注入する際に半導体基板内に生じる挿
入型の積層欠陥等の結晶欠陥が、ポリシリコン膜を介し
てイオン注入されることにより抑制され、さらに、窒化
膜を積層させて第２の熱処理を行うことにより、ポリシ
リコン膜及び半導体基板からＳｉ原子が飛びだし、半導
体基板内に空孔が強制的に導入されることとなる。そし
て、その空孔が半導体基板内に生じた欠陥を解消させて
欠陥のない不純物拡散領域が形成されることとなる。
【００１３】また、ポリシリコン膜を介してイオン注入
を行うことにより、不純物拡散領域が浅く形成されると
ともに、ポリシリコン膜自身の低抵抗化も図れる。そし
て、ポリシリコン膜を、不純物拡散領域と後工程で積層
されるメタル配線とのコンタクトを形成するためのコン
タクトパッドとして用いるために、アスペクト比の高
い、良好なコンタクトが形成されることとなる。
を行うことにより、不純物拡散領域が浅く形成されると
ともに、ポリシリコン膜自身の低抵抗化も図れる。そし
て、ポリシリコン膜を、不純物拡散領域と後工程で積層
されるメタル配線とのコンタクトを形成するためのコン
タクトパッドとして用いるために、アスペクト比の高
い、良好なコンタクトが形成されることとなる。
【００１４】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。つい
で、ゲート電極（３）上に１５００Å程度のＮＳＧ膜
（図示せず）を形成する。そして、シリコン基板（１）
及びゲート電極（３）上にＣＶＤ法でＳｉＯ2 膜を２５
００〜３５００Åの厚さで堆積させ、ゲート電極（３）
にＳｉＯ2 からなるサイドウォール（４）を反応性イオ
ンエッチング（ＲＩＥ）法及びＨＦウェットエッチング
法によって形成する。この際、シリコン基板（１）上に
積層されたＳｉＯ2 膜はすべてエッチングによって除去
してシリコン基板（１）を露出しておく（図１
（ａ））。
を図面に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。つい
で、ゲート電極（３）上に１５００Å程度のＮＳＧ膜
（図示せず）を形成する。そして、シリコン基板（１）
及びゲート電極（３）上にＣＶＤ法でＳｉＯ2 膜を２５
００〜３５００Åの厚さで堆積させ、ゲート電極（３）
にＳｉＯ2 からなるサイドウォール（４）を反応性イオ
ンエッチング（ＲＩＥ）法及びＨＦウェットエッチング
法によって形成する。この際、シリコン基板（１）上に
積層されたＳｉＯ2 膜はすべてエッチングによって除去
してシリコン基板（１）を露出しておく（図１
（ａ））。
【００１５】次いで、ゲート電極（３）及びシリコン基
板（１）上に、例えば３００Å程度のポリシリコン膜
（５）をＣＶＤ法によって積層させ、このポリシリコン
膜（５）を介してソース／ドレイン領域（８）に不純物
としてＡｓイオン（７）を８０ＫｅＶ、３×１０15ｉｏ
ｎｓ／ｃｍ2 で注入し、ソース／ドレイン領域（８）の
不純物を拡散させるため、例えば、８００℃の温度で１
時間の第１の熱処理を行う（図１（ｂ））。
板（１）上に、例えば３００Å程度のポリシリコン膜
（５）をＣＶＤ法によって積層させ、このポリシリコン
膜（５）を介してソース／ドレイン領域（８）に不純物
としてＡｓイオン（７）を８０ＫｅＶ、３×１０15ｉｏ
ｎｓ／ｃｍ2 で注入し、ソース／ドレイン領域（８）の
不純物を拡散させるため、例えば、８００℃の温度で１
時間の第１の熱処理を行う（図１（ｂ））。
【００１６】そしてさらに、このポリシリコン膜（５）
上にＳｉＮ膜（６）を２００Å程度積層させた後、９５
０℃で３０分間程度、第２の熱処理を行う（図１
（ｃ））。次いで、シリコン基板（１）上のＳｉＮ膜
（６）を、公知のエッチング方法により全面除去し、さ
らに、公知のフォトエッチング工程により、後工程でソ
ース／ドレイン領域（８）とメタル配線（９）とのコン
タクトを形成する領域以外のポリシリコン膜（５）を除
去することによって、ソース／ドレイン領域（８）とメ
タル配線（９）とのコンタクトを形成する領域のみにポ
リシリコン膜（５ａ）を形成する（図１（ｄ））。
上にＳｉＮ膜（６）を２００Å程度積層させた後、９５
０℃で３０分間程度、第２の熱処理を行う（図１
（ｃ））。次いで、シリコン基板（１）上のＳｉＮ膜
（６）を、公知のエッチング方法により全面除去し、さ
らに、公知のフォトエッチング工程により、後工程でソ
ース／ドレイン領域（８）とメタル配線（９）とのコン
タクトを形成する領域以外のポリシリコン膜（５）を除
去することによって、ソース／ドレイン領域（８）とメ
タル配線（９）とのコンタクトを形成する領域のみにポ
リシリコン膜（５ａ）を形成する（図１（ｄ））。
【００１７】そして、これらシリコン基板（１）上に層
間絶縁膜を堆積した後、この層間絶縁膜に、公知のエッ
チング方法により、コンタクトホールを開孔し、次いで
このコンタクトホールに導電材料としてＷ（１０）を埋
設してエッチバックした後、その上にＡｌのメタル配線
（９）を積層させる（図１（ｅ））。このように製造さ
れる半導体装置において、半導体基板（１）内に生じる
挿入型の積層欠陥等の結晶欠陥を解消することができ、
ポリシリコン膜（５ａ）が抵抗の低い、メタル配線
（９）のコンタクトパッドとして利用することができ
る。
間絶縁膜を堆積した後、この層間絶縁膜に、公知のエッ
チング方法により、コンタクトホールを開孔し、次いで
このコンタクトホールに導電材料としてＷ（１０）を埋
設してエッチバックした後、その上にＡｌのメタル配線
（９）を積層させる（図１（ｅ））。このように製造さ
れる半導体装置において、半導体基板（１）内に生じる
挿入型の積層欠陥等の結晶欠陥を解消することができ、
ポリシリコン膜（５ａ）が抵抗の低い、メタル配線
（９）のコンタクトパッドとして利用することができ
る。
【００１８】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、ソース／ドレイン領域に不純物をイオン注入する
際に半導体基板内に生じる挿入型の積層欠陥等の結晶欠
陥が、ポリシリコン膜を介してイオン注入されることに
より抑制することができ、さらに、窒化膜を積層させて
第２の熱処理を行うことにより、ポリシリコン膜及び半
導体基板からＳｉ原子が飛びだし、半導体基板内に空孔
が強制的に導入されることとなる。そして、その空孔が
半導体基板内に生じた欠陥を解消させて欠陥のない不純
物拡散領域を形成することができる。
れば、ソース／ドレイン領域に不純物をイオン注入する
際に半導体基板内に生じる挿入型の積層欠陥等の結晶欠
陥が、ポリシリコン膜を介してイオン注入されることに
より抑制することができ、さらに、窒化膜を積層させて
第２の熱処理を行うことにより、ポリシリコン膜及び半
導体基板からＳｉ原子が飛びだし、半導体基板内に空孔
が強制的に導入されることとなる。そして、その空孔が
半導体基板内に生じた欠陥を解消させて欠陥のない不純
物拡散領域を形成することができる。
【００１９】また、ポリシリコン膜を介してイオン注入
を行うことにより、不純物拡散領域が浅く形成されると
ともに、ポリシリコン膜自身の低抵抗化を図ることもで
きる。そして、ポリシリコン膜を、不純物拡散領域と後
工程で積層されるメタル配線とのコンタクトを形成する
ためのコンタクトパッドとして用いるために、アスペク
ト比の高い、良好なコンタクトを形成することが可能と
なる。
を行うことにより、不純物拡散領域が浅く形成されると
ともに、ポリシリコン膜自身の低抵抗化を図ることもで
きる。そして、ポリシリコン膜を、不純物拡散領域と後
工程で積層されるメタル配線とのコンタクトを形成する
ためのコンタクトパッドとして用いるために、アスペク
ト比の高い、良好なコンタクトを形成することが可能と
なる。
【００２０】従って、欠陥のない不純物拡散領域を形成
することにより、リーク電流を低下させることが可能と
なるとともに、低抵抗のビットラインを不純物拡散層の
無欠陥化と同時に形成することができ、歩留りを向上さ
せることが可能となる。
することにより、リーク電流を低下させることが可能と
なるとともに、低抵抗のビットラインを不純物拡散層の
無欠陥化と同時に形成することができ、歩留りを向上さ
せることが可能となる。
【図１】本発明に係る半導体装置の製造方法の実施例を
示す製造工程説明図である。
示す製造工程説明図である。
【図２】従来の半導体装置の製造方法を示す概略断面図
である。
である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（ゲート酸化膜） ３ ゲート電極 ４ サイドウォール ５ ポリシリコン膜 ６ ＳｉＮ膜（窒化膜） ７ 不純物イオン ８ ソース／ドレイン領域 ９ メタル配線 １０ 導電材料
Claims (1)
- 【請求項１】 ゲート電極にサイドウォールが形成さ
れ、前記ゲート電極がゲート酸化膜を介して配設されて
いる半導体基板に、ポリシリコン膜を積層した後、ソー
ス／ドレイン領域となる部分に前記ポリシリコン膜を介
して不純物をイオン注入して第１の熱処理を行う工程、
前記ポリシリコン膜上に窒化膜を積層させて第２の熱処
理を行う工程、前記窒化膜を全面除去した後、後工程で
前記ソース／ドレイン領域とメタル配線とのコンタクト
を形成する領域のみに前記ポリシリコン膜を形成する工
程、さらに層間絶縁膜堆積後、該層間絶縁膜にコンタク
トホールを開孔する工程、該コンタクトホールに導電材
料を埋設してエッチバックした後、その上にメタル配線
を積層させる工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255892A JP2763225B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255892A JP2763225B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218073A JPH05218073A (ja) | 1993-08-27 |
| JP2763225B2 true JP2763225B2 (ja) | 1998-06-11 |
Family
ID=12086192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255892A Expired - Fee Related JP2763225B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763225B2 (ja) |
-
1992
- 1992-02-07 JP JP2255892A patent/JP2763225B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05218073A (ja) | 1993-08-27 |
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