JPH06302779A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06302779A JPH06302779A JP5107678A JP10767893A JPH06302779A JP H06302779 A JPH06302779 A JP H06302779A JP 5107678 A JP5107678 A JP 5107678A JP 10767893 A JP10767893 A JP 10767893A JP H06302779 A JPH06302779 A JP H06302779A
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Abstract
(57)【要約】
【目的】 素子分離構造を有する半導体装置をより信頼
性高く、より容易に製造する。 【構成】 半導体シリコン基板１上に、二酸化シリコン
膜と、窒化シリコン膜と、二酸化シリコン膜とを順次堆
積させ、ＯＮＯ膜１３を形成する。次に、このＯＮＯ膜
１３の上に、シールドプレート電極４、二酸化シリコン
膜５を順次形成し、シールドプレート電極４及び二酸化
シリコン膜５の側壁部に二酸化シリコン膜からなるサイ
ドウォール６を形成する。そして、ゲート電極８を二酸
化シリコン膜５及びＯＮＯ膜１３の上に形成する。これ
により、シールドプレート電極４の誘電体膜として用い
られるＯＮＯ膜１３は欠陥密度が低いため、信頼性が向
上するとともに、ＯＮＯ膜１３はシールドプレート電極
４及びゲート電極８の誘電体膜として共通に使用できる
ので、工程が削減できる。
性高く、より容易に製造する。 【構成】 半導体シリコン基板１上に、二酸化シリコン
膜と、窒化シリコン膜と、二酸化シリコン膜とを順次堆
積させ、ＯＮＯ膜１３を形成する。次に、このＯＮＯ膜
１３の上に、シールドプレート電極４、二酸化シリコン
膜５を順次形成し、シールドプレート電極４及び二酸化
シリコン膜５の側壁部に二酸化シリコン膜からなるサイ
ドウォール６を形成する。そして、ゲート電極８を二酸
化シリコン膜５及びＯＮＯ膜１３の上に形成する。これ
により、シールドプレート電極４の誘電体膜として用い
られるＯＮＯ膜１３は欠陥密度が低いため、信頼性が向
上するとともに、ＯＮＯ膜１３はシールドプレート電極
４及びゲート電極８の誘電体膜として共通に使用できる
ので、工程が削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、高集積化された微細寸法のデバイ
スにおける素子分離構造を有する半導体集積回路及びそ
の製造方法に関するものである。
造方法に関し、特に、高集積化された微細寸法のデバイ
スにおける素子分離構造を有する半導体集積回路及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来のフィールドシールド法と呼ばれる
素子分離方法は、"FULLY PLANARIZED0.5 μm TECHNOLOG
IES FOR 16M DRAM" (IEDM 88 pp246-249)にも記載され
ているように、シールドプレート電極で寄生ＭＯＳトラ
ンジスタの電位を有効にカットオフする方法であり、ア
クティブ間隔を縮小し、高集積化するのに適している。
素子分離方法は、"FULLY PLANARIZED0.5 μm TECHNOLOG
IES FOR 16M DRAM" (IEDM 88 pp246-249)にも記載され
ているように、シールドプレート電極で寄生ＭＯＳトラ
ンジスタの電位を有効にカットオフする方法であり、ア
クティブ間隔を縮小し、高集積化するのに適している。
【０００３】この従来のフィールドシールド法の一例を
その製造手順に従って説明すると、まず、シリコン基板
上に、シールドゲートの誘電体膜として熱酸化によりシ
ールドゲート酸化膜を５０ｎｍの膜厚に成膜後、アクテ
ィブトランジスタのしきい値調整と寄生ＭＯＳトランジ
スタのしきい値調整のために、イオン注入法で１×１０
12ｃｍ-2の条件でホウ素イオンをシリコン基板に不純物
導入する。然る後に、シールドプレート電極をその膜厚
が２００ｎｍになるようにリンがドープされたポリシリ
コン膜で形成する。この後に、ゲート酸化膜及びゲート
電極を形成し、層間絶縁膜を形成する。
その製造手順に従って説明すると、まず、シリコン基板
上に、シールドゲートの誘電体膜として熱酸化によりシ
ールドゲート酸化膜を５０ｎｍの膜厚に成膜後、アクテ
ィブトランジスタのしきい値調整と寄生ＭＯＳトランジ
スタのしきい値調整のために、イオン注入法で１×１０
12ｃｍ-2の条件でホウ素イオンをシリコン基板に不純物
導入する。然る後に、シールドプレート電極をその膜厚
が２００ｎｍになるようにリンがドープされたポリシリ
コン膜で形成する。この後に、ゲート酸化膜及びゲート
電極を形成し、層間絶縁膜を形成する。
【０００４】
【発明が解決しようとする課題】ところが、従来のフィ
ールドシールド法では、上述したように、シールドゲー
トの誘電体膜として熱酸化による二酸化シリコン膜を用
いていたが、このシリコン基板上の熱酸化膜は欠陥密度
が高いために、半導体集積回路の歩留りが悪いという問
題があった。
ールドシールド法では、上述したように、シールドゲー
トの誘電体膜として熱酸化による二酸化シリコン膜を用
いていたが、このシリコン基板上の熱酸化膜は欠陥密度
が高いために、半導体集積回路の歩留りが悪いという問
題があった。
【０００５】一方、このシールドゲートの誘電体膜を厚
くすると、今度は、シールドゲート幅が狭くなった場合
に、そのフィールド領域を挟んで隣接するソース／ドレ
イン間のパンチスルーが起こりやすくなるという問題が
あった。
くすると、今度は、シールドゲート幅が狭くなった場合
に、そのフィールド領域を挟んで隣接するソース／ドレ
イン間のパンチスルーが起こりやすくなるという問題が
あった。
【０００６】そこで、本発明の目的は、誘電体膜の欠陥
密度を低下させて薄膜化を可能にし、高歩留り、高信頼
性の半導体装置及びその製造方法を提供することであ
る。
密度を低下させて薄膜化を可能にし、高歩留り、高信頼
性の半導体装置及びその製造方法を提供することであ
る。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置は、シリコン基板の一主表
面に形成された少なくとも二酸化シリコン膜と窒化シリ
コン膜とが積層された誘電体膜と、この誘電体膜上に形
成されたシールドプレート電極と、このシールドプレー
ト電極上に形成された絶縁層と、この絶縁層及び前記誘
電体膜上に形成されたゲート電極とを有している。
ために、本発明の半導体装置は、シリコン基板の一主表
面に形成された少なくとも二酸化シリコン膜と窒化シリ
コン膜とが積層された誘電体膜と、この誘電体膜上に形
成されたシールドプレート電極と、このシールドプレー
ト電極上に形成された絶縁層と、この絶縁層及び前記誘
電体膜上に形成されたゲート電極とを有している。
【０００８】なお、前記誘電体膜は、第１の二酸化シリ
コン膜と窒化シリコン膜と第２の二酸化シリコン膜とか
らなる三層膜であってよい。
コン膜と窒化シリコン膜と第２の二酸化シリコン膜とか
らなる三層膜であってよい。
【０００９】本発明において好ましくは、前記誘電体膜
の膜厚は３０ｎｍ以下である。
の膜厚は３０ｎｍ以下である。
【００１０】また、本発明の半導体装置の製造方法は、
シリコン基板上に二酸化シリコン膜と、窒化シリコン膜
と、二酸化シリコン膜とを順次積層して三層膜を成膜す
る工程と、この三層膜を介してシリコン基板内に不純物
を選択的に導入する工程と、前記三層膜上にシールドプ
レート電極を形成する工程と、このシールドプレート電
極を二酸化シリコン膜からなる絶縁膜で覆う工程と、前
記三層膜上にゲート電極を形成する工程とを含んでい
る。
シリコン基板上に二酸化シリコン膜と、窒化シリコン膜
と、二酸化シリコン膜とを順次積層して三層膜を成膜す
る工程と、この三層膜を介してシリコン基板内に不純物
を選択的に導入する工程と、前記三層膜上にシールドプ
レート電極を形成する工程と、このシールドプレート電
極を二酸化シリコン膜からなる絶縁膜で覆う工程と、前
記三層膜上にゲート電極を形成する工程とを含んでい
る。
【００１１】本発明において好ましくは、前記シールド
プレート電極を二酸化シリコン膜からなる絶縁膜で覆う
工程をＣＶＤ法で行う。
プレート電極を二酸化シリコン膜からなる絶縁膜で覆う
工程をＣＶＤ法で行う。
【００１２】なお、前記シールドプレート電極を二酸化
シリコン膜からなる絶縁膜で覆う工程を熱酸化法で行っ
てもよい。
シリコン膜からなる絶縁膜で覆う工程を熱酸化法で行っ
てもよい。
【００１３】
【作用】本発明においては、二酸化シリコン膜と窒化シ
リコン膜と二酸化シリコン膜とからなる三層膜（ＯＮＯ
膜）または二酸化シリコン膜と窒化シリコン膜とからな
るＯＮ膜を誘電体膜として用いており、これらのＯＮＯ
膜またはＯＮ膜は欠陥密度が二酸化シリコン膜のみから
なる誘電体膜より非常に低いため、例えば、リーク電流
によるシールドプレート接地電位の変動を防ぐことがで
き、信頼性の高い素子分離特性を得ることができる。
リコン膜と二酸化シリコン膜とからなる三層膜（ＯＮＯ
膜）または二酸化シリコン膜と窒化シリコン膜とからな
るＯＮ膜を誘電体膜として用いており、これらのＯＮＯ
膜またはＯＮ膜は欠陥密度が二酸化シリコン膜のみから
なる誘電体膜より非常に低いため、例えば、リーク電流
によるシールドプレート接地電位の変動を防ぐことがで
き、信頼性の高い素子分離特性を得ることができる。
【００１４】また、ＯＮＯ膜またはＯＮ膜は薄膜化して
用いれば、電界を強く安定させることが可能になり、フ
ィールド領域の両側にある拡散層からの空乏層の伸びを
抑えることが可能になって、アクティブ間のソース／ド
レインのパンチスルー耐性が向上する。
用いれば、電界を強く安定させることが可能になり、フ
ィールド領域の両側にある拡散層からの空乏層の伸びを
抑えることが可能になって、アクティブ間のソース／ド
レインのパンチスルー耐性が向上する。
【００１５】更に、上記ＯＮＯ膜またはＯＮ膜をゲート
絶縁膜としても用いることにより、製造工程の簡略化が
図れる。更に、この場合、ゲート絶縁膜の薄膜化が可能
であるので、ゲート電極の微細化にも対応できる。
絶縁膜としても用いることにより、製造工程の簡略化が
図れる。更に、この場合、ゲート絶縁膜の薄膜化が可能
であるので、ゲート電極の微細化にも対応できる。
【００１６】
【実施例】以下、本発明を一実施例につき図面を参照し
て説明する。
て説明する。
【００１７】まず、図２（ａ）に示すように、比抵抗１
〜１２Ω・ｃｍでホウ素を含有した半導体シリコン基板
１上に、熱酸化法により二酸化シリコン膜２を２〜２０
ｎｍの膜厚に成長させた後、この二酸化シリコン膜２上
にＣＶＤ法を用いて窒化シリコン膜１１を、５〜２０ｎ
ｍの膜厚に堆積させ、然る後に、水蒸気雰囲気中で８５
０〜９５０℃、３０〜６０分の熱処理を行い、上記窒化
シリコン膜１１上に二酸化シリコン膜１２を１〜１０ｎ
ｍ程度の膜厚に形成する。以上の処理により、ＯＮＯ膜
１３を形成するが、その合計膜厚は１０〜３０ｎｍ程度
になればよい。
〜１２Ω・ｃｍでホウ素を含有した半導体シリコン基板
１上に、熱酸化法により二酸化シリコン膜２を２〜２０
ｎｍの膜厚に成長させた後、この二酸化シリコン膜２上
にＣＶＤ法を用いて窒化シリコン膜１１を、５〜２０ｎ
ｍの膜厚に堆積させ、然る後に、水蒸気雰囲気中で８５
０〜９５０℃、３０〜６０分の熱処理を行い、上記窒化
シリコン膜１１上に二酸化シリコン膜１２を１〜１０ｎ
ｍ程度の膜厚に形成する。以上の処理により、ＯＮＯ膜
１３を形成するが、その合計膜厚は１０〜３０ｎｍ程度
になればよい。
【００１８】次に、ＯＮＯ膜１３の形成後に、アクティ
ブトランジスタのしきい値制御と、寄生ＭＯＳトランジ
スタのしきい値制御のために、ホウ素イオン３をエネル
ギー３０〜１００ＫｅＶ、ドーズ量１×１０11〜５×１
０12ｃｍ-2の条件で不純物導入する。
ブトランジスタのしきい値制御と、寄生ＭＯＳトランジ
スタのしきい値制御のために、ホウ素イオン３をエネル
ギー３０〜１００ＫｅＶ、ドーズ量１×１０11〜５×１
０12ｃｍ-2の条件で不純物導入する。
【００１９】次に、図２（ｂ）に示すように、リンイオ
ンを２×１０20〜６×１０20ｃｍ-3程度含有したポリシ
リコン膜４をＣＶＤ法により１００〜２００ｎｍ程度の
膜厚に成膜した後、このポリシリコン膜４上に二酸化シ
リコン膜５をＣＶＤ法で５０〜２００ｎｍ程度の膜厚に
成膜する。
ンを２×１０20〜６×１０20ｃｍ-3程度含有したポリシ
リコン膜４をＣＶＤ法により１００〜２００ｎｍ程度の
膜厚に成膜した後、このポリシリコン膜４上に二酸化シ
リコン膜５をＣＶＤ法で５０〜２００ｎｍ程度の膜厚に
成膜する。
【００２０】次に、図２（ｃ）に示すように、微細加工
法を用いて上記ポリシリコン膜４がシールドプレート電
極の形状になるように、ポリシリコン膜４及び二酸化シ
リコン膜５を加工した後、再び全面に二酸化シリコン膜
６をＣＶＤ法で成膜する。
法を用いて上記ポリシリコン膜４がシールドプレート電
極の形状になるように、ポリシリコン膜４及び二酸化シ
リコン膜５を加工した後、再び全面に二酸化シリコン膜
６をＣＶＤ法で成膜する。
【００２１】然る後に、図３（ａ）に示すように、異方
性エッチングにより二酸化シリコン膜６をエッチングし
て、サイドウォールを形成する。なお、このエッチング
時には、二酸化シリコン膜６と窒化シリコン膜１１との
エッチング比を大きくして、窒化シリコン膜１１を残す
必要がある。
性エッチングにより二酸化シリコン膜６をエッチングし
て、サイドウォールを形成する。なお、このエッチング
時には、二酸化シリコン膜６と窒化シリコン膜１１との
エッチング比を大きくして、窒化シリコン膜１１を残す
必要がある。
【００２２】然る後に、熱酸化法を用いて、水蒸気雰囲
気中で、８５０〜９５０℃、３０〜６０分で熱処理を行
い、再び窒化シリコン膜１１上に二酸化シリコン膜１２
を形成する。
気中で、８５０〜９５０℃、３０〜６０分で熱処理を行
い、再び窒化シリコン膜１１上に二酸化シリコン膜１２
を形成する。
【００２３】次に、図３（ｂ）に示すように、リン又は
ヒ素を２×１０20〜６×１０20ｃｍ-3程度含有し膜厚が
１００〜４００ｎｍのポリシリコン薄膜をＣＶＤ法によ
り成膜し、このポリシリコン薄膜を微細加工法を用いて
加工してゲート電極８を形成する。
ヒ素を２×１０20〜６×１０20ｃｍ-3程度含有し膜厚が
１００〜４００ｎｍのポリシリコン薄膜をＣＶＤ法によ
り成膜し、このポリシリコン薄膜を微細加工法を用いて
加工してゲート電極８を形成する。
【００２４】このゲート電極８の形成後に、イオン注入
法でヒ素又はリンの不純物９をイオン注入することによ
り自己選択的にソース／ドレイン拡散層１０を形成す
る。このソース／ドレイン拡散層１０は、表面濃度１×
１０19〜１×１０21ｃｍ-3のヒ素又はリンの不純物を含
有している。接合の深さは０．２〜０．３μｍ程度であ
る。
法でヒ素又はリンの不純物９をイオン注入することによ
り自己選択的にソース／ドレイン拡散層１０を形成す
る。このソース／ドレイン拡散層１０は、表面濃度１×
１０19〜１×１０21ｃｍ-3のヒ素又はリンの不純物を含
有している。接合の深さは０．２〜０．３μｍ程度であ
る。
【００２５】以後、図１に示すように、ソース／ドレイ
ン拡散層１０のアニール、層間絶縁膜１４の形成、コン
タクトホール１５の開孔、金属配線１６の形成などを行
い、デバイスとして動作させる。
ン拡散層１０のアニール、層間絶縁膜１４の形成、コン
タクトホール１５の開孔、金属配線１６の形成などを行
い、デバイスとして動作させる。
【００２６】本実施例では、ポリシリコン膜４からなる
シールドプレート電極を接地電位に固定すれば、ソース
／ドレイン拡散層１０間のパンチスルー耐性を向上さ
せ、かつゲート電極８の寄生ＭＯＳトランジスタのしき
い値を向上させることが可能となる。
シールドプレート電極を接地電位に固定すれば、ソース
／ドレイン拡散層１０間のパンチスルー耐性を向上さ
せ、かつゲート電極８の寄生ＭＯＳトランジスタのしき
い値を向上させることが可能となる。
【００２７】なお、上述した実施例においては、誘電体
膜としてＯＮＯ膜１３を用いているが、ＯＮ膜を用いて
もよい。このＯＮ膜を形成するには、熱酸化を行わず、
膜厚０．１〜０．２ｎｍ程度の自然酸化膜のみが存在す
る半導体シリコン基板１上に窒化シリコン膜をＣＶＤ法
で堆積させ、然る後に、二酸化シリコン膜１２を形成し
たのと同様の熱処理を行い、上記窒化シリコン膜１１上
に二酸化シリコン膜を形成すればよい。このＯＮ膜は合
計で１０〜３０ｎｍ程度の膜厚になればよい。
膜としてＯＮＯ膜１３を用いているが、ＯＮ膜を用いて
もよい。このＯＮ膜を形成するには、熱酸化を行わず、
膜厚０．１〜０．２ｎｍ程度の自然酸化膜のみが存在す
る半導体シリコン基板１上に窒化シリコン膜をＣＶＤ法
で堆積させ、然る後に、二酸化シリコン膜１２を形成し
たのと同様の熱処理を行い、上記窒化シリコン膜１１上
に二酸化シリコン膜を形成すればよい。このＯＮ膜は合
計で１０〜３０ｎｍ程度の膜厚になればよい。
【００２８】また、上述した実施例においては、シール
ドプレート電極であるポリシリコン薄膜４の上に二酸化
シリコン膜５、側壁部に二酸化シリコン膜６をＣＶＤ法
により形成してポリシリコン薄膜４を覆っているが、図
４（ａ）に示すように、ポリシリコン薄膜４をシールド
プレート電極の形状に形成した後、図４（ｂ）に示すよ
うに、酸素雰囲気中で８５０〜９５０℃、３０〜６０分
で熱処理を行い、熱酸化法によりポリシリコン薄膜４を
覆う二酸化シリコン膜７を１００〜２００ｎｍの膜厚に
成膜してもよい。この二酸化シリコン膜７は、ポリシリ
コン薄膜４上での膜厚が１００〜２００ｎｍであれば、
ＯＮＯ膜１３上ではその１／１０程度と薄くしか成膜さ
れない。
ドプレート電極であるポリシリコン薄膜４の上に二酸化
シリコン膜５、側壁部に二酸化シリコン膜６をＣＶＤ法
により形成してポリシリコン薄膜４を覆っているが、図
４（ａ）に示すように、ポリシリコン薄膜４をシールド
プレート電極の形状に形成した後、図４（ｂ）に示すよ
うに、酸素雰囲気中で８５０〜９５０℃、３０〜６０分
で熱処理を行い、熱酸化法によりポリシリコン薄膜４を
覆う二酸化シリコン膜７を１００〜２００ｎｍの膜厚に
成膜してもよい。この二酸化シリコン膜７は、ポリシリ
コン薄膜４上での膜厚が１００〜２００ｎｍであれば、
ＯＮＯ膜１３上ではその１／１０程度と薄くしか成膜さ
れない。
【００２９】
【発明の効果】本発明によれば、シールドプレート電極
及びゲート電極の誘電体膜としてＯＮＯ膜又はＯＮ膜を
用いているので、誘電体膜の欠陥密度を減少させること
ができ、従って、半導体装置の歩留りを向上させること
ができる。また、誘電体膜を薄膜化することができるの
で、フィールド領域を挟んだソース／ドレイン間のパン
チスルー耐性を向上させることができ、従って、信頼性
が高く、かつ、微細化、高集積化が可能な半導体装置を
得ることができる。更に、誘電体膜をシールドプレート
電極とゲート電極とで共用することができるので、製造
工程の簡略化を図ることができる。
及びゲート電極の誘電体膜としてＯＮＯ膜又はＯＮ膜を
用いているので、誘電体膜の欠陥密度を減少させること
ができ、従って、半導体装置の歩留りを向上させること
ができる。また、誘電体膜を薄膜化することができるの
で、フィールド領域を挟んだソース／ドレイン間のパン
チスルー耐性を向上させることができ、従って、信頼性
が高く、かつ、微細化、高集積化が可能な半導体装置を
得ることができる。更に、誘電体膜をシールドプレート
電極とゲート電極とで共用することができるので、製造
工程の簡略化を図ることができる。
【図１】本発明の一実施例による半導体装置を示す概略
断面図である。
断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
【図４】本発明の一実施例による半導体装置の製造方法
の別の例を工程順に示す概略断面図である。
の別の例を工程順に示す概略断面図である。
１ 半導体シリコン基板 ２ 二酸化シリコン膜 ３ ホウ素イオン ４ ポリシリコン薄膜 ５ 二酸化シリコン膜 ６ 二酸化シリコン膜 ７ 二酸化シリコン膜 ８ ゲート電極 １１ 窒化シリコン膜 １２ 二酸化シリコン膜 １３ ＯＮＯ膜
Claims (6)
- 【請求項１】 シリコン基板の一主表面に形成された少
なくとも二酸化シリコン膜と窒化シリコン膜とが積層さ
れた誘電体膜と、この誘電体膜上に形成されたシールド
プレート電極と、このシールドプレート電極上に形成さ
れた絶縁層と、この絶縁層及び前記誘電体膜上に形成さ
れたゲート電極とを有することを特徴とする半導体装
置。 - 【請求項２】 前記誘電体膜は、第１の二酸化シリコン
膜と窒化シリコン膜と第２の二酸化シリコン膜とからな
る三層膜であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記誘電体膜の膜厚は３０ｎｍ以下であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 シリコン基板上に第１の二酸化シリコン
膜と、窒化シリコン膜と、第２の二酸化シリコン膜とか
らなる三層膜を成膜する工程と、 この三層膜を介して前記シリコン基板内に不純物を選択
的に導入する工程と、 前記三層膜上にシールドプレート電極を形成する工程
と、 このシールドプレート電極を二酸化シリコン膜からなる
絶縁膜で覆う工程と、 前記三層膜上にゲート電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 前記シールドプレート電極を二酸化シリ
コン膜からなる絶縁膜で覆う工程をＣＶＤ法で行うこと
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記シールドプレート電極を二酸化シリ
コン膜からなる絶縁膜で覆う工程を熱酸化法で行うこと
を特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107678A JPH06302779A (ja) | 1993-04-09 | 1993-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107678A JPH06302779A (ja) | 1993-04-09 | 1993-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302779A true JPH06302779A (ja) | 1994-10-28 |
Family
ID=14465210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107678A Pending JPH06302779A (ja) | 1993-04-09 | 1993-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19805692A1 (de) * | 1997-06-27 | 1999-01-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und Verfahren zur Herstellung derselben |
| US6124619A (en) * | 1996-11-27 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including upper, lower and side oxidation-resistant films |
| CN103545194A (zh) * | 2013-10-11 | 2014-01-29 | 中国电子科技集团公司第十三研究所 | 射频功率vdmosfet屏蔽栅结构的制作方法 |
-
1993
- 1993-04-09 JP JP5107678A patent/JPH06302779A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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