CN103545194B - 射频功率vdmosfet屏蔽栅结构的制作方法 - Google Patents
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Abstract
本发明公开了一种射频功率VDMOSFET屏蔽栅结构的制作方法，涉及微电子器件的制造方法技术领域。包括以下步骤：1）氧化和Si3N4淀积；2）多晶硅淀积及掺杂；3）SiO2和Si3N4淀积；4）漏区台面光刻及刻蚀；5）Si3N4淀积和刻蚀；6）栅氧化和多晶硅淀积；7）多晶硅栅光刻和刻蚀。本发明提出的屏蔽栅结构，在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd，对管芯进行电性能测试可以得出，采用屏蔽栅结构的VDMOSFET与台栅结构VDMOSFET相比，栅漏电容降低了71%以上。
Description
技术领域
本发明涉及微电子器件的制造方法技术领域。
背景技术
射频功率晶体管作为功率放大器的重要组成部分，对功率放大器的设计和性能有很大的影响，因此，它在移动通信、卫星通信、军事通信、雷达系统、广播及医疗设备中扮演着至关重要的角色，有着广泛的应用。硅射频功率双扩散金属-氧化物-半导体场效应晶体管（DMOSFET）因其成本低、加工工艺成熟，并且射频性能优于其它硅射频功率晶体管，所以S波段以下，DMOSFET在市场上占有相当大的份额。
DMOSFET在射频领域通常以高电压工作来获得大功率、高增益和高效率，而在HF、VHF和UHF波段，移动通信、FM和AM广播发射机等方面的应用则需要射频功率垂直双扩散金属-氧化物-半导体场效应晶体管（VDMOSFET）在低工作电压条件下有较高的工作效率和功率增益，这就要求器件的寄生电容要小，栅电阻和导通电阻要低。
影响VDMOSFET器件功率增益的关键因素是栅电阻RG和栅漏电容Cgd，为降低这些寄生参量，国内外研究人员采用不同的器件结构进行了相关研究，取得了明显成效，1989年T.Sakai和N. Murakami在VDMOSFET相邻的沟道之间的N-区加入浅P型区并分断栅电极，使器件的栅漏电容Cgd和开关上升时间均减小了50%，但使导通电阻RON增加了15%；2001年LIUYing-kun等人采用台栅结构并利用难熔金属Mo做栅电极，有效降低了栅漏电容Cgd和栅电阻RG。
发明内容
本发明所要解决的技术问题是提供一种射频功率VDMOSFET屏蔽栅结构的制作方法，所述方法在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd。
为解决上述技术问题，本发明所采取的技术方案是：一种射频功率VDMOSFET屏蔽栅结构的制作方法，其特征在于包括以下步骤：
1）在硅片的上层氧化一层氧化层，然后在氧化层之上沉积一层Si3N4，形成屏蔽层与衬底之间的介质层；
2）在介质层之上淀积多晶硅并对多晶硅进行磷元素掺杂，形成多晶硅屏蔽层；
3）在多晶硅屏蔽层的上方淀积SiO2，然后再淀积Si3N4；
4）采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后由上至下依次刻蚀掉漏区台面以外的Si3N4、SiO2、多晶硅、Si3N4和SiO2，最里层的SiO2氧化层保持一定的剩余；
5）在上述器件的上表面淀积一层Si3N4，然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4；在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留50%剩余，最后将硅片上层的SiO2腐蚀干净，形成Si3N4侧墙保护层；
6）对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长栅氧化层，之后进行多晶硅淀积，并对多晶硅进行磷元素掺杂；
7）使用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用等离子刻蚀技术将栅电极处的多晶硅腐蚀干净，腐蚀终止在硅片上的栅氧化层，并保持一定厚度的栅氧化层剩余，最终形成屏蔽栅结构。
优选的，在步骤1）之前还包括以下步骤，采用RCA技术对硅基片进行清洗，然后采用高压水汽氧化系统进行场区选择性氧化，氧化层厚度1.0±0.2μm；在硅圆片上涂敷光刻胶，用场区光刻掩膜板光刻，保留场区光刻胶，然后采用RIE刻蚀SiO2至底部硅界面，保证刻蚀干净SiO2，形成干净的硅片。
优选的，所述步骤1）为，使用RCA方法对硅片进行清洗，然后在硅片的上表面氧化厚度为100nm±10nm的SiO2，然后在SiO2之上采用LPCVD淀积厚度为14nm±2nm的Si3N4介质层。
优选的，所述步骤2）为，在Si3N4介质层之上采用LPCVD淀积厚度为150nm±15nm的多晶硅，并对多晶硅进行磷元素的掺杂，形成多晶硅屏蔽层。
优选的，所述步骤3）为，在高掺杂的多晶硅屏蔽层的上方采用LPCVD淀积厚度为650nm±50nm的SiO2，然后采用LPCVD淀积厚度为100nm±10nm的Si3N4。
优选的，所述步骤4）为，在最上层的Si3N4上涂抹一层光刻胶，采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后采用RIE刻蚀掉漏区台面以外最上层的Si3N4和最上层的SiO2，再利用HDP设备刻蚀掉多晶硅、里层的Si3N4和里层的SiO2，刻蚀后漏区台面以外剩余SiO2厚度为50nm。
优选的，所述步骤5）为，采用RCA技术对硅片进行清洗，在上述器件的上表面淀积100nm±10nm的Si3N4，然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4，在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留25nm剩余，最后将漏区台面区以外的SiO2腐蚀干净，形成Si3N4侧墙保护层。
优选的，所述步骤6）为，采用RCA技术对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长厚度为45nm±3nm的栅氧化层，之后采用LPCVD在上述基片之上淀积厚度为450nm±30nm的多晶硅，并对多晶硅进行磷元素掺杂。
优选的，所述步骤7）为在上述基片的上层涂覆一层光刻胶，采用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用HDP设备将多晶硅刻蚀干净，刻蚀后硅表面剩余SiO2厚度约为35nm±3nm，最终形成屏蔽栅结构。
采用上述技术方案所产生的有益效果在于：本发明提出的屏蔽栅结构，在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd，对管芯进行电性能测试可以得出，采用屏蔽栅结构的VDMOSFET与台栅结构VDMOSFET相比，栅漏电容降低了71%以上。本发明不仅可以用于低频工作的射频功率VDMOSFET器件，也适用于高频率的VDMOSFET器件。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明经过步骤1）处理后基片的结构示意图；
图2是本发明经过步骤2）处理后基片的结构示意图；
图3是本发明经过步骤3）处理后基片的结构示意图；
图4是本发明经过步骤4）处理后基片的结构示意图；
图5和6是本发明经过步骤5）处理后基片的结构示意图；
图7是本发明经过步骤6）处理后基片的结构示意图；
图8是本发明经过步骤7）处理后基片的结构示意图；
图9是屏蔽栅结构VDMOSFET的栅、源、漏电极结构示意图；
其中：1、硅片 2、SiO2 3、Si3N4 4、多晶硅。
具体实施方式
屏蔽栅结构是采用常规硅工艺技术实现的一种能够降低射频功率VDMOSFET器件栅漏电容Cgd的栅结构。台栅结构是在VDMOSFET器件左右两沟道之间的N-区上方生长了一层很厚SiO2介质层；屏蔽栅结构是在台栅结构基础上，在不增加台阶高度的前提下，在N-区和多晶硅栅电极之间的厚介质中加入一层掺杂多晶硅，在多晶硅栅电极与N-区之间形成“介质层+多晶硅+介质层”的“三明治”结构。
以某工作频率为VHF波段、工作电压为12V、输出功率10W左右的硅射频功率VDMOSFET器件工艺加工为例，来说明本发明的具体实施方式和成果。实现本发明的方法步骤如下：
1）采用RCA技术对硅基片进行清洗，然后采用高压水汽氧化系统进行场区选择性氧化，氧化层厚度1.0±0.2μm；在硅圆片上涂敷光刻胶，用场区光刻掩膜板光刻，保留场区光刻胶，然后采用RIE刻蚀SiO2至底部硅界面，保证刻蚀干净SiO2，形成干净的硅片。
2）使用RCA方法对硅片进行清洗，然后在硅片的上表面干氧氧化厚度为100nm±10nm的SiO2，然后在SiO2之上采用低压化学气相沉积法（LPCVD）淀积厚度为14nm±2nm的Si3N4介质层，如图1所示。
3）在Si3N4介质层之上采用LPCVD淀积厚度为150nm±15nm的多晶硅，并在950℃温度下对多晶硅进行磷元素的掺杂（注入或者扩散），形成多晶硅屏蔽层，如图2所示。
4）在高掺杂的多晶硅屏蔽层的上方采用LPCVD淀积厚度为650nm±50nm的SiO2，然后采用LPCVD淀积厚度为100nm±10nm的Si3N4，如图3所示。
5）在最上层的Si3N4上涂抹一层光刻胶，采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后采用RIE（反应离子刻蚀设备）刻蚀掉漏区台面以外最上层的Si3N4和最上层的SiO2，再利用HDP（高密度等离子体刻蚀）设备刻蚀掉多晶硅、里层的Si3N4和里层的SiO2，刻蚀后漏区台面以外剩余SiO2厚度为50nm，如图4所示。
6）采用RCA技术对硅片进行清洗，在上述器件的上表面淀积100nm±10nm的Si3N4，如图5所示；然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4，在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留25nm剩余，最后将漏区台面区以外的SiO2腐蚀干净，形成Si3N4侧墙保护层，如图6所示。
7）采用RCA技术对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长厚度为45nm±3nm的栅氧化层，之后采用LPCVD在上述基片之上淀积厚度为450nm±30nm的多晶硅，并对多晶硅进行磷元素掺杂（注入或者扩散），如图7所示。
8）在上述基片的上层涂覆一层光刻胶，采用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用HDP设备将多晶硅刻蚀干净，刻蚀后硅表面剩余SiO2厚度约为35nm±3nm，最终形成屏蔽栅结构，如图8所示。
在此工艺结束后，再进行沟道掺杂、退火以及源极的掺杂、退火，最后进行金属布线引出电极完成芯片的制作，屏蔽栅结构VDMOSFET的栅源漏电极如图9所示。
本发明提出的屏蔽栅结构，在不增加栅极台阶高度的前提下，有效降低了台栅结构VDMOSFET器件的栅漏电容Cgd，对管芯进行电性能测试可以得出，采用屏蔽栅结构的VDMOSFET与台栅结构VDMOSFET相比，栅漏电容降低了71%以上。本发明不仅可以用于低频工作的射频功率VDMOSFET器件，也适用于高频率的VDMOSFET器件。
本文中应用了具体个例对本发明的原理及其实施方式进行了阐述，以上实施例的说明只是用来帮助理解本发明的方法及其核心思想。应当指出，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
Claims (1)
1.一种射频功率VDMOSFET屏蔽栅结构的制作方法，其特征在于包括以下步骤：
采用RCA技术对硅基片进行清洗，然后采用高压水汽氧化系统进行场区选择性氧化，氧化层厚度1.0±0.2μm；在硅圆片上涂敷光刻胶，用场区光刻掩膜板光刻，保留场区光刻胶，然后采用RIE刻蚀SiO2至底部硅界面，保证刻蚀干净SiO2，形成干净的硅片；
1)在硅片(1)的上层氧化一层氧化层，然后在氧化层之上沉积一层Si3N4(3)，形成屏蔽层与衬底之间的介质层；
具体的，使用RCA方法对硅片进行清洗，然后在硅片的上表面氧化厚度为100nm±10nm的SiO2，然后在SiO2之上采用LPCVD淀积厚度为14nm±2nm的Si3N4介质层；
2)在介质层之上淀积多晶硅(4)并对多晶硅进行磷元素掺杂，形成多晶硅屏蔽层；
具体的，在Si3N4介质层之上采用LPCVD淀积厚度为150nm±15nm的多晶硅，并对多晶硅进行磷元素的掺杂，形成多晶硅屏蔽层；
3)在多晶硅屏蔽层的上方淀积SiO2(2)，然后再淀积Si3N4；
具体的，在高掺杂的多晶硅屏蔽层的上方采用LPCVD淀积厚度为650nm±50nm的SiO2，然后采用LPCVD淀积厚度为100nm±10nm的Si3N4；
4)采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后由上至下依次刻蚀掉漏区台面以外的Si3N4、SiO2、多晶硅、Si3N4和SiO2，最里层的SiO2氧化层保持一定的剩余；
具体的，在最上层的Si3N4上涂抹一层光刻胶，采用漏区台面光刻掩膜板进行光刻，去除漏区台面以外的光刻胶，然后采用RIE刻蚀掉漏区台面以外最上层的Si3N4和最上层的SiO2，再利用HDP设备刻蚀掉多晶硅、里层的Si3N4和里层的SiO2，刻蚀后漏区台面以外剩余SiO2厚度为50nm；
5)在4)中形成的器件的上表面淀积一层Si3N4，然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4；在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留50％剩余，最后将硅片上层的SiO2腐蚀干净，形成Si3N4侧墙保护层，使第一次沉积剩余的多晶硅(4)以及第二次沉积剩余的SiO2被Si3N4层所包裹；
具体的，采用RCA技术对硅片进行清洗，在上述4)中形成的器件的上表面淀积100nm±10nm的Si3N4，然后利用RIE各项异性刻蚀，进行Si3N4大面积刻蚀，在漏区台面区刻蚀终止在最上层的Si3N4，在漏区台面区以外，首先刻蚀到硅片上层的SiO2并保留25nm剩余，最后将漏区台面区以外的SiO2腐蚀干净，形成Si3N4侧墙保护层；
6)对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长栅氧化层，之后进行多晶硅淀积，并对多晶硅进行磷元素掺杂；
具体的，采用RCA技术对上述基片进行清洗，然后采用干氧氧化系统在上述基片的漏区台面以外生长厚度为45nm±3nm的栅氧化层，之后采用LPCVD在上述基片之上淀积厚度为450nm±30nm的多晶硅，并对多晶硅进行磷元素掺杂；
7)使用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后采用等离子刻蚀技术将栅电极处的多晶硅腐蚀干净，腐蚀终止在硅片上的栅氧化层，并保持一定厚度的栅氧化层剩余，最终形成屏蔽栅结构；
具体的，在上述基片的上层涂覆一层光刻胶，采用多晶硅栅光刻掩膜板进行光刻，去除多晶硅栅电极以外的光刻胶，然后将多晶硅刻蚀干净，刻蚀后硅表面剩余SiO2厚度为35nm±3nm，最终形成屏蔽栅结构。
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| CN111180528B (zh) * | 2020-02-14 | 2023-06-13 | 重庆邮电大学 | 一种SiC肖特基二极管三阶斜台面结终端结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302779A (ja) * | 1993-04-09 | 1994-10-28 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| CN1204146A (zh) * | 1997-06-27 | 1999-01-06 | 三菱电机株式会社 | 半导体器件及其制造方法 |
| CN102280483A (zh) * | 2011-08-06 | 2011-12-14 | 深圳市稳先微电子有限公司 | 一种栅源侧台保护的功率器件及其制造方法 |
-
2013
- 2013-10-11 CN CN201310471976.2A patent/CN103545194B/zh active Active
Patent Citations (3)
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