CN102446832B - 一种避免双刻蚀阻挡层引起的接触孔不通的方法 - Google Patents

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Abstract

本发明一种避免双刻蚀阻挡层引起的接触孔不通的方法，其中，主要包括在所述第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅上表面分别生长一层氧化硅作为后续湿法刻蚀的保护层；使用侧向湿法刻蚀工艺刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅。使用发明一种避免双刻蚀阻挡层引起的接触孔不通的方法，有效的刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，使剩余压应力的刻蚀阻挡层氮化硅不影响对P型沟道金属氧化物半导体空穴迁移率的提高，避免了在后续工艺中接触孔刻蚀不通的问题。

Description

一种避免双刻蚀阻挡层引起的接触孔不通的方法
技术领域
本发明涉及一种工艺集成方法，尤其涉及一种避免双刻蚀阻挡层引起的接触孔不通的方法。
背景技术
在半导体制造工艺中，随着特征尺寸的持续缩小进入纳米时代，提升互补金属氧化物半导体器件性能受到衍生的短沟道效应，和传统介电质厚度已趋近极限等物理限制，难以简单地沿用传统的等比例缩小的方法。
应变技术通过引入适当的应变，改变沟道区硅的能带结构，进而提高载流子的迁移率，从而使等比例缩小时能够继续提高器件的性能，因此受到广泛的开发和应用。有多种技术可在沟道区域产生应变，如在介电锗硅衬底上形成应变硅或者在绝缘衬底上形成应变硅等。另一种不需对制程做很大变动就可显著提升器件性能的应变技术是接触孔刻蚀阻挡层（contact etch stop layer，简称 CESL)的应用，通过在沟道中引入适当的压应力和张应力能分别提高N型沟道金属氧化物半导体（negative channel metal-oxidesemiconductor，简称NMOS）的电子迁移率，如图1所示。
双刻蚀阻挡层技术的应变硅工艺集成技术需要对P型沟道金属氧化物半导体（positive channel metal-oxide semiconductor，简称PMOS）通道金属氧化物半导体进行单独优化。研究表明，先引入P型沟道金属氧化物半导体的张应力氮化物, 再引入N型沟道金属氧化物半导体的压应力更有利于N型沟道金属氧化物半导体的性能提升， 如图2所示。
其中，所以通常DCESL的工艺流程为：
1、张应力的刻蚀阻挡层氮化物淀积；
2、光刻（用NWELL光罩），刻蚀去除N型沟道金属氧化物半导体上的氮化物；
3、压应力刻蚀阻挡层氮化物淀积;
4、光刻（用PWELL光罩），刻蚀去除P型沟道金属氧化物半导体上的氮化物；
因为互补金属氧化物半导体的N型阱和P型阱有交叠区，根据上述的工艺流程，会在N型阱和P型阱交叠区形成两层重叠的刻蚀阻挡层氮化物。 而部分连接器件的接触孔会落在该交叠区内，和N型阱, P型阱内的接触孔底部只有一层刻蚀阻挡层相比，这部分N型阱与P型阱的交叠区的接触孔对后续的接触孔刻蚀造成很大困难，容易导致接触孔刻蚀不通，如图3所示，直接影响产品性能和良率。
发明内容
发明公开了一种避免双刻蚀阻挡层引起的接触孔不通的方法。用以解决现有技术中互补金属氧化物半导体的N型阱和P型阱有交叠区，交叠区内N型阱和P型阱的刻蚀阻挡层氮化物形成两层重叠，在对N型阱与P型阱的交叠区的接触孔对后续的接触孔刻蚀造成很大困难，并容易导致接触孔不通的问题发生。
为实现上述目的，发明采用的技术方案是：
一种避免双刻蚀阻挡层引起的接触孔不通的方法，包括：首先进行第一层张应力的刻蚀阻挡层氮化硅淀积，对张应力的刻蚀阻挡层氮化硅光刻，并刻蚀去除N型沟道金属氧化物半导体上的氮化硅；在进行第二层压应力的刻蚀阻挡层氮化硅淀积，对压应力的刻蚀阻挡层氮化硅光刻，并刻蚀去除P型沟道金属氧化物半导体上的氮化硅，形成第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅，并且在N型阱与P型阱交叠处有重叠的氮化硅，其中，以下的工艺步骤依次为：
步骤一，在所述第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅上表面分别生长一层氧化硅作为后续湿法刻蚀的保护层；
步骤二，使用侧向湿法刻蚀工艺刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅；
步骤三，使用湿法刻蚀工艺刻蚀掉位于第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅上表面分别生长的一层氧化硅保护层
步骤四，进行接触孔绝缘氧化层的淀积，接触孔绝缘氧化层的化学机械抛光，接触通孔的光刻和刻蚀，接触通孔的金属钨淀积以及金属钨的化学机械抛光，从而完成器件的接触连接。
上述的工艺方法，其中，所述步骤二中，所述侧向湿法刻蚀工艺是由对所述N型阱与P型阱交叠部分上层压应力的刻蚀阻挡层氮化硅一侧裸露在外的一侧面进行使用侧向湿法刻蚀工艺，并刻蚀掉N型阱与P型阱交叠处的上层压应力的刻蚀阻挡层氮化硅。
上述的工艺方法，其中，所述步骤一中所述氧化硅保护层，其生长方法为化学气相淀积法或炉管扩散法。
上述的工艺方法，其中，所述步骤一中所述氧化硅保护层的厚度为10nm至500nm。
上述的工艺方法，其中，所述第一层张应力的刻蚀阻挡层氮化硅的应力为100Mpa 至3.0Gpa。
上述的工艺方法，其中，所述第一层张应力的刻蚀阻挡层氮化硅的厚度为10nm至500nm。
上述的工艺方法，其中，所述第二层压应力的刻蚀阻挡层氮化硅的应力为-100Mpa 至-3.0Gpa
上述的工艺方法，其中，所述第二层压应力的刻蚀阻挡层氮化硅的厚度为10nm至500nm。
上述的工艺方法，其中，所述第二层压应力的刻蚀阻挡层氮化硅的部分覆盖第一层压应力的刻蚀阻挡层氮化硅上表面氧化硅保护层上。
上述的工艺方法，其中，在步骤二的侧向湿法刻蚀工艺中，需要具备的氮化硅对氧化硅刻蚀速率的比率至少为3：1。
上述的工艺方法，其中，所述侧向湿法刻蚀工艺中刻蚀氮化硅为P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，使剩余压应力的刻蚀阻挡层氮化硅不影响对N型沟道金属氧化物半导体空穴迁移率的提高。
上述的工艺方法，其中，在所述步骤三的湿法刻蚀工艺中，需要具备的氧化硅对氮化硅刻蚀速率的比率至少为3：1。
上述的工艺方法，其中，所述张应力的刻蚀阻挡层氮化硅光刻为N型阱光罩。
上述的工艺方法，其中，所述压应力的刻蚀阻挡层氮化硅光刻为P型阱光罩。
本发明的一种避免双刻蚀阻挡层引起的接触孔不通的方法，采用了如下方案具有以下效果，使用侧向湿法刻蚀工艺，刻蚀氮化硅为P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，并刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，使剩余压应力的刻蚀阻挡层氮化硅不影响对N型沟道金属氧化物半导体空穴迁移率的提高，避免了在后续工艺中接触孔刻蚀不通的问题。
附图说明
通过阅读参照如下附图对非限制性实施例所作的详细描述，发明的其它特征，目的和优点将会变得更明显。
图1为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的应变刻蚀阻挡层示意图；
图2为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的引入应变刻蚀阻挡层的次序对NMOS和PMOS影响示意图；
图3为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的氮化硅层重叠造成接触孔刻蚀不同的示意图；
图4为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的形成第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅后的示意图；
图5为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的侧向湿法刻蚀工艺的示意图；
图6为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的湿法工艺示意图；
图7为发明一种避免双刻蚀阻挡层引起的接触孔不通的方法的经改进工艺后的后续完成器件的示意图。
参考图序：P型沟道金属氧化物半导体2、N型沟道金属氧化物半导体3、张应力的刻蚀阻挡层氮化硅8、压应力的刻蚀阻挡层氮化硅9、接触孔11、接触连接12、氧化硅13。
具体实施方式
为了使发明实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本发明。
请参看图4所示，一种避免双刻蚀阻挡层引起的接触孔不通的方法，包括：首先进行第一层张应力的刻蚀阻挡层氮化硅8淀积，对张应力的刻蚀阻挡层氮化硅8光刻，并刻蚀去除N型沟道金属氧化物半导体3上的氮化硅；在进行第二层压应力的刻蚀阻挡层氮化硅9淀积，对压应力的刻蚀阻挡层氮化硅9光刻，并刻蚀去除P型沟道金属氧化物半导体2上的氮化硅，形成第一层张应力的刻蚀阻挡层氮化硅8与第二层压应力的刻蚀阻挡层氮化硅9，并且在N型阱与P型阱交叠处有重叠的氮化硅，其中，以下的工艺步骤依次为：
步骤一，在第一层张应力的刻蚀阻挡层氮化硅8与第二层压应力的刻蚀阻挡层氮化硅9上表面分别生长一层氧化硅13作为后续湿法刻蚀的保护层；
步骤二，如图5所示，使用侧向湿法刻蚀工艺刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅9；
步骤三，如图6所示，使用湿法刻蚀工艺刻蚀掉位于第一层张应力的刻蚀阻挡层氮化硅8与第二层压应力的刻蚀阻挡层氮化硅9上表面分别生长的一层氧化硅13保护层；
步骤四，如图7所示，进行接触孔11绝缘氧化层的淀积，接触孔11绝缘氧化层的化学机械抛光，接触通孔11的光刻和刻蚀，接触通孔11的金属钨淀积以及金属钨的化学机械抛光，从而完成器件的接触连接12。
进一步的，在本发明的具体实施例中，步骤二中，侧向湿法刻蚀工艺是由对N型阱与P型阱交叠部分上层压应力的刻蚀阻挡层氮化硅9一侧裸露在外的一侧面进行使用侧向湿法刻蚀工艺，并刻蚀掉N型阱与P型阱交叠处的上层压应力的刻蚀阻挡层氮化硅9。
进一步的，在本发明的具体实施例中，步骤一中氧化硅13保护层，其生长方法为化学气相淀积法或炉管扩散法。
进一步的，在本发明的具体实施例中，步骤一中氧化硅13保护层的厚度为10nm至500nm。
进一步的，在本发明的具体实施例中，第一层张应力的刻蚀阻挡层氮化硅8的应力为100Mpa 至3.0Gpa。
进一步的，在本发明的具体实施例中，第一层张应力的刻蚀阻挡层氮化硅8的厚度为10nm至500nm。
进一步的，在本发明的具体实施例中，第二层压应力的刻蚀阻挡层氮化硅9的应力为-100Mpa 至-3.0Gpa
进一步的，在本发明的具体实施例中，第二层压应力的刻蚀阻挡层氮化硅9的厚度为10nm至500nm。
进一步的，在本发明的具体实施例中，第二层压应力的刻蚀阻挡层氮化硅9的部分覆盖第一层张应力的刻蚀阻挡层氮化硅8上表面氧化硅13保护层上。
进一步的，在本发明的具体实施例中，在步骤二的侧向湿法刻蚀工艺中，需要具备的氮化硅对氧化硅刻蚀速率的比率至少为3：1。
进一步的，在本发明的具体实施例中，侧向湿法刻蚀工艺中刻蚀氮化硅为P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅9，刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅9，使剩余压应力的刻蚀阻挡层氮化硅9不影响对N型沟道金属氧化物半导体空穴迁移率的提高。
进一步的，在本发明的具体实施例中，在步骤三的湿法刻蚀工艺中，需要具备的氧化硅对氮化硅刻蚀速率的比率至少为3：1。
进一步的，在本发明的具体实施例中，张应力的刻蚀阻挡层氮化硅8光刻为N型阱光罩。
进一步的，在本发明的具体实施例中，压应力的刻蚀阻挡层氮化硅9光刻为P型阱光罩。综上所述，发明一种避免双刻蚀阻挡层引起的接触孔不通的方法，有效的使用侧向湿法刻蚀工艺，刻蚀氮化硅为P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，并刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，使剩余压应力的刻蚀阻挡层氮化硅不影响对N型沟道金属氧化物半导体空穴迁移率的提高，避免了在后续工艺中接触孔刻蚀不通的问题。
以上对发明的具体实施例进行了描述。需要理解的是，发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响发明的实质内容。

Claims (13)

1.一种避免双刻蚀阻挡层引起的接触孔不通的方法，包括：首先进行第一层张应力的刻蚀阻挡层氮化硅淀积，对张应力的刻蚀阻挡层氮化硅光刻，并刻蚀去除P型沟道金属氧化物半导体上的氮化硅；在进行第二层压应力的刻蚀阻挡层氮化硅淀积，对压应力的刻蚀阻挡层氮化硅光刻，并刻蚀去除N型沟道金属氧化物半导体上的氮化硅，形成第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅，并且在N型阱与P型阱交叠处有重叠的氮化硅，其特征在于，以下的工艺步骤依次为：
步骤一，在所述第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅上表面分别生长一层氧化硅作为后续湿法刻蚀的保护层；
步骤二，使用侧向湿法刻蚀工艺刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅；
步骤三，使用湿法刻蚀工艺刻蚀掉位于第一层张应力的刻蚀阻挡层氮化硅与第二层压应力的刻蚀阻挡层氮化硅上表面分别生长的一层氧化硅保护层；
步骤四，进行接触孔绝缘氧化层的淀积，接触孔绝缘氧化层的化学机械抛光，接触通孔的光刻和刻蚀，接触通孔的金属钨淀积以及金属钨的化学机械抛光，从而完成器件的接触连接；
其中，所述步骤二中，所述侧向湿法刻蚀工艺是由对所述N型阱与P型阱交叠部分上层压应力的刻蚀阻挡层氮化硅一侧裸露在外的一侧面进行使用侧向湿法刻蚀工艺，并刻蚀掉N型阱与P型阱交叠处的上层压应力的刻蚀阻挡层氮化硅。
2.根据权利要求1所述的方法，其特征在于，所述步骤一中所述氧化硅保护层，其生长方法为化学气相淀积法或炉管扩散法。
3.根据权利要求1所述的方法，其特征在于，所述步骤一中所述氧化硅保护层的厚度为10nm至500nm。
4.根据权利要求1所述的方法，其特征在于，所述第一层张应力的刻蚀阻挡层氮化硅的应力为100Mpa至3.0Gpa。
5.根据权利要求1所述的方法，其特征在于，所述第一层张应力的刻蚀阻挡层氮化硅的厚度为10nm至500nm。
6.根据权利要求1所述的方法，其特征在于，所述第二层压应力的刻蚀阻挡层氮化硅的应力为-100Mpa至-3.0Gpa
7.根据权利要求1所述的方法，其特征在于，所述第二层压应力的刻蚀阻挡层氮化硅的厚度为10nm至500nm。
8.根据权利要求1所述的方法，其特征在于，所述第二层压应力的刻蚀阻挡层氮化硅的部分覆盖第一层压应力的刻蚀阻挡层氮化硅上表面氧化硅保护层上。
9.根据权利要求1所述的方法，其特征在于，在步骤二的侧向湿法刻蚀工艺中，需要具备的氮化硅对氧化硅刻蚀速率的比率至少为3：1。
10.根据权利要求1所述的方法，其特征在于，所述侧向湿法刻蚀工艺中刻蚀氮化硅为P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，刻蚀掉P型阱与N型阱交叠部分上层的压应力的刻蚀阻挡层氮化硅，使剩余压应力的刻蚀阻挡层氮化硅不影响对P型沟道金属氧化物半导体空穴迁移率的提高。
11.根据权利要求1所述的方法，其特征在于，在所述步骤三的湿法刻蚀工艺中，需要具备的氧化硅对氮化硅刻蚀速率的比率至少为3：1。
12.根据权利要求1所述的方法，其特征在于，所述张应力的刻蚀阻挡层氮化硅光刻为N型阱光罩。
13.根据权利要求1所述的方法，其特征在于，所述压应力的刻蚀阻挡层氮化硅光刻为P型阱光罩。
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