CN103367253B - 鳍式场效应管的形成方法 - Google Patents
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Abstract
一种鳍式场效应管的形成方法,包括:在同一工艺步骤中形成位于所述栅极结构两侧的第一外延层和第二外延层,所述第一外延层包裹暴露于基底表面的第一鳍部,所述第二外延层包裹暴露于基底表面的第二鳍部,所述第一外延层和第二外延层均具有第一应力类型;在形成第一外延层和第二外延层后,形成覆盖所述第二外延层、但暴露出第一外延层的掩膜层;以所述掩膜层为掩膜,去除所述第一外延层和部分第一鳍部,形成开口;在所述开口内形成第三外延层,所述第三外延层具有第二应力类型,所述第二应力类型与所述第一应力类型相反。形成CMOS鳍式场效应管时工艺步骤少、工艺简单,生产效率高。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展,工艺节点逐渐减小,后栅(gate-last)工艺得到了广泛应用,以获得理想的阈值电压,改善器件性能。但是当器件的特征尺寸(CD,Critical Dimension)进一步下降时,即使采用后栅工艺,常规的MOS场效应管的结构也已经无法满足对器件性能的需求,多栅器件作为常规器件的替代得到了广泛的关注。
鳍式场效应管(Fin FET)是一种常见的多栅器件,图1示出了现有技术的一种鳍式场效应管的立体结构示意图。如图1所示,包括:半导体衬底10,所述半导体衬底10上形成有凸出的鳍部14,鳍部14一般是通过对半导体衬底10刻蚀后得到的;介质层11,覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分;栅极结构12,横跨在所述鳍部14上,覆盖所述鳍部14的顶部和侧壁,栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET,鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区,即具有多个栅,有利于增大驱动电流,改善器件性能。
然而,现有技术在形成CMOS(Complementary Metal OxideSemiconductor,互补金属氧化物半导体)Fin FET时,需要先后形成多个掩膜,分别在CMOS的n区和p区形成Fin FET,其形成步骤繁多、工艺复杂,不利于提高生产效率。
更多关于鳍式场效应管的结构及形成方法请参考专利号为“US7868380B2”的美国专利。
发明内容
本发明解决的问题是提供一种鳍式场效应管的形成方法,形成CMOS FinFET时工艺步骤少、工艺简单,生产效率高。
为解决上述问题,本发明的实施例提供了一种鳍式场效应管的形成方法,包括:
提供基底,所述基底包括第一区域、与所述第一区域相隔的第二区域、以及第一区域和第二区域之间的隔离区;
形成贯穿所述第一区域的基底的第一鳍部,以及贯穿所述第二区域的基底的第二鳍部,所述第一鳍部的表面高于所述基底表面,所述第二鳍部的表面高于所述基底表面;
形成横跨所述第一鳍部和第二鳍部的栅极结构;
形成位于所述栅极结构两侧的第一外延层和第二外延层,所述第一外延层包裹暴露于基底表面的第一鳍部,所述第二外延层包裹暴露于基底表面的第二鳍部,所述第一外延层和第二外延层均具有第一应力类型;
在形成第一外延层和第二外延层后,形成覆盖所述第二外延层、但暴露出第一外延层的掩膜层;
以所述掩膜层为掩膜,去除所述第一外延层和部分第一鳍部,形成开口;
在所述开口内形成第三外延层,所述第三外延层具有第二应力类型,所述第二应力类型与所述第一应力类型相反。
可选地,所述第一外延层和第二外延层在同一工艺步骤中形成,所述第一外延层和第二外延层的形成方法为选择性外延沉积工艺。
可选地,当所述第一区域用于形成n型鳍式场效应管,所述第二区域用于形成p型鳍式场效应管时,所述第一应力类型为压应力型,第二应力类型为拉应力型。
可选地,当所述第一区域用于形成p型鳍式场效应管,所述第二区域用于形成n型鳍式场效应管时,所述第一应力为拉应力型,第二应力类型为压应力型。
可选地,所述压应力型的材料为SiGe。
可选地,所述拉应力型的材料为SiP或SiC。
可选地,还包括:形成第一外延层和第二外延层后,去除部分厚度的基底。
可选地,还包括:去除部分厚度的基底后,形成覆盖所述第一外延层和第二外延层的应力层。
可选地,还包括:形成覆盖所述应力层的可流动绝缘层。
可选地,还包括:去除部分厚度的基底后,形成覆盖所述第一外延层和第二外延层的可流动绝缘层。
可选地,还包括:形成覆盖所述可流动绝缘层的应力层。
可选地,所述应力层具有第一应力类型。
可选地,所述可流动绝缘层的材料为氧化硅或氮化硅。
可选地,所述可流动绝缘层的形成步骤为:形成覆盖所述应力层或覆盖所述第一外延层和第二外延层的可流动薄膜;对所述可流动薄膜进行氧化或氮化处理。
可选地,所述可流动薄膜的材料为硼磷硅玻璃、硼硅玻璃、磷硅玻璃、聚乙烯氧化硅、聚乙烯氮化硅或正硅酸乙酯。
可选地,对所述可流动薄膜进行氧化处理时采用的气体为氧气或臭氧。
可选地,当采用臭氧对所述可流动薄膜进行氧化处理时,其工艺参数包括:反应腔的压强为600-760托,反应温度为150-300℃,反应时间为8-15分钟。
可选地,当采用氧气对所述可流动薄膜进行等离子氧化处理时,其工艺参数包括:反应腔的压强为600-760托,反应温度为300-500℃,反应时间为15-50秒。
可选地,所述隔离区中基底的材料为氧化硅或氮化硅。
可选地,所述隔离区中基底的形成方法为低压化学气相沉积或等离子化学气相沉积。
与现有技术相比,本发明的实施例具有以下优点:
先在同一工艺步骤中形成第一区域的第一外延层和第二区域的第二外延层,所述第二外延层的应力类型与后续在第二区域形成的鳍式场效应管的类型相对应,然后形成掩膜层,所述掩膜层暴露出位于第一区域的第一外延层,去除所述第一区域的第一外延层,再在第一区域的第一鳍部表面形成第三外延层,所述第三外延层的应力类型与后续在第一区域形成的鳍式场效应管的类型相对应。本发明实施例的形成方法中,通过一次掩膜就在第二区域形成了第二外延层,在第一区域形成了第三外延层,达到了工艺目的,即各区域沟道区的载流子迁移率高,大大节省了工艺步骤,形成工艺简单。
附图说明
图1是现有技术的鳍式场效应管的立体结构示意图;
图2是本发明实施例的鳍式场效应管的形成方法的流程示意图;
图3-图9是本发明实施例的鳍式场效应管的形成过程的剖面结构示意图;
图10-图11是本发明实施例的鳍式场效应管的形成过程的俯视结构示意图。
具体实施方式
正如背景技术所述,现有技术在形成CMOS Fin FET时,需要先后形成多个掩膜,分别在CMOS的n区和p区形成Fin FET,其形成步骤繁多、工艺复杂,不利于提高生产效率。
经过研究,发明人发现,现有技术形成CMOS Fin FET的过程中,有些步骤并非必不可少的,可以通过合适的规划,使形成CMOS Fin FET的工艺步骤最少,且形成的CMOS Fin FET的n区和p区的载流子迁移率高,鳍式场效应管的性能好。
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
请参考图2,本发明实施例的鳍式场效应管的形成方法,包括:
步骤S201,提供基底,所述基底包括第一区域、与所述第一区域相隔的第二区域、以及第一区域和第二区域之间的隔离层;
步骤S203,形成贯穿所述第一区域的基底的第一鳍部,以及贯穿所述第二区域的基底的第二鳍部,所述第一鳍部的表面高于所述基底表面,所述第二鳍部的表面高于所述基底表面;
步骤S205,形成横跨所述第一鳍部和第二鳍部的栅极结构;
步骤S207,形成位于所述栅极结构两侧的第一外延层和第二外延层,所述第一外延层包裹暴露于基底表面的第一鳍部,所述第二外延层包裹暴露于基底表面的第二鳍部,所述第一外延层和第二外延层均具有第一应力类型;
步骤S209,在形成第一外延层和第二外延层后,形成覆盖所述第二外延层、但暴露出第一外延层的掩膜层;
步骤S211,以所述掩膜层为掩膜,去除所述第一外延层和部分第一鳍部,形成开口;
步骤S213,在所述开口内形成第三外延层,所述第三外延层具有第二应力类型,所述第二应力类型与所述第一应力类型相反。
请参考图3,提供基底300,所述基底300包括第一区域300a、与所述第一区域300a相隔的第二区域300b、以及第一区域300a和第二区域300b之间的隔离层300c。
所述基底300用于作为后续工艺的工作平台。在本发明的实施例中,所述第一区域300a为CMOS Fin FET的p区,用于形成p型的鳍式场效应管;所述第二区域300b为CMOS Fin FET的n区,用于形成n型的鳍式场效应管;所述隔离层300c用于隔离第一区域300a和第二区域300b,所述隔离区300c中基底300的材料为氧化硅或氮化硅,所述隔离区300c中基底300的形成方法为低压化学气相沉积(LPCVD)或等离子化学气相沉积(Plasma CVD)。
需要说明的是,在本发明的其他实施例中,还可以为:所述第一区域300a为n区,用于形成n型鳍式场效应管,所述第二区域300b为p区,用于形成p型鳍式场效应管。
请继续参考图3,形成贯穿所述第一区域300a的基底300的第一鳍部301,以及贯穿所述第二区域300b的基底300的第二鳍部302,所述第一鳍部301的表面高于所述基底300表面,所述第二鳍部302的表面高于所述基底300表面。
所述第一鳍部301和第二鳍部302均用于后续形成鳍式场效应管。在本发明的实施例中,所述第一鳍部301用于形成p型的鳍式场效应管,所述第二鳍部302用于形成n型的鳍式场效应管。所述第一鳍部301和第二鳍部302的形成方法为选择性外延沉积工艺,由于形成鳍部的工艺已为本领域技术人员所熟知,在此不再赘述。
需要说明的是,在本发明的其他实施例中,也可以采用绝缘材料例如氧化硅形成基底300,分别在第一区域300a和第二区域300b刻蚀所述基底300,形成第一鳍部301和第二鳍部302。
请参考图10,图10为本发明实施例的鳍式场效应管的形成过程中的俯视示意图,形成横跨所述第一鳍部301和第二鳍部302的栅极结构303。
所述栅极结构303位于基底300表面,覆盖所述第一鳍部301的顶部和侧壁、并覆盖所述第二鳍部302的顶部和侧壁。所述栅极结构303包括位于所述基底300表面、覆盖所述第一鳍部301的顶部和侧壁、并覆盖所述第二鳍部302的顶部和侧壁的栅介质层(未图示),以及覆盖所述栅介质层的栅电极层。所述栅介质层的材料为氧化硅或高K介质;所述栅电极层的材料为多晶硅或金属。在本发明的实施例中,所述栅介质层的材料为高K介质,所述栅电极层的材料为金属,以利于形成性能更好的鳍式场效应管。
请结合参考图4和图11,图11为图4的俯视示意图。形成位于所述栅极结构303两侧的第一外延层304和第二外延层305,所述第一外延层304包裹暴露于基底300表面的第一鳍部301,所述第二外延层305包裹暴露于基底300表面的第二鳍部302,所述第一外延层304和第二外延层305均具有第一应力类型。
随着半导体技术的发展,工艺节点的逐渐减小,如果直接在鳍部内掺杂形成源/漏区,后续形成的鳍式场效应管的沟道区载流子迁移率低,鳍式场效应管的性能不够稳定,而且,后续形成导电插塞时,导电插塞与鳍部之间的接触面积小,容易造成鳍式场效应管的驱动能力下降。
发明人发现,可以通过控制沟道区的应力来提高鳍式场效应管沟道区的载流子迁移率,提高鳍式场效应管的性能。例如,对于n型鳍式场效应管,可以使鳍式场效应管的沟道区内产生拉应力,提高n型鳍式场效应管的性能。而增加导电插塞与鳍部之间接触面积,则可以通过在鳍部表面形成具有导电能力、且横截面积大于鳍部的中间层解决。
如果先后采用多个掩膜,分别在CMOS的n区和p区形成Fin FET,其形成步骤繁多、工艺复杂,不利于提高生产效率。
经过进一步研究,发明人发现,现有技术形成CMOS Fin FET的过程中,有些步骤并非必不可少的,可以通过合适的规划,使形成CMOS Fin FET的工艺步骤最少,且形成的CMOS Fin FET的n区和p区的载流子迁移率高,鳍式场效应管的性能好。
更进一步的,发明人发现,可以先在第一鳍部301和第二鳍部302表面先形成具有第一应力类型的外延层,然后形成掩膜薄膜,去除与实际工艺需求不符的那个区域的鳍部表面的外延层,再以所述掩膜薄膜为掩膜,在所述与实际工艺需求不符的那个区域的鳍部表面形成具有第二应力类型的外延层。
具体的,在本发明的实施例中,所述第一外延层304和第二外延层305的材料为SiP或SiC,所述第一外延层304和第二外延层305在同一工艺步骤中形成。由于磷(P)或碳(C)在常温下的晶格常数小于硅的晶格常数,第一外延层304和第二外延层305可以分别在第一鳍部301和第二鳍部302内引入拉应力,后续可以提高n型鳍式场效应管的沟道区的载流子迁移率。
由于在本发明的实施例中,所述第一应力类型为拉应力型,即在对应的鳍式场效应管的沟道区引入了拉应力。所述第二区域300b用于形成n型鳍式场效应管,因此后续工艺步骤中会将第二外延层305予以保留,以在n型鳍式场效应管的沟道区内引入拉应力,提高其沟道区的载流子迁移率,提高n型鳍式场效应管的性能。
所述第一外延层304和第二外延层305采用选择性沉积工艺形成,由于各个晶向方向上生长速率存在不同,采用选择性沉积工艺形成的第一外延层304和第二外延层305为如图4所示的六面体形。
需要说明的是,在本发明的其他实施例中,所述第一应力类型也可以为压应力型。当所述第一外延层304和第二外延层305为压应力型时,则在后续工艺中需要去除用于形成n型鳍式场效应管的那个区域的外延层,例如第二区域300b的第二外延层305。
请参考图5,形成第一外延层304和第二外延层305后,去除部分厚度的基底300。
为了使后续形成的鳍式场效应管沟道区的载流子迁移率更高,鳍式场效应管沟道区的性能更优越,本发明的实施例中,还包括:形成第一外延层304和第二外延层305后,去除部分厚度的基底300。
去除部分厚度的基底300,以利于后续形成可流动绝缘层和应力层。所述去除部分厚度的基底300的工艺为刻蚀工艺,例如干法刻蚀。由于刻蚀基底300的工艺已为本领域技术人员所熟知,在此不再赘述。
请参考图6,去除部分厚度的基底后,形成覆盖所述第一外延层304和第二外延层305的应力层306,并形成覆盖所述应力层306的可流动绝缘层307。
所述应力层306的材料与第一外延层304和第二外延层305的材料相同,用于进一步增加鳍式场效应管的沟道区的载流子迁移率。在本发明的实施例中,所述应力层306的材料为SiP或SiC。由于在形成应力层306前,先去除了部分厚度的基底300,因此应力层306还包裹了部分第一鳍部301和第二鳍部302,更有助于增加后续形成的鳍式场效应管的沟道区的应力,提高载流子迁移率。
所述应力层306的形成工艺为沉积工艺,例如物理气相沉积或化学气相沉积工艺。由于采用沉积工艺形成应力层306的工艺已为本领域技术人员所熟知,在此不再赘述。
所述可流动绝缘层307用于隔离相邻的鳍式场效应管,并且由于所述可流动绝缘层307具有与应力层306不同的晶格常数,可以进一步为鳍式场效应管提供其需要的应力,使其性能更加稳定。所述可流动绝缘层307的形成步骤包括:形成覆盖所述应力层306的可流动薄膜(未图示);对所述可流动薄膜进行氧化或氮化处理。
其中,所述可流动薄膜的流动性好,有助于后续形成平坦度好的可流动绝缘层,所述可流动薄膜的材料为硼磷硅玻璃、硼硅玻璃、磷硅玻璃、聚乙烯氧化硅、聚乙烯氮化硅或正硅酸乙酯。对所述可流动薄膜进行氧化或氮化处理后,形成的可流动绝缘层307的材料为氧化硅或氮化硅,其表面平坦度好,后续形成的鳍式场效应管的性能好。
如果对可流动薄膜进行氧化处理,采用的气体为氧气或臭氧。本发明的一个实例中,采用臭氧对所述可流动薄膜进行氧化处理,其工艺参数包括:反应腔的压强为600-760托,反应温度为150-300℃,反应时间为8-15分钟。由于臭氧的氧化性更强,在较低温度下即可进行氧化处理,工艺条件简单。
本发明的另一个实例中,采用氧气对所述可流动薄膜进行等离子(plasma)氧化处理时,其工艺参数包括:反应腔的压强为600-760托,反应温度为300-500℃,反应时间为15-50秒。氧气的氧化性较臭氧弱,因此,需要在较高的温度下,被等离子体化后才能对可流动薄膜进行氧化处理,工艺要求相对较高,但是只需要15-50秒即可氧化可流动薄膜,反应时间短,节省工艺时间。
需要说明的是,在本发明的其他实施例中,所述可流动绝缘层307和应力层306的位置还可以互换,即去除部分厚度的基底300后,形成覆盖剩余的所述基底300、第一外延层304和第二外延层305表面的可流动绝缘层307,然后形成覆盖所述可流动绝缘层307的应力层306;或者去除部分厚度的基底300后,仅在剩余的基底300、第一外延层304和第二外延层305表面形成可流动绝缘层307或应力层306。
请参考图7,形成覆盖所述第二区域300b的可流动绝缘层307、但暴露出第一区域300a的可流动绝缘层307的掩膜层308。
如果在用于形成p型鳍式场效应管的沟道区引入压应力,则会降低其沟道区的载流子迁移率。因此,在本发明的实施例中,后续工艺步骤中需要去除第一鳍部301表面的第一外延层304,并在第一鳍部301表面形成新的、有助于提高p型鳍式场效应管沟道区的载流子迁移率的外延层。
所述掩膜层308的材料为光刻胶,采用光刻胶形成掩膜层308的工艺已为本领域技术人员所熟知,在此不再赘述。
需要说明的是,在本发明的实施例中,所述掩膜层308还覆盖部分隔离区的可流动绝缘层307。
需要说明的是,在本发明的其他实施例中,若第一外延层304和第二外延层305的材料为SiGe,所述第一外延层304和第二外延层305在鳍式场效应管的沟道区引入的为压应力,则所述掩膜层308覆盖第一区域300a的可流动绝缘层307,暴露第二区域300b的可流动绝缘层307。
需要说明的是,在本发明的其他实施例中,所述掩膜层308还可以直接覆盖所述第一外延层304,暴露出第二外延层305的表面;或者直接覆盖所述第二外延层305,暴露出第一外延层304的表面。
请参考图8,以所述掩膜层308为掩膜,去除第一区域300a的可流动绝缘层307、第一区域300a的应力层306、第一外延层304(图7所示)以及部分第一鳍部301,形成开口309。
所述开口309用于后续形成第三外延层。所述去除第一区域300a的可流动绝缘层307、第一区域300a的应力层306、第一外延层304以及部分第一鳍部301的工艺为刻蚀工艺,例如干法刻蚀。由于刻蚀工艺已为本领域技术人员所熟知,在此不再赘述。
需要说明的是,由于刻蚀工艺时,刻蚀所述第一外延层的速率大于刻蚀所述基底300的速率,且覆盖第一外延层部分的可流动层307和应力层306较基底表面部分的可流动层厚,刻蚀后,所述第一区域的基底300表面还具有可流动层307和应力层306。
请参考图9,在所述开口309(图8所示)内形成第三外延层310,所述第三外延层310具有第二应力类型,所述第二应力类型与所述第一应力类型相反。
所述第三外延层310用于作为第一区域300a的p型鳍式场效应管的源/漏区,并提高所述p型鳍式场效应管的沟道区的应力和载流子迁移率。所述第三外延层310的形成工艺为选择性外延沉积工艺。所述第三外延层310具有与第一应力类型相反的第二应力类型。在本发明的实施例中,所述第三外延层310具有压应力型,其材料为SiGe。
上述步骤完成之后,本发明实施例的鳍式场效应管的制作完成。先在同一工艺步骤中形成第一区域的第一外延层和第二区域的第二外延层,所述第二外延层的应力类型与后续在第二区域形成的鳍式场效应管的类型相对应,然后形成掩膜层,所述掩膜层暴露出位于第一区域的第一外延层,去除所述第一区域的第一外延层,再在第一区域的第一鳍部表面形成第三外延层,所述第三外延层的应力类型与后续在第一区域形成的鳍式场效应管的类型相对应。本发明实施例的形成方法中,通过一次掩膜就在第二区域形成了第二外延层,在第一区域形成了第三外延层,达到了工艺目的,即各区域沟道区的载流子迁移率高,大大节省了工艺步骤,形成工艺简单。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (20)
1.一种鳍式场效应管的形成方法,其特征在于,包括:
提供基底,所述基底包括第一区域、与所述第一区域相隔的第二区域、以及第一区域和第二区域之间的隔离区;
形成贯穿所述第一区域的基底的第一鳍部,以及贯穿所述第二区域的基底的第二鳍部,所述第一鳍部的表面高于所述基底表面,所述第二鳍部的表面高于所述基底表面;
形成横跨所述第一鳍部和第二鳍部的栅极结构;
形成位于所述栅极结构两侧的第一外延层和第二外延层,所述第一外延层包裹暴露于基底表面的第一鳍部,所述第二外延层包裹暴露于基底表面的第二鳍部,所述第一外延层和第二外延层均具有第一应力类型;
在形成第一外延层和第二外延层后,形成覆盖所述第二外延层、但暴露出第一外延层的掩膜层;
以所述掩膜层为掩膜,去除所述第一外延层和部分第一鳍部,形成开口;
在所述开口内形成第三外延层,所述第三外延层具有第二应力类型,所述第二应力类型与所述第一应力类型相反。
2.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述第一外延层和第二外延层在同一工艺步骤中形成,所述第一外延层和第二外延层的形成方法为选择性外延沉积工艺。
3.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,当所述第一区域用于形成n型鳍式场效应管,所述第二区域用于形成p型鳍式场效应管时,所述第一应力类型为压应力型,第二应力类型为拉应力型。
4.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,当所述第一区域用于形成p型鳍式场效应管,所述第二区域用于形成n型鳍式场效应管时,所述第一应力为拉应力型,第二应力类型为压应力型。
5.如权利要求3或4所述的鳍式场效应管的形成方法,其特征在于,所述压应力型的材料为SiGe。
6.如权利要求3或4所述的鳍式场效应管的形成方法,其特征在于,所述拉应力型的材料为SiP或SiC。
7.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,还包括:形成第一外延层和第二外延层后,去除部分厚度的基底。
8.如权利要求7所述的鳍式场效应管的形成方法,其特征在于,还包括:去除部分厚度的基底后,形成覆盖所述第一外延层和第二外延层的应力层。
9.如权利要求8所述的鳍式场效应管的形成方法,其特征在于,还包括:形成覆盖所述应力层的可流动绝缘层。
10.如权利要求7所述的鳍式场效应管的形成方法,其特征在于,还包括:去除部分厚度的基底后,形成覆盖所述第一外延层和第二外延层的可流动绝缘层。
11.如权利要求10所述的鳍式场效应管的形成方法,其特征在于,还包括:形成覆盖所述可流动绝缘层的应力层。
12.如权利要求8或11所述的鳍式场效应管的形成方法,其特征在于,所述应力层具有第一应力类型。
13.如权利要求9或10所述的鳍式场效应管的形成方法,其特征在于,所述可流动绝缘层的材料为氧化硅或氮化硅。
14.如权利要求9或10所述的鳍式场效应管的形成方法,其特征在于,所述可流动绝缘层的形成步骤为:形成覆盖所述应力层或覆盖所述第一外延层和第二外延层的可流动薄膜;对所述可流动薄膜进行氧化或氮化处理。
15.如权利要求14所述的鳍式场效应管的形成方法,其特征在于,所述可流动薄膜的材料为硼磷硅玻璃、硼硅玻璃、磷硅玻璃、聚乙烯氧化硅、聚乙烯氮化硅或正硅酸乙酯。
16.如权利要求14所述的鳍式场效应管的形成方法,其特征在于,对所述可流动薄膜进行氧化处理时采用的气体为氧气或臭氧。
17.如权利要求16所述的鳍式场效应管的形成方法,其特征在于,当采用臭氧对所述可流动薄膜进行氧化处理时,其工艺参数包括:反应腔的压强为600-760托,反应温度为150-300℃,反应时间为8-15分钟。
18.如权利要求16所述的鳍式场效应管的形成方法,其特征在于,当采用氧气对所述可流动薄膜进行等离子氧化处理时,其工艺参数包括:反应腔的压强为600-760托,反应温度为300-500℃,反应时间为15-50秒。
19.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述隔离区中基底的材料为氧化硅或氮化硅。
20.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述隔离区中基底的形成方法为低压化学气相沉积或等离子化学气相沉积。
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Citations (3)
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CN102034758A (zh) * | 2009-10-07 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 集成电路元件的制造方法 |
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