CN102446766A - Mosfet形成方法 - Google Patents
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Abstract
一种MOSFET形成方法,包括:提供半导体衬底,所述半导体衬底表面形成有栅极结构,所述半导体衬底表面、栅极结构侧壁形成有保护层;依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底表面的保护层和位于栅极结构两侧部分半导体衬底,形成开口;氧化位于开口侧壁和开口底部的半导体衬底,形成氧化层;去除所述氧化层直至暴露出半导体衬底;在栅极结构两侧暴露出的半导体衬底表面形成填充开口的应力层。本发明形成的MOSFET半导体衬底的漏电流小且沟道区的应力大,器件性能优良。
Description
技术领域
本发明涉及半导体制造领域,特别涉及MOSFET形成方法。
背景技术
随着半导体技术的不断发展,集成电路集成化程度越来越高,器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如,当沟道的长度缩小到50nm之下时,器件开始表现出短沟道效应,包括载流子迁移率下降、阈值电压增大以及漏感应势垒下降(DIBL)等问题。
为了减少由于尺寸缩小造成的问题,可以通过应力技术来改善沟道区的应力,从而提高载流子的迁移率,提高器件的性能。
具体是通过使金属-氧化物-半导体场效应管(MOSFET)的沟道区产生双轴应力或者单轴应变,从而增加沟道区载流子的迁移速率,提高MOSFET的器件响应速度。具体的应变存储技术的原理是通过在MOS管的栅极下沟道处的硅原子的间距改变,减小载流子通行所受到的阻碍,也就是相当于减小了电阻,因而半导体器件发热量和能耗都会降低,而运行速度则会得到提升。比如,对于n型MOSFET来说,增大栅极下沟道处的硅原子的间距;对于p型MOSFET来说,减小栅极下沟道处的硅原子的间距。在公开号为CN101483190A的中国专利文件中,能够发现在沟道区具有应力的MOSFET及其制造方法的更多信息。
比如现有技术公开了一种在沟道区具有高应力的MOSFET及其制造方法,通过蚀刻选择性地去除源和漏延伸区,并且在半导体衬底上生长所述源和漏延伸区中的嵌入的应力产生材料,仅须在源和漏的延伸区中生长嵌入的应力产生材料,或者在源和漏延伸区和重掺杂源和漏区中生长嵌入的应力产生材料,从而提高沟道区的应力,提高器件性能。
然而采用该方式形成的MOSFET,由于应力产生材料仅位于源极和漏极的延伸区或重掺杂源极和漏极区中,其所能引起沟道区的晶格变形比较有限,对沟道区的应变影响较为有限;而且在上述技术中,其半导体衬底的纵向漏电流较高。
因此,需要一种新的MOS晶体管的形成方法,以便增大沟道区的应变和降低半导体衬底的漏电流。
发明内容
本发明解决的问题是提供一种沟道区的应变大且半导体衬底的漏电流小的MOSFET形成方法。
为解决上述问题,本发明提供一种MOSFET形成方法,包括:提供半导体衬底,所述半导体衬底表面形成有栅极结构,所述半导体衬底表面、栅极结构侧壁形成有保护层;依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底表面的保护层和位于栅极结构两侧部分半导体衬底,形成开口;氧化位于开口侧壁和开口底部的半导体衬底,形成氧化层;去除所述氧化层直至暴露出半导体衬底;在暴露出的半导体衬底表面,采用应力层填充去除所述氧化层后的开口。
与现有技术相比,本发明具有以下优点:本发明提供的MOSFET形成方法氧化位于开口侧壁和开口底部的半导体衬底,并将氧化半导体衬底形成的氧化层去除,在去除氧化层的同时去除位于开口侧壁和开口底部的半导体衬底表面的、等离子体刻蚀时产生的损伤,避免半导体衬底的纵向漏电流的产生;进一步地,本发明形成的应力层部分位于栅极结构下方,增强沟道区的晶格变形,提高沟道区的应力,提高器件性能。
附图说明
图1是本发明MOSFET形成方法的流程示意图;
图2至图7为本发明提供的MOSFET形成方法一实施例过程示意图。
具体实施方式
现有工艺形成的MOSFET,由于应力产生材料仅位于源极和漏极的延伸区或重掺杂源极和漏极区中,其所能引起沟道区的晶格变形比较有限,对沟道区的应变影响较为有限;且在上述工艺形成的MOSFET,MOSFET半导体衬底的纵向漏电流较高。
对此,发明人经过大量实验,发现所述漏电流产生的原因是在衬底内去除源和漏延伸区时,去除工艺损伤衬底,在衬底内形成表面缺陷,后续嵌入的应力产生材料与有损伤的衬底接触差,导致后续形成的MOSFET纵向漏电流较高。
为此,本发明的发明人提出一种改进的MOSFET形成方法,请参考图1,包括如下步骤:
步骤S101,提供半导体衬底,所述半导体衬底表面形成有栅极结构,所述半导体衬底表面、栅极结构侧壁形成有保护层。
步骤S102,依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底表面的保护层和位于栅极结构两侧部分半导体衬底,形成开口。
步骤S103,氧化位于开口侧壁和开口底部的半导体衬底,形成氧化层。
步骤S104,去除所述氧化层直至暴露出半导体衬底。
步骤S105,在暴露出的半导体衬底表面,采用应力层填充去除所述氧化层后的开口。
本发明提供的MOSFET形成方法氧化位于开口侧壁和开口底部的半导体衬底,并将氧化半导体衬底形成的氧化层去除,在去除氧化层的同时去除位于开口侧壁和开口底部的半导体衬底表面的、等离子体刻蚀时产生的损伤;从而降低形成的MOSFET的半导体衬底的漏电流,进一步地,本发明在去除损伤的同时,形成部分位于栅极结构下方的应力层,增强沟道区的晶格变形,提高沟道区的应力,提高器件性能。
下面结合一具体实施例对本发明MOSFET形成方法做详细说明。图2至图7为本发明提供的MOSFET形成方法一实施例过程示意图。
参考图2,提供半导体衬底100,所述半导体衬底100用于为后续工艺提供平台,所述半导体衬底100可以选自N型硅衬底、P型硅衬底、绝缘层上的硅(SOI)等衬底。
所述半导体衬底100表面形成有栅极结构,所述栅极结构包括位于半导体衬底100表面的栅介质层110、位于栅介质表面的栅电极层120以及位于栅电极层120表面的硬掩膜层130。所述栅极结构的形成方法可以参考现有的栅极结构形成工艺,采用沉积工艺和刻蚀工艺形成,在这里不再赘述。
所述栅极结构还包括形成在栅介质层110和栅电极层120侧壁的侧墙121。
依旧参考图2,所述半导体衬底100表面、栅极结构侧壁形成有保护层140。
所述保护层140的材料为介电材料,优选为氮化硅,所述保护层140用于保护栅极结构,避免在后续等离子体刻蚀工艺中,等离子体损伤栅极结构的侧壁,所述保护层140的形成工艺为沉积工艺,例如化学气相沉积。
在本实施例中,侧墙121的侧壁形成有保护层140。
在其他的实施例中,也可以直接在栅介质层110、栅电极层120和硬掩膜层130的侧壁形成保护层140。
参考图3,依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底100表面的保护层140和部分半导体衬底100,形成开口101。
所述开口101后续工艺中会填充应力层,从而提高MOSFET的沟道区的应力。
但是,采用等离子体刻蚀时,通常会在被刻蚀的器件内形成等离子体损失,在本实施例中,等离子体刻蚀部分半导体衬底100,形成开口101,会在开口101侧壁和底部的半导体衬底100表面形成损伤。
参考图4,氧化位于开口101侧壁和开口101底部的半导体衬底100,形成氧化层150。
所述氧化层150厚度视步骤S102内等离子体损伤半导体衬底100的厚度而定,通常等离子体损伤半导体衬底100的表面厚度约为5埃至45埃,为保证后续步骤完全去除等离子体损伤,本实施例中所述氧化层150厚度为5埃至100埃。
所述氧化层150的形成工艺为热氧化工艺(Thermal Oxidation)、轻等离子体氧化工艺(Soft Plasma Oxidation)或者紫外辅助氧化工艺(UV Photo AssistantOxidation)。
还需要说明的是,在执行氧化层150的形成工艺时,会氧化5埃至100埃厚度的开口101侧壁的半导体衬底100,使得形成在开口101侧壁的氧化成150位于栅极结构下方。
参考图5,去除所述氧化层150直至暴露出半导体衬底100。
所述去除工艺为湿法去除,采用稀释的HF或者HF蒸汽去除所述氧化层150,直至暴露出半导体衬底100。
需要说明的是,在执行氧化层150的形成工艺时,会氧化5埃至100埃厚度的开口101侧壁的半导体衬底100,使得形成在开口101侧壁的氧化成150位于栅极结构下方。同样地,在去除氧化层150时,也会去除栅极结构下方的氧化层150,为后续填充部分位于栅极结构下方的应力层提供技术可行性。
并且,在去除氧化层150的同时,会将形成在半导体衬底100表面的等离子体损伤也一并去除。
参考图6,在栅极结构两侧暴露出的半导体衬底100表面形成填充开口101(参见图5)的应力层160。
所述应力层160用于引起MOSFET的沟道区的晶格变形,从而提高沟道区的应力。
所述应力层160的材料为SiGe或者SiC,需要说明的是,当形成的MOSFET为n型MOSFET,应力层160的材料为SiC;当形成的MOSFET为p型MOSFET,应力层160的材料为SiGe。
应力层160的形成工艺为外延工艺,在栅极结构两侧暴露出的半导体衬底100表面形成填充开口101(参见图5)的应力层160。
需要说明的是,由于之前步骤中去除了等离子体损伤,本步骤的应力层160与表面没有损伤的半导体衬底100之间接触性能良好,且有部分应力层160位于栅极结构下方,增强沟道区的晶格变形,提高沟道区的应力,提高器件性能。
参考图7,去除保护层140和硬掩膜层130。
在本实施例中,所述保护层140与硬掩膜层130选用同样的材料氮化硅,可以在同一湿法去除工艺中去除。
后续步骤还可以参考现有技术形成源极区和漏极区,在这里就不在赘述。
本发明提供的MOSFET形成方法氧化位于开口侧壁和开口底部的半导体衬底,并将氧化半导体衬底形成的氧化层去除,在去除氧化层的同时去除位于开口侧壁和开口底部的半导体衬底表面的、等离子体刻蚀时产生的损伤,避免半导体衬底的纵向漏电流的产生;进一步地,本发明形成的应力层部分位于栅极结构下方,增强沟道区的晶格变形,提高沟道区的应力,提高器件性能。
虽然本发明已以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (7)
1.一种MOSFET形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底表面形成有栅极结构,所述半导体衬底表面、栅极结构侧壁形成有保护层;
依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底表面的保护层和位于栅极结构两侧部分半导体衬底,形成开口;
氧化位于开口侧壁和开口底部的半导体衬底,形成氧化层;
去除所述氧化层直至暴露出半导体衬底;
在暴露出的半导体衬底表面,采用应力层填充去除所述氧化层后的开口。
2.如权利要求1所述的MOSFET形成方法,其特征在于,所述氧化工艺为热氧化工艺、轻等离子体氧化工艺或者紫外辅助氧化工艺。
3.如权利要求1所述的MOSFET形成方法,其特征在于,所述氧化层的厚度为5埃至100埃。
4.如权利要求1所述的MOSFET形成方法,其特征在于,去除所述氧化层的工艺为湿法去除。
5.如权利要求4所述的MOSFET形成方法,其特征在于,所述湿法去除为采用稀释的HF或者HF蒸汽去除。
6.如权利要求1所述的MOSFET形成方法,其特征在于,所述应力层的材料为SiGe或者SiC。
7.如权利要求1所述的MOSFET形成方法,其特征在于,当MOSFET为n型MOSFET,应力层的材料为SiC;当MOSFET为p型MOSFET,应力层的材料为SiGe。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103594372A (zh) * | 2012-08-17 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件制造方法 |
CN104409355A (zh) * | 2014-11-27 | 2015-03-11 | 上海华力微电子有限公司 | 一种半导体器件的制作方法 |
CN110880455A (zh) * | 2018-09-06 | 2020-03-13 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1236483A (zh) * | 1996-09-20 | 1999-11-24 | 卡夫利科公司 | 表面微机械的多次局部氧化 |
US20040185665A1 (en) * | 2003-03-07 | 2004-09-23 | Fuji Electric Holdings Co., Ltd. | Fabrication method of semiconductor wafer |
US20080124875A1 (en) * | 2006-11-03 | 2008-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a strained channel in a semiconductor device |
US20100219474A1 (en) * | 2009-02-27 | 2010-09-02 | Stephan Kronholz | Transistor comprising an embedded semiconductor alloy in drain and source regions extending under the gate electrode |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1236483A (zh) * | 1996-09-20 | 1999-11-24 | 卡夫利科公司 | 表面微机械的多次局部氧化 |
US20040185665A1 (en) * | 2003-03-07 | 2004-09-23 | Fuji Electric Holdings Co., Ltd. | Fabrication method of semiconductor wafer |
US20080124875A1 (en) * | 2006-11-03 | 2008-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a strained channel in a semiconductor device |
US20100219474A1 (en) * | 2009-02-27 | 2010-09-02 | Stephan Kronholz | Transistor comprising an embedded semiconductor alloy in drain and source regions extending under the gate electrode |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103594372A (zh) * | 2012-08-17 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件制造方法 |
CN104409355A (zh) * | 2014-11-27 | 2015-03-11 | 上海华力微电子有限公司 | 一种半导体器件的制作方法 |
CN110880455A (zh) * | 2018-09-06 | 2020-03-13 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
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