CN104409355A - 一种半导体器件的制作方法 - Google Patents
一种半导体器件的制作方法 Download PDFInfo
- Publication number
- CN104409355A CN104409355A CN201410707086.1A CN201410707086A CN104409355A CN 104409355 A CN104409355 A CN 104409355A CN 201410707086 A CN201410707086 A CN 201410707086A CN 104409355 A CN104409355 A CN 104409355A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- substrate
- manufacture method
- etching
- germanium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 29
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000010301 surface-oxidation reaction Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 10
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910000676 Si alloy Inorganic materials 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims 1
- 239000000956 alloy Substances 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明揭示了一种半导体器件的制作方法，在衬底上形成U型腔后，在腔内进行表面氧化处理以形成氧化层，然后将氧化层去除，以扩大形成的U形腔的容积，并在腔内生长锗硅层。本发明通过将衬底材料表面氧化，然后去除氧化层，减小了U型腔内衬底材料的量，从而扩大了U型腔内的容积，同时增大了可用于锗硅应力层生长的表面积，因此后续形成较大的锗硅应力层，提高半导体器件的电性能。
Description
技术领域
本发明涉及一种器件的制作方法，特别涉及一种半导体器件的制作方法。
背景技术
在半导体技术中，提高半导体器件的性能是一个很重要的课题。随着关键尺寸以及栅极氧化层不断的缩小，导致载流子的迁移率大大降低，从而引起器件开态电流的降低并导致器件性能的退化。对于纳米级高性能半导体工艺来说，简单的缩小关键尺寸的大小，已经无法满足器件性能的要求，尤其是PMOS器件或NMOS器件，因为空穴迁移率比电子迁移率要低两倍。锗的电子迁移率是硅中的2倍，空穴迁移率是硅的4倍，所以锗硅工艺被提出，该工艺可以通过提高载流子的迁移率来提高器件性能，是纳米级高性能工艺中最为重要和核心的工艺技术。其中，嵌入式锗硅技术通过在PMOS晶体管或者或NMOS晶体管的源漏区形成锗硅应力层，能够提高沟道空穴的迁移率而成为PMOS或NMOS应力工程的主要技术之一。
现有技术中揭示了在硅衬底上刻蚀出U型腔后，在腔上外延生长锗硅层，从而形成源极和漏极，锗硅应力层越大，在锗硅层应力的作用下，半导体材料中空穴的迁移率就越大，由于空穴与电子总是成对出现，空穴迁移率增加必然导致电子的移动率增加，从而可以提高半导体器件的导电性能。
发明内容
为了增大锗硅应力层，本发明提供一种半导体器件的制作方法，包括以下步骤：
步骤S1：提供一衬底；
步骤S2：在衬底上形成图案化的掩膜光阻；
步骤S3：对步骤S2掩膜光阻露出的衬底进行刻蚀，形成U型腔；
步骤S4：将步骤S2形成掩膜光阻去除；
步骤S5：利用热氧化技术对步骤S3形成的U型腔进行表面氧化处理，以在U型腔表面形成一层氧化层；
步骤S6：刻蚀步骤S5形成的氧化层，以扩大步骤S5的U形腔的容积；
步骤S7：采用硅或锗或者锗硅合金在所述步骤S6中扩大容积的U形腔中进行外延生长。
作为优选，所述S6中的刻蚀采用湿法刻蚀。
作为优选，所述步骤S3中刻蚀采用等离子气体刻蚀。
作为优选，所述衬底为硅衬底或锗衬底。
作为优选，所述半导体器件为PMOS器件或NMOS器件。
与现有技术相比，本发明的有益效果是：通过在刻蚀后形成的U型腔上通过表面氧化处理形成一层氧化层，然后将这层氧化层刻蚀去除，使得原有的硅或锗衬底中硅或锗的量减小，扩大了所述U型腔的腔内容积，同时增大了可以用于生长锗硅层的表面积，增大了锗硅层的量，从而增大了锗硅应力层；此外本发明通过氧化衬底材料并去除该氧化层，减少了锗硅层与沟道的距离，减少了锗硅层与沟道中间衬底材料的量，提高了电性能。本发明特别适用于在40nm技术节点及以下高性能半导体器件的设计。
附图说明
图1为本发明提供的半导体器件的腔结构的处理方法流程图；
图2为本发明提供的刻蚀形成的U型腔结构示意图；
图3为本发明提供的在U型腔结构上形成氧化层的示意图；
图4为本发明提供的刻蚀去除U型腔结构上氧化层的示意图；
图5为本发明提供的在U型腔结构内生长锗硅层示意图；
图中：1-氧化层、2-U型腔、3-衬底、4-栅极、5-间隔柱，6-锗硅层。
具体实施方式
以下将对本发明的带有一种半导体器件的制作方法作进一步的详细描述。
下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图采用非常简化的形式且使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参照图1，本发明提供一种半导体器件的的制作方法，包括以下步骤：
步骤S1：请参考图2，提供一衬底3；
步骤S2：在衬底3上形成图案化的掩膜光阻；
步骤S3：请参照图2，对步骤S2掩膜光阻露出的衬底3进行刻蚀，形成U型腔2；
步骤S4：将步骤S2形成掩膜光阻去除
步骤S5：请参照图3，利用热氧化技术对步骤S3形成的U型腔2进行表面氧化处理，以在U型腔2表面形成一层氧化层1；
步骤S6：请参照图4，刻蚀步骤S5形成的氧化层1，以扩大步骤S5的U形腔2的容积；
步骤S7：请参照图5，采用硅或锗或者锗硅合金在所述步骤S6中扩大容积的U形腔2中进行外延生长。
较佳地，所述S6中的刻蚀采用湿法刻蚀。
较佳地，所述步骤S3中刻蚀采用等离子气体刻蚀。
较佳地，所述衬底3为硅衬底或锗衬底。
较佳地，所述半导体器件为PMOS器件或NMOS器件。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
步骤(S1)：提供一衬底；
步骤(S2)：在衬底上形成图案化的掩膜光阻；
步骤(S3)：对步骤(S2)掩膜光阻露出的衬底进行刻蚀，形成U型腔；
步骤(S4)：将步骤(S2)形成掩膜光阻去除；
步骤(S5)：利用热氧化技术对步骤(S3)形成的U型腔进行表面氧化处理，以在U型腔表面形成一层氧化层；
步骤(S6)：刻蚀步骤(S5)形成的氧化层，以扩大步骤(S5)的U形腔的容积；
步骤(S7)：采用硅或锗或者锗硅合金在所述步骤(S6)中扩大容积的U形腔中进行外延生长。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述(S6)中的刻蚀采用湿法刻蚀。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述(S6)中的刻蚀采用等离子气体刻蚀。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述步骤(S3)中刻蚀采用湿法刻蚀。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述步骤(S3)中刻蚀采用等离子气体刻蚀。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述衬底为硅衬底。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述衬底为锗衬底。
8.如权利要求1所述的半导体器件的制作方法，其特征在于，所述衬底为硅锗合金衬底。
9.如权利要求1所述的半导体器的制作方法，其特征在于，所述半导体器件为PMOS器件。
10.如权利要求1所述的半导体器的制作方法，其特征在于，所述半导体器件为PMOS器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410707086.1A CN104409355A (zh) | 2014-11-27 | 2014-11-27 | 一种半导体器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410707086.1A CN104409355A (zh) | 2014-11-27 | 2014-11-27 | 一种半导体器件的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104409355A true CN104409355A (zh) | 2015-03-11 |
Family
ID=52646972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410707086.1A Pending CN104409355A (zh) | 2014-11-27 | 2014-11-27 | 一种半导体器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104409355A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040185665A1 (en) * | 2003-03-07 | 2004-09-23 | Fuji Electric Holdings Co., Ltd. | Fabrication method of semiconductor wafer |
| CN102117763A (zh) * | 2010-01-06 | 2011-07-06 | 上海华虹Nec电子有限公司 | 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法 |
| CN102446766A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Mosfet形成方法 |
| CN102810481A (zh) * | 2011-06-02 | 2012-12-05 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| CN103871902A (zh) * | 2014-03-24 | 2014-06-18 | 上海华力微电子有限公司 | 半导体处理工艺及半导体器件的制备方法 |
-
2014
- 2014-11-27 CN CN201410707086.1A patent/CN104409355A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040185665A1 (en) * | 2003-03-07 | 2004-09-23 | Fuji Electric Holdings Co., Ltd. | Fabrication method of semiconductor wafer |
| CN102117763A (zh) * | 2010-01-06 | 2011-07-06 | 上海华虹Nec电子有限公司 | 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法 |
| CN102446766A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Mosfet形成方法 |
| CN102810481A (zh) * | 2011-06-02 | 2012-12-05 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| CN103871902A (zh) * | 2014-03-24 | 2014-06-18 | 上海华力微电子有限公司 | 半导体处理工艺及半导体器件的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI628793B (zh) | 鰭式場效電晶體裝置結構與其形成方法 | |
| US10573564B2 (en) | Method for fabricating NFET and PFET nanowire devices | |
| CN106920776A (zh) | 鳍式晶体管的形成方法 | |
| TWI613830B (zh) | 穿隧式場效電晶體及製造此種電晶體之方法 | |
| CN105374679A (zh) | 半导体装置及其制造方法 | |
| US6951784B1 (en) | Three-mask method of constructing the final hard mask used for etching the silicon fins for FinFETs | |
| CN105981174A (zh) | 具有背栅、无穿通且具有减小的鳍高度变化的FinFET | |
| CN105097686A (zh) | 鳍片式场效应晶体管及其制造方法 | |
| CN104282575A (zh) | 一种制备纳米尺度场效应晶体管的方法 | |
| US20140191299A1 (en) | Dual Damascene Metal Gate | |
| US9570588B2 (en) | Methods of forming transistor structures including forming channel material after formation processes to prevent damage to the channel material | |
| US9455335B2 (en) | Techniques for ion implantation of non-planar field effect transistors | |
| US9117930B2 (en) | Methods of forming stressed fin channel structures for FinFET semiconductor devices | |
| CN104409355A (zh) | 一种半导体器件的制作方法 | |
| CN106847917B (zh) | Finfet器件改进的金属栅极工艺、半导体器件及其制造方法 | |
| TWI626694B (zh) | 藉由在可熱膨脹材料上執行加熱製程之在ｆｉｎｆｅｔ裝置上形成應變通道區之方法 | |
| US9257530B1 (en) | Methods of making integrated circuits and components thereof | |
| CN103137479B (zh) | 金属氧化物半导体管及其制作方法 | |
| CN104064465B (zh) | 半导体器件的形成方法 | |
| CN102446766A (zh) | Mosfet形成方法 | |
| CN104409352A (zh) | 嵌入式锗硅器件的制作方法 | |
| CN105762113A (zh) | Mos电路制造方法及mos电路 | |
| CN103928339A (zh) | SiGe PMOS半导体器件的制作方法 | |
| CN103515317B (zh) | 一种cmos器件及其形成方法 | |
| CN102723331B (zh) | 一种基于应变Si回型沟道工艺的应变BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150311 |
|
| RJ01 | Rejection of invention patent application after publication |