CN104409352A - 嵌入式锗硅器件的制作方法 - Google Patents
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Abstract
本发明提供一种嵌入式锗硅器件的制作方法，利用栅极两侧的两层侧墙，先后进行两次刻蚀来形成阶梯状的第二凹槽，且第二次刻蚀使得凹槽更接近于沟道，同时无需经历后续的第一侧墙移除制程，从而在器件源/区形成的阶梯状嵌入式锗硅的形貌更佳，且更接近沟道区，具有更大的沟道区有效应力。进一步在第一凹槽形成之后、第二凹槽形成之前，对半导体衬底热处理或者氧化处理来优化第二凹槽的形状，使得后续外延生长的锗硅更加接近于沟道。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种嵌入式锗硅器件的制作方法。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
在半导体器件CMOS沟道区域施加应力可以提高CMOS载流子的迁移率。在制备CMOS的过程中，在CMOS的源漏区进行外延锗硅(e-SiGe)以对衬底的沟道处施加压应力(即采用嵌入式硅锗技术来通过嵌入式的硅锗形成源区或漏区，从而对沟道区施加应力)，使PMOS性能提高，并且对于PMOS，e-SiGe技术是使沟道所受应力提升的最有效的方法。研究发现SiGe越接近沟道就越能施加大的应力，使得PMOS的性能获得更大的提升，为此，现有技术中设计了多种工艺方法及流程，例如N.Yasutake等人的论文“A High Performance pMOSFET with Two-step Recessed SiGe-S/D Structure for 32nm node and Beyond”(Solid-State Device Research Conference，2006，Proceeding of the36th European，IEEE，pp.77～80)中公开了一种两级凹进式锗硅(SiGe)的源极/漏极结构，其极大地改善了PMOS器件的短沟道效应和源极/漏极电阻问题，并且实现了多于80％的电流增大。从该论文中可知，SiGe与沟道的接近程度对于增大沟道应变和实现高性能PMOS器件而言是主导参数，并且对于减小源漏扩展区(SDE)电阻而言也是关键参数。然而，对于现有的两级凹进式SiGe的源极/漏极结构，如图1所示，从栅极101的边缘到SiGe顶端的距离由偏移间隔件102的宽度限定，这限制了SiGe与沟道的接近程度。
鉴于上述问题，期望提出一种嵌入式锗硅器件制造方法以使得作为源极/漏极结构的SiGe与栅极边缘尽可能地接近，从而实现更高性能的半导体器件。
发明内容
本发明的目的在于提供一种嵌入式锗硅器件的制作方法，能够使得作为源极/漏极结构的SiGe与栅极边缘尽可能地接近，从而实现更高性能的半导体器件。
为解决上述问题，本发明提出一种嵌入式锗硅器件的制作方法，包括以下步骤：
在一半导体衬底上依次形成栅极介电层、栅极；
在所述半导体衬底上由内到外依次形成围绕在栅极和栅极介电层的两侧的第一侧墙和第二侧墙；
以所述栅极、第一侧墙和第二侧墙为掩膜，刻蚀所述半导体衬底的源/漏区以形成第一凹槽；
去除第二侧墙，并以所述栅极和第一侧墙为掩膜，刻蚀第一凹槽以及去除第二侧墙后暴露出的半导体衬底以形成第二凹槽，所述第二凹槽的侧壁为阶梯状；
在所述第二凹槽中嵌入锗硅。
进一步的，采用干法刻蚀工艺形成第一凹槽和第二凹槽。
进一步的，在刻蚀第一凹槽以及去除第二侧墙后暴露出的半导体衬底以形成第二凹槽之前，热处理所述半导体衬底，和/或，氧化处理所述半导体衬底并去除形成的氧化层。
进一步的，所述热处理的温度为600℃～1000℃，采用的工艺气体为氢气或惰性气体。
进一步的，所述氧化处理为炉管氧化处理。
进一步的，所述第一凹槽的深度大于(埃米)。
进一步的，所述第一凹槽的深度为
进一步的，所述第二凹槽的最大深度大于
进一步的，所述第二凹槽的最大深度为
进一步的，所述半导体衬底为纯硅衬底或者绝缘体上硅衬底。
与现有技术相比，本发明提供的嵌入式锗硅器件的制作方法，利用栅极两侧的两层侧墙，先后进行两次刻蚀来形成阶梯状的第二凹槽，且第二次刻蚀使得凹槽更接近于沟道，同时无需经历后续的第一侧墙(硬掩膜层)移除制程，从而在器件源/漏区形成的阶梯状嵌入式锗硅的形貌更佳，且更接近沟道区，具有更大的沟道区有效应力。进一步在第一凹槽形成之后、第二凹槽形成之前，对半导体衬底热处理或者氧化处理来优化第二凹槽的形状，使得后续外延生长的锗硅更加接近于沟道。
附图说明
图1是现有的一种嵌入式锗硅器件结构的剖面示意图；
图2是本发明具体实施例的嵌入式锗硅器件的制作方法流程图；
图3A至图3D是图2所示制作方法流程中的器件结构剖面示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
下面根据图2所示出的制作方法流程图以及图3A至3D所示出的各个阶段的剖面结构示意图描述本发明的嵌入式锗硅器件及其制作方法。半导体器件中往往既有NMOS器件，也有PMOS器件。在CMOS器件中尤其如此。而使用嵌入式硅锗形成的源区或漏区往往用于PMOS器件。因此，在执行下面描述的各个步骤之前，可以用掩模遮蔽要形成NMOS器件的部分，而暴露要形成PMOS器件的部分，从而只在要形成PMOS器件的部分中形成凹槽，并填充嵌入式硅锗。
请参考图2，本发明提出一种嵌入式锗硅器件的制作方法，包括以下步骤：
S1，在一半导体衬底上依次形成栅极介电层、栅极；
S2，在所述半导体衬底上由内到外依次形成围绕在栅极和栅极介电层的两侧的第一侧墙和第二侧墙；
S3，以所述栅极、第一侧墙和第二侧墙为掩膜，刻蚀所述半导体衬底的源漏区以形成第一凹槽；
S4，去除第二侧墙，并以所述栅极和第一侧墙为掩膜，刻蚀第一凹槽以及去除第二侧墙后暴露出的半导体衬底以形成第二凹槽，所述第二凹槽的侧壁为阶梯状；
S5，在所述第二凹槽中嵌入锗硅。
首先，如图3A所示，在步骤S1中，提供的半导体衬底200为纯硅衬底或者绝缘体上硅衬底，并通过栅极刻蚀工艺在半导体衬底200上形成栅极介电层201和栅极202。
接着，请继续参考图3A，在步骤S2中，可以利用例如化学气相沉积(CVD)的方法在栅极202和栅极介电层201两侧沉积不同的侧墙材料，并采用侧墙刻蚀工艺依次刻蚀以形成第一侧墙203a和第二侧墙203b，其中，第一侧墙203a的宽度可以根据器件产品的栅极侧墙规格要求制作，第二侧墙203b可以作为后续刻蚀工艺中第一侧墙203a及下方覆盖的半导体衬底的保护层。第一侧墙203a和第二侧墙203b的材质优选为不相同，可以是例如硅氮化物、硅氧化物等材料，第一侧墙203a可以作为在嵌入锗硅之后的栅极侧墙而保留，因此第一侧墙203a可以是单层结构，还可以为氮化物与氧化物的层叠结构。可选地，在形成栅极202之后并且在形成第一侧墙203a和第二侧墙203b之前，对半导体衬底200进行晕圈(halo)离子注入，这有助于控制短沟道效应。
接下来，如图3B所示，在步骤S3中，以栅极202、第一侧墙203a和第二侧墙203b为掩模来刻蚀半导体衬底200以形成第一凹槽204a。刻蚀半导体衬底200的方法可以包括例如反应离子刻蚀(RIE)等的干法刻蚀方法，刻蚀的区域为栅极202两侧的源/漏区；而栅极202下方的半导体衬底区域为沟道区，后续用于形成源极和漏极之间的沟道。所述第一凹槽的深度大于(埃米)，优选为在此步骤中，第二侧墙203b还可以尽可能的降低第一凹槽刻蚀过程中对第一侧墙203a的损伤，以保证第一侧墙形貌变化而对后续刻蚀造成的不良后果，拓展了侧墙掩模技术的应用范围。
然后，如图3C所示，在步骤S4中，首先采用湿法腐蚀等侧墙移除工艺来去除第二侧墙，以暴露出其下方覆盖的半导体衬底200，其中，第二侧墙由硅氮化物构成时，可以用热磷酸来湿法去除，而第二侧墙由硅氧化物构成时，可以用氢氟酸来湿法去除；然后以栅极202和第一侧墙203a为掩膜，通过反应离子刻蚀(RIE)等的干法刻蚀方法刻蚀暴露出的半导体衬底200(包括第一凹槽暴露出的半导体衬底)，形成阶梯状的第二凹槽204b。所述第二凹槽的最大深度大于优选为
本实施例中，为了使形成的第二凹槽204b尽可能地接近沟道区，后续更好的外延生长SiGe，可以将形成第二凹槽204b之后的半导体衬底200进行热处理，和/或氧化处理，使得半导体衬底200发生回流(reflow)现象(即在远低于熔点的温度下发生的硅原子表面迁移现象)，从而至少改变该凹槽206的接近栅极一侧的侧壁的形状。对半导体衬底200的热处理工艺可以是热退火处理工艺，并在在例如氢气氛中进行，在加热过程中，半导体衬底200的硅特别会在第二凹槽204b的较大曲率的区域(例如，第二凹槽204b阶梯的角)处发生回流。因此，第二凹槽204b的角变圆，第二凹槽204b接近栅极202一侧的边缘朝向栅极一侧移动，且由于半导体衬底200的硅与栅极介电层201之间的接合较强，而与后来形成的第一侧墙203a之间的接合相对较弱，从而使半导体衬底200的硅回流会最终停止在半导体衬底200与栅极介电层201之间的界面处而不会再发生进一步的回流，即使第二凹槽204b接近栅极202一侧的开口边缘位于第一侧墙203a下方，直至与栅极202的侧壁对齐。因此，能够有效且简单地实现后续生长的阶梯状的SiGe与栅极202边缘的最优的接近，即，能够使嵌入SiGe结构接近栅极202一侧的前端与栅极202边缘对齐。
接下来，如图3D所示，采用锗硅外延生长工艺在第二凹槽中填充SiGe，从而形成嵌入式锗硅器件的源极/漏极结构，即，源极/漏极扩展区和源极/漏极区。可选地，在外延生长SiGe的同时对SiGe进行原位(in situ)掺杂。在不用离子注入工艺而是通过原位掺杂SiGe形成源漏扩展区的情况下，能够实现超浅结。可选地，在填充SiGe之后，进行低温尖峰式快速热退火，从而改善Si/SiGe界面。填充的SiGe不一定要如图3D所示那样与衬底上表面齐平，而是可以高出衬底上表面以形成抬高的源极/漏极结构。
本实施例中先在步骤S2中形成两层侧墙，后在步骤S3中形成第一凹槽，以在步骤S4中形成一个阶梯，从而在步骤S4中形成器件所需的阶梯状的第二凹槽，由此避免在刻蚀过程中添加其他非刻蚀工艺，由此提高了第二凹槽的形貌性能，简化了工艺流程，提高了工艺效率。
本实施例在源区和漏区均形成凹槽以及嵌入锗硅。而在本发明的其他实施例中，也可以根据本实施例的制作方法，在步骤S2中只刻蚀栅极一侧的半导体衬底形成凹槽以嵌入锗硅，以在半导体衬底的源区或漏区形成嵌入式锗硅。具体制作过程不再赘述。
综上所述，本发明提供的嵌入式锗硅器件的制作方法，利用栅极两侧的两层侧墙，先后进行两次刻蚀来形成阶梯状的第二凹槽，且第二次刻蚀使得凹槽更接近于沟道，同时无需经历后续的第一侧墙(硬掩膜层)移除制程，从而在器件源漏区形成的阶梯状嵌入式锗硅的形貌更佳，且更接近沟道区，具有更大的沟道区有效应力。进一步在第一凹槽形成之后、第二凹槽形成之前，对半导体衬底热处理或者氧化处理来优化第二凹槽的形状，使得后续外延生长的锗硅更加接近于沟道。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种嵌入式锗硅器件的制作方法，其特征在于，包括：
在一半导体衬底上依次形成栅极介电层、栅极；
在所述半导体衬底上由内到外依次形成围绕在栅极和栅极介电层的两侧的第一侧墙和第二侧墙；
以所述栅极、第一侧墙和第二侧墙为掩膜，刻蚀所述半导体衬底的源/漏区以形成第一凹槽；
去除第二侧墙，并以所述栅极和第一侧墙为掩膜，刻蚀第一凹槽以及去除第二侧墙后暴露出的半导体衬底以形成第二凹槽，所述第二凹槽的侧壁为阶梯状；
在所述第二凹槽中嵌入锗硅。
2.如权利要求1所述的制作方法，其特征在于，采用干法刻蚀工艺形成第一凹槽和第二凹槽。
3.如权利要求1所述的制作方法，其特征在于，在刻蚀第一凹槽以及去除第二侧墙后暴露出的半导体衬底以形成第二凹槽之前，热处理所述半导体衬底，和/或，氧化处理所述半导体衬底并去除形成的氧化层。
4.如权利要求3所述的制作方法，其特征在于，所述热处理的温度为600℃～1000℃，采用的工艺气体为氢气或惰性气体。
5.如权利要求3所述的制作方法，其特征在于，所述氧化处理为炉管氧化处理。
6.如权利要求1所述的制作方法，其特征在于，所述第一凹槽的深度大于
7.如权利要求1所述的制作方法，其特征在于，所述第一凹槽的深度为
8.如权利要求1所述的制作方法，其特征在于，所述第二凹槽的最大深度大于
9.如权利要求1所述的制作方法，其特征在于，所述第二凹槽的最大深度为
10.如权利要求1所述的制作方法，其特征在于，所述半导体衬底为纯硅衬底或者绝缘体上硅衬底。
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