CN102842503B - 半导体器件的制造方法 - Google Patents
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Abstract
本发明涉及制造半导体器件的方法和半导体器件。根据该方法，首先在衬底上依次形成电介质层和伪栅极材料叠层，该伪栅极材料叠层可以包括硅层和位于硅层上的至少一个锗硅层。然后对伪栅极材料叠层和电介质层进行图案化以分别形成伪栅极和栅极电介质层。接下来，在伪栅极和栅极电介质层的两侧形成侧壁间隔件，并形成具有嵌入式锗硅结构的源区和漏区。然后，去除伪栅极以形成开口，并且在开口中填充栅极材料，栅极材料例如可以是金属。在替换式栅极技术中，本发明的方法通过采用包括硅层和锗硅层的叠层作为伪栅极，与传统的多晶硅伪栅极工艺相比，能够进一步提升MOS器件的沟道压应力，从而提高载流子迁移率。
Description
技术领域
本发明涉及半导体领域，特别涉及半导体器件的制造方法和半导体器件。
背景技术
在MOS器件中，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能，因此，载流子迁移率增强技术获得了广泛的研究和应用。
提高载流子迁移率的一种有效机制是在沟道区中产生应力。通常，向NMOS器件的沟道区施加张应力以提高电子的迁移率，向PMOS器件的沟道区施加压应力以提高空穴的迁移率。嵌入式锗硅(embedded SiGe)技术被广泛用于现代CMOS技术中。嵌入式锗硅(嵌入式SiGe)技术通过在PMOS器件的源区和漏区嵌入具有压缩应变的锗硅(SiGe)材料，能够向沟道区施加压应力，使得PMOS器件的性能得到显著提升。
在嵌入式SiGe技术中，通常采用提高锗(Ge)含量、原位硼掺杂、应力近邻(与沟道更接近)等技术来提升其效果。然而，这些技术在工艺和集成上会带来许多挑战和问题。例如，高的Ge含量会在SiGe材料中引入更多的缺陷；更接近沟道需要智能地集成反应离子干法刻蚀、各向同性湿法刻蚀与优化的外延生长；等等。
为此，需要有新的技术来进一步增强具有嵌入式SiGe结构的PMOS器件中沟道区的压应力。在S.Nataraj an等人的论文“A 32nm Logic Technology Featuring 2nd-Generation High-k+Metal-Gate Transistors，Enhanced Channel Strain and 0.171um2SRAM Cell Size in a 291Mb Array'’(IEEE International Electron Devices Meeting 2008(IEDM 2008)Technical Digest，Pages：941-943)中，描述了一种增强沟道应力的技术。图1是该论文中示出的在替换式金属栅极(RMG)工艺流程中获得的应力增强的示意图。如图1A-1C所示，当栅极中填充了作为伪栅极(dummy gate)材料的多晶硅102时，嵌入在源漏区中的SiGe 104对沟道施加了一定的压应力(图1A)；在去除栅极中的多晶硅后，沟道区的压应力得到增强(图1B)；然后沉积金属栅极106，此时，该增强的压应力得以保持(图1C)。从而，该方法在嵌入式SiGe技术的基础上，进一步增大了沟道压应力。
尽管如此，随着半导体技术的不断发展，始终存在对进一步地增强沟道应力的技术的需要。
发明内容
为了进一步地增强沟道中的压应力，发明人提出了一种新的方案。
本发明的一个目的是提供一种用于制造半导体器件的方法，其能够提升MOS器件的沟道中的压应力。
根据本发明的第一方面，提供一种制造半导体器件的方法，包括：在衬底上依次形成栅极电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层；图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层；在伪栅极和栅极电介质层的两侧形成侧壁间隔件；形成具有嵌入式锗硅结构的源区和漏区；去除伪栅极；以及在伪栅极被去除的位置填充栅极材料。
可选地，所述硅层的材料是多晶硅或单晶硅。
可选地，所述伪栅极材料叠层的厚度为400埃至1000埃。
可选地，所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的总厚度为100埃至900埃。
可选地，在所述锗硅层中，锗的含量是空间均匀的。
可选地，在所述锗硅层中，锗的含量在10％(原子)至40％(原子)之间。
可选地，在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。
可选地，在所述锗硅层中，锗的最高含量在10％(原子)至40％(原子)之间。
可选地，利用反应离子刻蚀或化学湿法刻蚀来去除伪栅极。
可选地，所述硅层和所述锗硅层是在同一个腔室中形成的。
可选地，所述硅层和所述锗硅层分别是在不同的腔室中形成的。
可选地，所述硅层是在单片式生长设备或批量式炉管中形成的，而所述锗硅层是在单片式生长设备中形成的。
可选地，锗硅层是在单片式生长设备中外延生长形成的，其中，在外延生长锗硅层的过程中，反应温度为600℃至1000℃，压强为1Torr至500Torr。
根据本发明的第二方面，提供一种半导体器件，包括：具有嵌入式锗硅结构的源区和漏区；由硅层和位于该硅层上的至少一个锗硅层构成的栅极；以及位于栅极两侧的侧壁间隔件。
可选地，所述硅层的材料是多晶硅或单晶硅。
可选地，所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的厚度为100埃至900埃。
可选地，在所述锗硅层中，锗的含量是空间均匀的。
可选地，在所述锗硅层中，锗的含量在10％(原子)至40％(原子)之间。
可选地，在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。
可选地，在所述锗硅层中，锗的最高含量在10％(原子)至40％(原子)之间。
本发明的一个优点在于，可以提升MOS器件的沟道中的压应力。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明 的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A-1C示意性地示出现有技术文献中增强沟道压应力的一种方法。
图2A-2F示出根据本发明的一个实施例的制造半导体器件的方法的各步骤相应结构的示意性截面图。
图3示出根据本发明的一个实施例的半导体器件的结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行 进一步讨论。
下面参考图2A-2F描述根据本发明的一个实施例的制造半导体器件的方法。根据该方法，MOS器件的沟道压应力可以得到增强。
首先，如图2A所示，在衬底110上依次形成电介质层120和伪栅极材料叠层130。其中，伪栅极材料叠层130包括硅层140和位于该硅层140上的至少一个SiGe层150。虽然图2A中仅仅示出一个SiGe层150，但是在硅层140上也可以具有多个SiGe层150。
电介质层120可以是氧化物层或者是高介电常数(高k)的电介质层，其将用作栅极电介质层。可选地，根据需要，电介质层120还可以具有阻挡层等。
硅层140的材料可以是多晶硅，也可以是单晶硅。SiGe层150中Ge的分布可以是空间均匀的，也可以从SiGe层150的下部往上部逐渐增大。其中Ge的含量可以根据需要选择。优选地，在所述SiGe层中，Ge的含量在10％(原子)至40％(原子)之间。对于Ge的含量渐变的情况，优选地，在所述SiGe层中，Ge的最高含量在10％(原子)至40％(原子)之间。
根据栅极的尺寸要求，叠层130可以具有适当的厚度。例如，叠层130的厚度可以为400埃至1000埃。又例如，硅层140的厚度可以为50埃至500埃，一个或多个SiGe层150的总厚度可以为100埃至900埃。
硅层140和SiGe层150可以在相同的腔室中形成，也可以在不同的腔室中形成。不同的腔室可以位于同一机台上，也可以位于不同的机台上。例如，可以在单片式生长设备(single wafer tool)或批量式炉管(batch furnace tool)中生长硅层140，并且可以在单片式生长设备中外延生长SiGe层150。对于SiGe层150的外延生长，反应温度可以从600℃到1000℃，压强可以从1Torr到500Torr。
然后，如图2B所示，图案化伪栅极材料叠层130以形成伪栅极135。伪栅极135包括图案化的硅层145和图案化的SiGe层155。同时，电介质层120也被图案化，得到栅极电介质层125。该图案化可 以采用各种公知的技术进行，例如光刻和刻蚀。
接下来，如图2C所示，在伪栅极135和栅极电介质层125的两侧形成侧壁间隔件160。侧壁间隔件160可以采用各种公知的材料和工艺形成，这里不再详细描述。
接下来，如图2D所示，在衬底110中形成具有嵌入式SiGe结构170的源区和漏区。嵌入式SiGe结构不限于图2D中示出的形状，而是可以具有任何适当的形状，例如矩形、“∑”形、阶梯形，等等。通常，通过在源区和漏区的位置蚀刻衬底以形成凹槽，然后在凹槽中外延生长SiGe，来得到具有嵌入式SiGe结构的源区和漏区。然而，形成嵌入式SiGe的方法不限于此，而是可以采用已知的各种方法。可选地，在外延生长SiGe的同时可以对其进行原位(in situ)掺杂。如图2D中的箭头所示，嵌入式SiGe结构可以对沟道施加压应力，这有利于提高PMOS晶体管的载流子迁移率，从而改进器件性能。
通常，在形成了源区和漏区之后，会在衬底上沉积层间电介质(ILD)层并进行化学机械抛光(CMP)以露出栅极，如图2D中的210所示。然而，这对于本发明而言并非是必须的。
接下来，如图2E所示，去除伪栅极135。在伪栅极135被去除的位置形成开口138。可以采用各种已知的技术来去除伪栅极135。例如，可以通过反应离子刻蚀(RIE)或化学湿法刻蚀来去除伪栅极135。可选地，在该步骤中，栅极电介质层125也可被去除，以便在接下来的步骤中利用别的电介质材料形成新的栅极电介质层。如图2E中的箭头所示，在去除了伪栅极135之后，沟道受到的压应力与图2D相比，有很大提高。这是由于形成伪栅极的叠层对沟道有一定的向左右拉伸的张应力，而在去除了伪栅极后，沟道有恢复原来晶格的力，相当于给沟道增加了一定的压应力。与图1中使用多晶硅作为伪栅极材料相比，本发明的该实施例中的Si+SiGe叠层对沟道产生的张应力更大，从而在去除伪栅极材料之后，沟道具有更大的恢复原来晶格的力，沟道中的压应力也有更大的提升。
然后，如图2F所示，在开口138中填充栅极材料，以形成栅极 180。根据需要，栅极材料可以是金属(例如铝或铝合金)，也可以是其他适合作为栅极的材料。可以采用任何适当的工艺来填充栅极材料。例如，可以在栅极电介质层125和ILD层210上沉积栅极材料，然后进行CMP直到ILD层210上的栅极材料被去除为止。在该步骤中，填充栅极材料不会进一步改变沟道的应力，因此，沟道受到的应力得到了保持，如图2F中的箭头所示。可选地，在填充栅极材料前，可以在开口138中填充用于防止栅极材料扩散到栅极电介质层中的阻挡层(例如氮化钛层，未示出)。此外，如果在图2E所示的步骤中去除了栅极电介质层125，则在图2F所示的步骤中，可以先在开口中形成新的栅极电介质层(例如用高k材料)，然后填充阻挡层(如果有的话)和栅极材料。
由上述讨论可知，在本发明的该示例性方法中，形成伪栅极的是包括硅层和位于该硅层上的至少一个SiGe层的叠层。与图1中使用多晶硅作为伪栅极材料相比，本发明的方法能够进一步增大PMOS器件的沟道中的压应力，从而进一步提升PMOS器件的性能。
对于替换式金属栅极(RMG)的CMOS工艺，该实施例中的方法基本上不会增加工艺流程的复杂度，因此尤为有利。尽管如此，本领域技术人员应当理解，即使最终填充的栅极材料是金属以外的其他材料(例如是多晶硅)，该方法也同样可以起到增大沟道压应力的作用。
图3示出根据本发明的一个实施例的半导体器件的结构示意图。
如图3所示，半导体器件300包括具有嵌入式SiGe结构170的源区和漏区；由硅层145和位于该硅层145上的至少一个SiGe层155构成的栅极135；以及位于栅极135两侧的侧壁间隔件160。虽然图3中仅仅示出一个SiGe层155，但是在硅层145上也可以具有多个SiGe层155。
硅层145的材料可以是多晶硅，也可以是单晶硅。SiGe层155中Ge的分布可以是空间均匀的，也可以从SiGe层155的下部往上部逐渐增大。其中Ge的含量可以根据需要选择。优选地，在所述SiGe层 中，Ge的含量在10％(原子)至40％(原子)之间。对于Ge的含量渐变的情况，优选地，在所述SiGe层中，Ge的最高含量在10％(原子)至40％(原子)之间。
根据栅极的尺寸要求，栅极135可以具有适当的高度。例如，栅极135的高度可以为400埃至1000埃。又例如，硅层145的厚度可以为50埃至500埃，一个或多个SiGe层155的总厚度可以为100埃至900埃。
可选地，在衬底与栅极之间具有栅极电介质层125，其可以是氧化物层或者是高k电介质层。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (13)
1.一种制造半导体器件的方法，包括：
在衬底上依次形成电介质层和伪栅极材料叠层，所述伪栅极材料叠层包括硅层和位于该硅层上的至少一个锗硅层；
图案化所述伪栅极材料叠层以形成伪栅极，并且图案化所述电介质层以形成栅极电介质层；
在伪栅极和栅极电介质层的两侧形成侧壁间隔件；
形成具有嵌入式锗硅结构的源区和漏区；
去除伪栅极以形成开口，其中，在去除伪栅极之后，所述嵌入式硅锗结构对所述开口下方的沟道的压应力增大；以及
在所述开口中填充栅极材料。
2.如权利要求1所述的方法，其中：
所述硅层的材料是多晶硅或单晶硅。
3.如权利要求1所述的方法，其中：
所述伪栅极材料叠层的厚度为400埃至1000埃。
4.如权利要求1所述的方法，其中：
所述硅层的厚度为50埃至500埃，所述至少一个锗硅层的总厚度为100埃至900埃。
5.如权利要求1所述的方法，其中：
在所述锗硅层中，锗的含量是空间均匀的。
6.如权利要求5所述的方法，其中：
在所述锗硅层中，锗的含量在10％(原子)至40％(原子)之间。
7.如权利要求1所述的方法，其中：
在所述锗硅层中，锗的含量从所述锗硅层的下部往上部逐渐增大。
8.如权利要求7所述的方法，其中：
在所述锗硅层中，锗的最高含量在10％(原子)至40％(原子)之间。
9.如权利要求1所述的方法，其中：
利用反应离子刻蚀或化学湿法刻蚀来去除伪栅极。
10.如权利要求1所述的方法，其中：
所述硅层和所述锗硅层是在同一个腔室中形成的。
11.如权利要求1所述的方法，其中：
所述硅层和所述锗硅层分别是在不同的腔室中形成的。
12.如权利要求1所述的方法，其中：
所述硅层是在单片式生长设备或批量式炉管中形成的，而所述锗硅层是在单片式生长设备中形成的。
13.如权利要求12所述的方法，其中：
锗硅层是在单片式生长设备中外延生长形成的，其中，在外延生长锗硅层的过程中，反应温度为600℃至1000℃，压强为1Torr至500Torr。
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