CN105869991B - 用于改善SiGe厚度的均匀性的方法和系统 - Google Patents

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Abstract

本发明公开了一种用于改善SiGe厚度的均匀性的方法和系统。使用一过程以形成保护层来覆盖半导体材料的两个区域之间的小坑。在蚀刻过程中，该保护层保护小坑不被蚀刻掉，并且减少硅(Si)‑浅沟槽隔离(STI)基板的材料损失。提供选择性覆盖以保护Si‑STI基板和Si‑STI交界面的高度。可获得期望的几何形态以用于在小坑附近形成具有均匀厚度的硅锗(SiGe)层。

Description

用于改善SiGe厚度的均匀性的方法和系统
技术领域
本发明涉及半导体工艺及器件。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家和工程师已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这导致了不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大意是指密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里提供一个参考，硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。
半导体技术的近期发展之一是将硅锗(SiGe)用在半导体制造中。例如，SiGe可被用于制造具有可调带隙的互补金属-氧化物-半导体(CMOS)。对于基于SiGe的工艺，尽管已经有一些常规技术，很遗憾这些技术出于以下提出的原因都是不足的。因此，需要改善的方法和系统。
附图简述
结合以下附图描述本公开：
图1图解在硅(Si)-浅沟槽隔离(STI)交界处具有缺陷的硅上锗(germanium-on-silicon)生长的示例性横截面的扫描电子显微镜图像。
图2图解在Si-STI交界处有缺陷的硅上锗生长的横截面扫描电子显微镜图像的另一示例。
图3图解用于改善硅-锗(SiGe)厚度的均匀性的过程的实施例的流程图。
图4根据一个实施例图解在Si-STI交界的拐角处嵌入有小坑(divot)区域的基板的横截面。
图5A根据一个实施例图解对应于图3中的步骤310在基板顶部添加的流体保护层。
图5B根据一个实施例图解在对应图3中的步骤330的蚀刻过程之后覆盖该小坑区域的保护盖。
图5C根据一个实施例图解对应于图3中的步骤340在经蚀刻的基板顶部添加的介电层。
图5D根据一个实施例图解对应于图3中的步骤360用于移除保护盖的一部分并在硅区域形成沟槽的凹槽干法蚀刻。
通过参考以下附图可以进一步理解各种实施例的性质和优势。在附图中，类似组件或特征可具有相同的附图标记。此外，同一类型的各种组件可通过加在附图标记之后的破折号和第二标记来区分，第二标记可在该些类似组件之间作出区分。若在说明书中仅使用了第一附图标记，则该描述适用于具有相同第一附图标记的这些类似组件中的任何组件，而不论第二附图标记如何。
发明内容
根据本发明的一方面，提供一种用于处理半导体基板的方法，该方法包括：提供包括第一区域和第二区域的半导体基板，该第一区域包括硅材料，该第二区域包括二氧化硅材料，该第一区域和第二区域共有一小坑区域；形成覆盖该半导体基板并填充到该小坑区域中的流体保护层；使该流体保护层硬化；使用第一蚀刻剂部分地移除硬化的保护层而不移除覆盖该小坑区域的保护盖；形成覆盖该半导体基板和该保护盖的介电层；使用第二蚀刻剂移除该介电层和该保护盖的第一部分；以及使用第三蚀刻剂在该第一区域形成沟槽并移除该保护盖的第二部分。
根据本发明的另一方面，还提供了一种用于处理半导体基板的方法，该方法包括提供硅基板，该硅基板具有第一区域；限定隔离区域；在该隔离区域形成浅沟槽；沉积第一材料以形成第二区域，该第二区域与该第一区域共有一小坑；形成覆盖该半导体基板并填充到该小坑区域中的流体保护层；使该流体保护层硬化；使用第一蚀刻剂部分地移除硬化的保护层而不移除覆盖该小坑区域的保护盖；形成覆盖该半导体基板和该保护盖的介电层；使用第二蚀刻剂移除该介电层和该保护盖的第一部分；使用第三蚀刻剂在该第一区域形成沟槽并移除该保护盖的第二部分。
根据本发明的再一方面，还提供了一种用于处理半导体基板的方法，该方法包括提供包括第一区域和第二区域的半导体基板，该第一区域包括硅材料且具有顶表面，该第二区域包括二氧化硅材料，该第一区域和第二区域共有一小坑区域，该小坑区域位于该顶表面附近；形成覆盖该半导体基板并填充到该小坑区域中的保护层；使用第一蚀刻剂部分地移除该保护层而不移除覆盖该小坑区域的保护盖；形成覆盖该半导体基板和该保护盖的介电层；使用第二蚀刻剂移除该介电层和该保护盖的第一部分；使用第三蚀刻剂在该第一区域形成沟槽并移除该保护盖的第二部分；以及生长外延层以填充该沟槽高出该顶表面水平面，该顶表面在该外延层邻域内基本成水平，其中该邻域小于5nm。
具体实施方式
本发明涉及半导体工艺及系统。根据特定实施例，在沟槽区域上形成材料保护层，并且该保护层在诸如等离子体蚀刻之类的后续工艺期间维持器件几何形态(geometry)。还提供了其他实施例。
以下描述仅提供一个或多个优选的示例性实施例，而不是要限制所公开内容的范围、适用性或配置。而且，接下来关于优选的示例性实施例的描述将使本领域技术人员能够实现一优选的示例性实施例。应理解可在各元素的功能和安排上做出各种改动而不会背离在所附权利要求中所阐述的精神实质和范围。
本发明涉及半导体工艺及器件。更具体地，本发明的实施例提供一种形成保护层以覆盖半导体材料的两个区域之间的“小坑(divot)”的工艺。在后续工艺期间，该保护层保护该小坑不被蚀刻掉。稍后在该小坑附近形成SiGe层时，可获得所希望的几何形态。还提供了其他实施例。在实施例中，本发明提供一选择性覆盖以保护Si-STI交界面的高度。
作为示例，SiGe技术是指利用SiGe材料来改善器件性能的半导体器件和工艺。例如，SiGe可被用在异质结双极性晶体管(HBT)中，HBT相比于用来实现通信电路的常规硅双极性和硅CMOS提供了许多优势。众多特征的其中一个特征在于，Ge材料在这些器件中的使用改善了器件性能。然而，SiGe器件和工艺极具挑战性。具体而言，在Si上生长晶格匹配的SiGe合金存在困难。在Si-STI界面上均匀生长SiGe是所期望的，因为其提升了CMOS器件的性能。例如，用于制造CMOS和其他类型器件的SiGe工艺可包括逻辑门图案化的各种滞留，诸如45/40nm、32/28nm、以及<22nm，并且维持逻辑门图案和几何形态非常重要。
图1示出在Si-STI交界处有缺陷的硅上锗生长的示例性横截面透射电子显微镜法(TEM)图像100。STI区域120被用于减少或防止相邻的半导体器件组件(诸如Si区域130)之间的电流漏泄。圆圈110显示STI区域120和Si区域130之间的交界区域。作为示例，STI区域120和Si区域130之间的交界区域可被称为如上所述的“小坑”。在交界区域110，所期望的几何形态是具有干净的拐角(例如，具有基本直角的拐角)和边缘，其中硅区域130的表面基本成水平。遗憾的是，如图1中所示的器件几何形态不太令人满意，因为红色圆圈110附近的硅区域130具有倒角，这主要是因为过分地蚀刻和/或其他工艺，如下所述。例如，SiGe生长过程需要制备步骤，诸如氮化硅(SiN)沉积、光蚀刻、凹槽蚀刻、去除光刻胶、湿法工艺清洁等等。这些过程导致薄STI结或薄Si-STI交界，诸如图1中红色圆圈110所指示的区域。由于异质的Si-STI交界和基板的不良表面型态，制备附加的(诸)SiGe层变得困难。Si-STI交界附近的缺陷可能导致在离子注入和硅化物形成过程之后出现电流漏泄。另外，如图1中所示的不良几何形态也可能导致较差的性能。
参照图2，示出了在Si-STI交界处有缺陷的硅上锗生长的横截面TEM图像200的另一示例。在凹槽蚀刻过程中，SiN在蚀刻过程结束之前可被剥离(在此期间一些或所有SiN层可被移除)，某些位置的SiN的损失可能最终导致Si损失并导致后续较慢的SiGe生长，由此导致不稳定的器件。
SiGe生长的局部不良的均匀性主要是因为Si厚度的不良的均匀性。特别有两种过程会导致Si(诸如区域210)的不良的均匀性和几何形态。例如，一种过程是SiGe生长的预处理过程，另一过程是凹槽蚀刻过程。例如，提供Si作为基板材料。在一个或更多个步骤中，执行蚀刻以形成沟槽，Ge材料可从沟槽生长。可用HCl材料来执行蚀刻过程，这被用于SiGe生长的预处理过程。更具体而言，HCl的蒸汽用作蚀刻剂常与Si反应从而在并非所期望的区域消耗一定量的Si。已经有一些常规技术可用于解决此问题，但是它们皆有不足。例如，尽管此问题可通过限制HCl的使用来改善，但是这也可能增加位错缺陷的风险。另一技术是减少蚀刻时间，但是蚀刻残余物可能因此而留在基板上。因此，需要用于减少Si损失和改善基板的均匀性以进行SiGe生长的新型工艺，这正是本发明的实施例所提供的。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种用法对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于范围广阔的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免淡化本发明的发明点。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有明确说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
而且，权利要求中未明确表示“用于执行特定功能的装置”、或“用于执行特定功能的步骤”的任意组件皆不应被理解为如35USC第112章节第6段中所规定的“装置”或“步骤”条款。特别地，在此处的权利要求中使用“....的步骤”或“....的动作”并不表示涉及35USC§112第6段的规定。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
还应注意，各个实施例可能是作为过程来描述的，而过程被描绘为流程图、流图、数据流图、结构图或框图。尽管流程图会把各操作描述为顺序过程，但是这些操作中有许多可以并行或并发执行。另外，这些操作的次序可以被重新编排。一个过程在其操作完成时终止，但是可能具有未包括在图中的附加步骤。过程可以对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，其终止可对应于该函数返回到调用函数或主函数。
参照图3，示出了用于改善SiGe厚度的均匀性的过程的实施例的流程图。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将认识到有许多变体、替换方案、以及变型。作为示例，图3中的步骤可增加、移除、替换、重新安排、修改、重复、和/或重叠，并且不应该不当地限制权利要求的范围。更具体地，本发明的实施例提供一种形成保护层以覆盖半导体材料的两个区域之间的“小坑(divot)”的工艺。关于每个步骤的层布局的横截面在下文结合图4和图5A-D进行了更详细的解释。注意，流程图中的步骤涉及改善SiGe厚度的均匀性以及减少Si的损失，并且还执行了其他过程和步骤。
该过程的所绘出的这部分始于步骤310，其中在具有STI区域120和Si区域130的基板上旋涂流体保护层。对于该流体保护层材料，可单独或组合使用一种或更多种材料，诸如碳材料、碳有机混合材料、Si有机混合材料、本体聚合物、MEH-PPV、聚(乙烯二氧噻吩)(PEDOT)、PEDOT:PSS、Bi2Te3、Bi2Se3、Sb2Te3、CoS2等等。除了旋涂，还可以使用其他方法，诸如浸涂、共蒸发法、热喷涂等等。关于旋涂过程可单独或组合使用不同的旋转速度，诸如500rpm、1000rpm、1500rpm等等。例如，图5A示出了流体保护层。
在步骤320，烘烤该流体保护层。在某些实现中，烘烤时间约为2到10分钟，以及烘烤温度约为200到300摄氏度。应领会，烘烤参数取决于需要烘干的流体的具体类型、热预算和/或其他因素。此步骤被用于进一步烘干或硬化流体保护层以保护Si-STI交界处的小坑。例如，一旦经过烘烤，该流体保护层基本成为固体保护层。
在步骤330使用第一蚀刻过程来蚀刻该保护层。例如，“第一蚀刻过程”是指在步骤330执行的蚀刻过程，应理解在该第一蚀刻过程之前或之后可执行其他蚀刻过程。在实施例中，Lam蚀刻腔室被用于第一蚀刻过程。在另一实施例中，Lam 2300Versys Kiyo多晶硅蚀刻/微波去胶系统(Poly Etch/Microwave Strip System)被用于第一蚀刻过程。在第一蚀刻过程中，保护小坑的固体保护层(经烘烤和烘干的流体保护层)区域得以保持，而STI区域120和Si区域130上的固体保护层被蚀刻掉。稍后在该小坑附近形成SiGe层时，可获得所希望的几何形态。应领会，部分的固体保护层材料沉积到该小坑中，这些部分在第一蚀刻过程期间未被蚀刻掉。例如，图5B图解位于小坑内的保护层部分。
在步骤340，沉积介电层。应领会可在步骤340的介电层沉积之前执行其他步骤，诸如光刻、蚀刻、开沟槽以及其他过程。取决于应用，SiN、Al2O3、ZnO、SiO2、MoS2、HfO2、TaSiOx等等可单独或组合用于介电层。用于沉积介电层的方法可以是原子层沉积(ALD)、气相沉积、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、溅射沉积、支持离子混合/镀敷束的沉积、等离子体辅助ALD、溶液沉积、氧PEALD、气相外延、液相外延(LPE)、脉冲激光沉积(PLD)等等。例如，图5C中图解了介电层的沉积。注意，当沉积介电材料时，保护层仍然位于小坑处。
在步骤350，通过光掩模使该介电层暴露于UV光，该光掩模定义用于进一步的蚀刻过程的凹槽区域。在步骤360，利用软等离子体蚀刻过程通过凹槽蚀刻来移除介电层。作为示例，步骤360可包括使用第二蚀刻过程移除介电层和保护层的第一部分的步骤、以及使用第三蚀刻过程移除保护层的第二部分并在Si区域130形成沟槽的步骤。应领会，位于小坑区域的保护层材料部分很好地实现了其功能，因为在蚀刻过程360期间维持了STI区域和Si的几何形态。更具体而言，在小坑处没有保护层材料的情况下，在步骤360执行的等离子体蚀刻过程将既移除掉介电材料又移除掉部分STI和Si材料，由此产生如图1中所示的不理想的几何形态。
参照图4，示出了在Si-STI交界的拐角处嵌入有小坑区域410的基板的横截面。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将认识到会有许多变体、替换方案、以及变型。例如，术语“小坑”包括但不限于Si-STI交界的拐角处的凹槽组织。特别地，半导体的小坑及其几何形态可影响结电流漏泄以及成品器件的性能。作为示例，SiGe的生长被用于说明本发明的通过形成保护层以覆盖硅区域130和STI区域120之间的小坑的实施例。两种半导体材料之间的交界面可在形成该交界面的拐角处具有小坑，以及本发明的各种实施例可被应用来获得基板的期望几何形态，以便除了生长SiGe外还可生长用于各种目的的材料。在实施例中，Si区域130可被称为有源区(AA)。
参照图5A，对应图3中的步骤310，详细示出了沉积在基板顶部的流体保护层510。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将认识到会有许多变体、替换方案、以及变型。该流体保护层510具有良好的移动性以填充小坑区域410。例如，可通过以高于200摄氏度的温度进行烘烤来使流体保护层510硬化。在实施例中，流体保护层510由约5nm到30nm的厚度表征。特别地，流体保护层的厚度与小坑的尺寸有关。应领会，约5nm到30nm的厚度实际上填满了小坑。额外的厚度可能导致额外的处理时间。当Si区域130的厚度不同于STI区域120的厚度时，流体保护层510在STI区域120顶部沉积约5nm到30nm的厚度。小坑区域410完全被流体保护层510填满。在实施例中，通过在基板的顶表面上喷涂含碳液体来形成该流体保护层，小坑位于SI-STI交界的上部拐角处附近。应领会，在流体不过于自由或稀疏的情况下，选择特定黏度的流体保护层以确保有足够的流量使流体填充到小坑中。在特定实施例中，流体保护层包括用于底部抗反射涂敷(BARC)、或旋涂碳(SOC)或有机介电层(ODL)的碳材料。
参照图5B，对应于图3的步骤33，详细示出了在第一蚀刻过程之后覆盖小坑区域410的保护盖层520。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将认识到会有许多变体、替换方案、以及变型。例如，第一蚀刻过程包括与硅材料基本不发生反应的蚀刻剂。在实施例中，可通过包括N2、H2、CO2、Ar和/或He材料的蚀刻剂使用具有低蚀刻速率的等离子体蚀刻。在第一蚀刻过程之后，小坑区域410处的保护盖位于Si区域130的高度和STI区域120的高度之间，具有范围从约5nm到约10nm的高度。通过烘烤过程形成硬化的保护盖层520。例如，在约200到300摄氏度的温度下执行烘烤过程达到约2分钟到10分钟的持续时间。应领会，小坑410处的保护盖层520可有助于防止或减少后续过程(诸如等离子体蚀刻)中的Si材料损失。
参照图5C，对应图3中的步骤340，详细示出了位于经蚀刻的基板顶部的介电层530。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将认识到会有许多变体、替换方案、以及变型。在一实施例中，介电层530包括二氧化硅和/或氮化硅材料。在各种实现中，SiN、Al2O3、ZnO、SiO2、MoS2、HfO2、TaSiOx等等可单独或组合用于介电层，该介电层可通过第二蚀刻过程被移除。用于沉积介电层的方法可包括原子层沉积(ALD)、气相沉积、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、溅射沉积、支持离子混合/镀敷束的沉积、等离子体辅助ALD、溶液沉积、氧PEALD、气相外延、液相外延(LPE)、脉冲激光沉积(PLD)等等。
参照图5D，对应于图3中的步骤360，详细示出了用于移除保护盖的一部分并在硅区域形成沟槽的凹槽干法蚀刻。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将认识到会有许多变体、替换方案、以及变型。在该凹槽干法蚀刻过程期间，保护盖层520保护小坑不被进一步蚀刻。保护盖层520的第二部分使用该凹槽干法蚀刻过程或第三蚀刻过程被移除，该凹槽干法蚀刻过程或第三蚀刻过程也在Si区域130形成沟槽560。稍后在该小坑附近形成SiGe层时，可获得所希望的几何形态。在一实施例中，蚀刻过程还包括形成覆盖STI区域120的外延材料层。沟槽的顶表面在外延层小于5nm厚度的领域内基本成水平。外延层包括高于顶表面水平面的暴露区域，该暴露区域由10nm至20nm的高度所表征。该第二蚀刻过程可包括含有HCl材料的蚀刻剂。
在实施例中，蚀刻腔室被用于第一蚀刻过程。在另一实施例中，Lam2300Versys Kiyo多晶硅蚀刻/微波去胶系统(Poly Etch/Microwave Strip System)被用于第一蚀刻过程。在一些实施例中，用于凹槽干法蚀刻、第一蚀刻、第二蚀刻和/或第三蚀刻的方法可使用原子层沉积(ALD)、气相沉积、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、溅射沉积、支持离子混合/镀敷束的沉积、等离子体辅助ALD、溶液沉积、氧PEALD、气相外延、液相外延(LPE)、脉冲激光沉积(PLD)等等来执行。
尽管上文是对特定实施例的全面描述，但是也可使用各种变型、替换构造和等效方案。因此，上述描述和说明不应当被解释为限制由所附权利要求限定的本发明的范围。

Claims (20)

1.一种用于处理半导体基板的方法，所述方法包括：
提供包括第一区域和第二区域的半导体基板，所述第一区域包括硅材料，所述第二区域包括二氧化硅材料，所述第一区域和第二区域共有一凹坑区域；
形成覆盖所述半导体基板并填充所述凹坑区域的流体保护层；
使所述流体保护层硬化；
使用第一蚀刻剂部分地移除硬化的保护层而不移除覆盖所述凹坑区域的保护盖；
形成覆盖所述半导体基板和所述保护盖的介电层；
使用第二蚀刻剂移除所述介电层和所述保护盖的第一部分；以及
使用第三蚀刻剂在所述第一区域形成沟槽并移除所述保护盖的第二部分。
2.如权利要求1所述的方法，其特征在于，所述第一区域和所述第二区域共有一侧壁，所述凹坑位于所述第一区域和所述第二区域的拐角处。
3.如权利要求1所述的方法，其特征在于，所述流体保护层包括从下列材料中选出的材料：底部抗反射涂敷(BARC)、旋涂碳(SOC)、和有机介电层(ODL)。
4.如权利要求1所述的方法，其特征在于，所述流体保护层由5nm到30nm的厚度表征。
5.如权利要求1所述的方法，其特征在于，所述流体保护层是通过在半导体基板的顶表面上喷涂含碳液体形成的，所述凹坑位于所述顶表面附近。
6.如权利要求1所述的方法，其特征在于，所述硬化的保护层是通过烘烤过程形成的，所述烘烤过程是在200到300摄氏度的温度下执行2分钟到10分钟的持续时间。
7.如权利要求1所述的方法，其特征在于，所述硬化的保护层通过蚀刻过程来移除，所述第一蚀刻剂包括N2、H2、CO2、Ar和/或He材料。
8.如权利要求7所述的方法，其特征在于，所述第一蚀刻剂与硅材料不反应。
9.如权利要求7所述的方法，其特征在于，蚀刻过程被设置为在检测到所述半导体基板的表面时停止。
10.如权利要求1所述的方法，其特征在于，所述第一蚀刻剂为气态。
11.如权利要求1所述的方法，其特征在于，所述介电层包括二氧化硅和/或氮化硅材料。
12.如权利要求1所述的方法，其特征在于，还包括形成覆盖所述沟槽的外延材料层。
13.如权利要求1所述的方法，其特征在于，所述第二蚀刻剂包括HCl材料。
14.一种用于处理半导体基板的方法，所述方法包括：
提供硅基板，所述硅基板具有第一区域；
限定隔离区域；
在所述隔离区域形成浅沟槽；
沉积第一材料以形成第二区域，所述第二区域与所述第一区域共有一凹坑；
形成覆盖所述半导体基板并填充所述凹坑区域的流体保护层；
使所述流体保护层硬化；
使用第一蚀刻剂部分地移除硬化的保护层而不移除覆盖所述凹坑区域的保护盖；
形成覆盖所述半导体基板和所述保护盖的介电层；
使用第二蚀刻剂移除所述介电层和所述保护盖的第一部分；
使用第三蚀刻剂在所述第一区域形成沟槽并移除所述保护盖的第二部分。
15.如权利要求14所述的方法，其特征在于，所述第一材料包括二氧化硅和/或氮化硅材料。
16.如权利要求14所述的方法，其特征在于，还包括清洁所述沟槽的表面。
17.如权利要求14所述的方法，其特征在于，所述硬化的保护层包括有机材料。
18.一种用于处理半导体基板的方法，所述方法包括：
提供包括第一区域和第二区域的半导体基板，所述第一区域包括硅材料且具有顶表面，所述第二区域包括二氧化硅材料，所述第一区域和第二区域共有一凹坑区域，所述凹坑区域位于所述顶表面附近；
形成覆盖所述半导体基板并填充到所述凹坑区域中的保护层；
使用第一蚀刻剂部分地移除所述保护层而不移除覆盖所述凹坑区域的保护盖；
形成覆盖所述半导体基板和所述保护盖的介电层；
使用第二蚀刻剂移除所述介电层和所述保护盖的第一部分；
使用第三蚀刻剂在所述第一区域形成沟槽并移除所述保护盖的第二部分；以及
生长外延层以填充所述沟槽高出所述顶表面水平面，所述顶表面在所述外延层邻域内成水平，其中所述外延层邻域小于5nm。
19.如权利要求18所述的方法，其特征在于，所述外延层包括SiGe材料。
20.如权利要求18所述的方法，其特征在于，所述外延层包括高于所述顶表面水平面的暴露区域，所述暴露区域由10nm至20nm的高度所表征。
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