CN103928312A - 图案的形成方法 - Google Patents

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Abstract

一种图案的形成方法，包括：提供半导体衬底；在衬底上形成包括多个等间距、平行排列第一线的第一图案，第一图案的孔距为最终形成图案孔距的四倍；在第一线延伸方向的两相对侧壁形成第二线，其中，第二线的线宽等于第一线的线宽，第二线的材料与第一线的材料不同；在第二线与第一线相对且远离第一线的侧壁形成第三线，第三线的线宽与第一线的线宽相同；在第三线与第二线相对且远离第二线的侧壁外延生长形成第四线，第四线的线宽与第一线的线宽相同，第四线的材料与第三线的材料不同；去除第一线、第三线，最终形成的图案包括第二线、第四线。第二线、第四线构成的图案具有均匀排列密度和较佳的线宽，以该图案定义并形成的半导体器件性能良好。

Description

图案的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种图案的形成方法。
背景技术
在半导体技术领域，为提高半导体器件的性能和降低生产成本，集成电路的集成度越来越高，集成电路上的晶体管的特征尺寸越来越小。据此，在具体生产中就需要提供更精密的技术，在半导体衬底上形成更精细的图案。
在现有技术中，光刻技术可以在衬底上定义并形成半导体器件的图案，并得到广泛应用。但是，随着半导体工艺节点进入到65纳米、45纳米，甚至更低的32纳米，当光刻技术中曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，衬底表面的成像就会发生严重的畸变，从而导致光刻图形质量的严重下降。因此，业界提出了光刻分辨率增强技术（RET，Resolution EnhancementTechnology），目前，普遍使用自对准双重图案技术（SADP，Self-Aligned DoublePatterning Technology）。
下面结合附图图1至图5具体说明现有采用SADP技术形成精细图案的方法，包括以下步骤：
参照图1，在半导体衬底100上形成膜层101，在膜层101上形成牺牲层102；
参照图1和图2，使用光刻、刻蚀技术，图形化所述牺牲层102，形成牺牲线103；
参照图3，使用化学气相沉积工艺，沉积介质层104，覆盖膜层101、牺牲线103；
参照图4，使用回刻工艺，去除膜层101表面、牺牲线103表面的介质层，剩余牺牲线103延伸方向的两相对侧壁的介质层为侧墙105；
参照图4和图5，以侧墙105为掩模，刻蚀去除牺牲线103、膜层101，暴露衬底100，形成线106；
参照图6，去除侧墙105。
继续参照图6，图案的孔距（Pitch）为相邻线106相同一侧之间的距离L，即等于线宽W和相邻线之间的间距d之和，L=W+d。使用SADP技术，可以得到具有较小线宽和间距的高密度图案。也就是说，线106的排列密度相比于牺牲线103（参照图2）的排列密度加倍，尤其是当半导体技术的工艺节点达到45nm至32nm，SADP技术可以制得精细图案。
但是，随着半导体技术的工艺节点不断降低，尤其是当半导体工艺节点从32nm迈入20nm甚至更低，使用现有技术的SADP技术得到图案的线的边缘出现畸变情形。
更多关于自对准图形化的知识，请参考2007年6月28日公开的公开号为US2007148968A1的美国专利文献。
发明内容
本发明解决的问题是使用现有技术的SADP技术得到图案的线的边缘出现畸变情形。
为解决上述问题，本发明提供一种新的图案形成方法，包括：
提供半导体衬底；
在所述衬底上形成包括多个等间距、平行排列第一线的第一图案，第一图案的孔距为最终形成图案孔距的四倍；
在所述第一线延伸方向的两相对侧壁形成第二线，其中，第二线的线宽等于第一线的线宽，第二线的材料与第一线的材料不同；
在所述第二线与第一线相对且远离第一线的侧壁形成第三线，第三线的线宽与第一线的线宽相同；
在所述第三线与第二线相对且远离第二线的侧壁外延生长形成第四线，第四线的线宽与第一线的线宽相同，第四线的材料与第三线的材料不同；
去除所述第一线、第三线，最终形成的图案包括第二线、第四线。
可选地，所述第一线、第三线的材料为多晶硅，第二线、第四线的材料均为锗硅；或者第一线的材料包括光刻胶、无定形碳、或含硅抗反射层，第二线的材料为介质材料，第三线的材料为多晶硅，第四线的材料为锗硅。
可选地，当第一线的材料为多晶硅、无定形碳、或含硅抗反射层，所述第一线的形成方法包括：
沉积第一线材料，覆盖半导体衬底；
在所述第一线材料上形成图形化的光刻胶层，定义第一线的位置；
以所述图形化的光刻胶层为掩模，刻蚀第一线材料，形成第一线；
去除图形化的光刻胶层。
可选地，当第二线材料为多晶硅，所述形成第二线的方法，包括：
在第一线上形成硬掩模层；
以所述硬掩模层为掩模，在第一线延伸方向的侧壁外延生长锗硅，为第二线；
在去除第一线时，也去除硬掩模层。
可选地，所述硬掩模层的材料为氮化硅。
可选地，所述形成第三线的方法，包括：
沉积多晶硅层，覆盖半导体衬底、第一线、第二线；
回刻蚀多晶硅层，至半导体衬底表面停止，剩余第二线与第一线相对且远离第一线侧壁的多晶硅层，为第三线。
可选地，所述沉积多晶硅层的方法为原子层沉积法。
可选地，所述回刻蚀多晶硅层的方法为原子层刻蚀法。
可选地，所述去除第一线、第三线的方法，包括：
在所述半导体衬底上形成牺牲层；
以所述第二线、第四线和牺牲层为掩模，使用湿法腐蚀法去除第一线、第三线；
去除所述牺牲层。
可选地，所述湿法腐蚀法使用的腐蚀剂包括四甲基氢氧化氨溶剂或氢氧化铵溶剂。
可选地，形成牺牲层的方法，包括：
在所述衬底上形成牺牲材料层，覆盖所述第一线、第二线、第三线、第四线；
进行烘焙处理，使牺牲材料层固体化；
去除第一线、第二线、第三线、第四线上的牺牲材料层，形成牺牲层。
可选地，所述牺牲层的材料包括光刻胶、聚酰亚胺、底部抗反射层或含硅抗反射层。
可选地，去除所述牺牲层的方法，包括干法刻蚀或湿法刻蚀。
可选地，当第一线的材料为光刻胶，形成第一线的方法包括：
在半导体衬底上形成光刻胶层；
对光刻胶层进行曝光、显影处理，形成第一线。
可选地，当所述第二线的材料为介质材料，形成第二线的方法，包括：
沉积第二线材料，覆盖第一线、半导体衬底；
回刻第二线材料，至半导体衬底表面停止，剩余第一线沿延伸方向的两相对侧壁的第二线材料，为第二线。
可选地，在所述半导体衬底上形成第一图案之前，在半导体衬底上形成刻蚀阻挡层。
可选地，所述刻蚀阻挡层的材料为氧化硅。
与现有技术相比，本发明具有以下优点：
本发明首先定义并形成第一图案的孔距为最终要形成图案的孔距的四倍。第一图案的孔距较大，则形成第一图案、第二线、第三线时，可以避免出现线宽粗糙度（LWR）升高的问题，得到第一线、第二线、第三线的侧壁表面光滑，线宽在延伸方向的不同位置呈现相同数值，保证了后续得到精密图案。其次，本发明在形成第四线时，采用外延生长工艺，代替化学气相沉积（CVD），克服了化学气相沉积工艺的缺点。由于形成第四线时，衬底上的图案孔距已经很小，使用外延生长工艺可以控制外延层生长的速度和外延层中物质的浓度，并得到具有光滑侧壁的第四线，而且第四线的线宽在延伸方向也具有同一数值，提高了图案的精密度。综上，第二线、第四线构成的图案具有均匀排列密度和较佳的线宽，以该图案定义并形成的半导体器件性能良好。而且，本发明通过自对准四重图案化的方法形成图案，突破了半导体器件的CD变小带来的局限性，可以在较小工艺节点（如20nm）下实现大面积、大密度图案布局，提高了生产效率，促进工艺进步。
附图说明
图1～图6是现有技术的自对准双重图案化方法的剖面结构示意图；
图7是本发明形成图案的方法流程图；
图8～图14是本发明具体实施例形成图案的方法的剖面结构示意图。
具体实施方式
发明人针对现有技术的SADP技术存在的问题进行了研究，发现：第一、参照图5和图4，以侧墙105为掩模，刻蚀去除牺牲线103，在该过程中，去除牺牲线103后，与牺牲线103接触的侧墙105表面具有凹凸状或锯齿状，线宽粗糙度（Line Width Roughness，LWR）较高。若侧墙105表面具有凹凸状或锯齿状，以所述侧墙105为掩模，刻蚀膜层101形成线106时，所述侧墙105在牺牲线延伸方向的凹凸状或锯齿状反映到线106的侧壁，使得线106的侧壁具有凹凸状或锯齿状。那么，包括该具有凹凸状或锯齿状侧壁的线106的图案的孔距在牺牲线延伸方向的不同位置会呈现不同数值，后续使用该图案形成的半导体器件的关键尺寸（Critical Dimension，CD）在不同位置也会发生变化，半导体器件的性能不稳定；第二、随着图案的孔距越来越小，参照图3，很难保证沉积工艺形成的介质层104具有较佳均匀度，容易出现超载（loading）效应，而影响图案形状、尺寸的均匀性。例如，现有技术的SADP技术，化学气相沉积（CVD）形成的牺牲线103两侧的介质层的线宽不一致，后续介质层形成两个侧墙的线宽不一致，以该侧墙为掩模得到的两个线106的线的线宽也会不一致，最终形成图案孔距不符合预定义数值，根据图案形状得到的半导体器件的尺寸不符合预定义数值，半导体器件的性能不佳。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
参照图8，并结合参照图7，执行步骤S71，提供半导体衬底300。
在具体实施例中，所述半导体衬底300为硅衬底、锗衬底、氮化硅衬底或者绝缘体上硅衬底等；或者还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本领域的技术人员可以根据半导体衬底300上形成的半导体器件选择所述半导体衬底300的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。
继续参照图8，并结合参照图7，执行步骤S72，在衬底300上形成包括多个等间距、平行排列第一线301的第一图案，第一图案的孔距L1为最终待形成的图案孔距的四倍。第一图案的孔距L1等于第一线301的线宽W1与相邻两个第一线301之间的间距d1，其中，第一线301的线宽W1等于最终要形成的图案孔距的二分之一，W1=d1。
在具体实施例中，第一线301的材料可以选择多晶硅、光刻胶、高级图形膜层（Advanced Patterning Film，APF）、或含硅抗反射层等，这些材料均可以定义并形成较精密图案，其中APF可选择无定形碳。根据不同的材料选择，形成第一线301的方法也不相同。
在具体实施例中，若第一线301的材料为多晶硅、无定形碳或含硅抗反射层，形成第一线301的方法，包括：（1）沉积第一线材料，覆盖半导体衬底300。沉积第一线材料的方法可以选择化学气相沉积（CVD）。（2）在第一线材料上形成图形化的光刻胶层，定义待形成的第一线的位置。在形成图形化的光刻胶层之前，可在半导体衬底300上形成底部抗反射层。底部抗反射层有效阻挡在形成图形化的光刻胶层的曝光过程中，光线在衬底上的反射光线对光刻胶曝光尺寸的影响，进而形成精确度光刻胶层图形。（3）以所述图形化的光刻胶层为掩模，刻蚀第一线材料，形成第一线301。若在衬底上形成有底部抗反射层，也刻蚀底部抗反射层，形成图形化的底部抗反射层。（4）去除图形化的光刻胶层。若在第一线上形成有图形化的底部抗反射层，也去除图形化的底部抗反射层。在本实施例中，由于第一图案的孔距很大，因此可以保证第一图案具有较精确的图案。
在其他实施例中，若第一线301的材料选择光刻胶，则形成第一线301的方法，包括：在半导体衬底300上形成光刻胶层；对光刻胶层进行曝光、显影处理，形成第一线。
在具体实施例中，在形成第一线301之前，在衬底300上形成刻蚀阻挡层305，刻蚀阻挡层305用于形成第一线的刻蚀过程的阻挡层，也由于后续形成第三线的刻蚀阻挡层。所述刻蚀阻挡层的厚度为第一线厚度的1/10～1/4，保证形成第一线、第三线的刻蚀过程“适可而止”，具体会在后续详细说明。通常，刻蚀阻挡层的材料选择氧化硅。
参照图8和图9，并结合参照图7，执行步骤S73，在第一线301延伸方向的两相对侧壁形成第二线302，其中，第二线的线宽W2等于第一线的线宽W1，第二线302的材料与第一线301的材料不同。在这里，第二线302的材料不同于第一线301，是为确定后续去除第一线时，第二线不会被去除，即第一线相比第二线具有较高刻蚀选择比。
在具体实施例中，若第一线301的材料为多晶硅，第二线302的材料可选择锗硅。形成第二线302的方法选择外延生长法，具体地，包括：（1）参照图8，在第一线301上形成硬掩模层306，硬掩模层306可以在形成第一线301时一并形成，也可在形成第一线301后单独形成。通常硬掩模层306的材料选择氮化硅。具体为公知，不再详述。（2）以所述硬掩模层306为掩模，在第一线301延伸方向的两相对侧壁外延生长锗硅。在具体实施例中，硬掩模层306在外延生长过程中起到掩模作用，使得第二线可以只在第一线侧壁形成生长，而避免了第二线在第一线上生长。当然的，锗硅在第一线301延伸方向侧壁的相邻侧壁也会形成外延生长，可在最终形成图案后去除。在形成第二线302后，硬掩模层306可在后续去除第一线301时去除掉。
在具体实施例中，多晶硅层可以为锗硅生长提供较好的表面，而且外延生长法容易控制生长速度、形成的第二线的浓度、轮廓等参数。在本实施例中，锗等含量范围为15～45%。本方案选择外延生长工艺，可以克服化学气相沉积无法保证第二线具有较佳均匀度的困难。而且，外延生长工艺为本领域技术人员所熟知的技术，操作简单，具体不再赘述。
在其他实施例中，若第一线301的材料为光刻胶、无定形碳、底部抗反射层等，第二线302的材料可选择介质材料，例如氧化硅、氮化硅或氮氧化硅。形成第二线302的方法，包括：（1）沉积第二线材料，覆盖第一线301、半导体衬底300，可选择化学气相沉积。（2）回刻第二线材料，至半导体衬底300表面停止，当在半导体衬底表面300上形成有刻蚀阻挡层（未标示）时，至刻蚀阻挡层停止，剩余第一线301延伸方向的两相对侧壁的第二线材料，为第二线302。
在具体实施例中，由于第一图案的孔距较大，使用化学气相沉积工艺形成第二线材料，基本不会产生沉积膜层均匀度降低的问题，不会影响本发明的技术效果。
参照图10，并结合参照图7，执行步骤S74，在第二线302与第一线301相对且远离第一线301的侧壁形成第三线303，第三线的线宽W3与第一线的线宽W1相同。
在具体实施例中，第三线303的材料选择多晶硅，可以为后续第四线的外延生长提供较佳的生长表面。形成第三线303的方法，包括：（1）沉积多晶硅层，覆盖半导体衬底300、第一线301、第二线302。若第一线301上形成有硬掩模层（未标示），则多晶硅层覆硬掩模层。在本步骤中，多晶硅层的厚度必须保证：后续去除半导体衬底300上、第一线301上、第二线302上的多晶硅层时，第二线302与第一线301相对且远离第一线301侧壁的多晶硅层不被去除且该侧壁上的多晶硅层的线宽等于第一线宽W1。鉴于此，本实施例的沉积多晶硅层使用原子层沉积（Atomic Layer Deposition，ALD）法，原子层沉积是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法，从而可以精确控制沉积多晶硅材料的厚度，以满足本发明要求。当半导体衬底300上形成有刻蚀阻挡层（未标示）时，多晶硅层覆盖刻蚀阻挡层。（2）回刻刻蚀。使用干法刻蚀工艺，刻蚀多晶硅层，至衬底300表面停止，剩余第二线302的与第一线301相对且远离第一线301的多晶硅层，为第三线303。在本实施例中，干法刻蚀使用原子层刻蚀（Atomic Layer Etch，ALE）法。原子层刻蚀能够实现对被刻蚀的介质进行单个原子层的刻蚀剥离，从而能够被精确控制其刻蚀后形成的尺寸。在具体实施例中，当衬底300上形成刻蚀阻挡层时，可以作为多晶硅层刻蚀的阻挡层。
参照图11，并结合参照图7，执行步骤S75，在第三线303的与第二线302相对且远离第二线302的侧壁外延生长形成第四线304，第四线304的线宽W4与第一线301的线宽W1，第四线304的材料与第三线303的材料不同。第四线304的材料不同于第三线303，是为确保：后续去除第三线303时，第四线304不会被去除，也就是说第三线303相比于第四线304具有较高刻蚀选择比。
在具体实施例中，当第三线303的材料选择多晶硅，第四线304选择锗硅，多晶硅可以为锗硅生长提供良好的生长表面。当第三线303选择其他材料时，第四线304的材料应满足可在第三线303上实现外延生长。当然地，为满足第四线304使用外延生长法形成，第三线303可选择相对应的材料，以提供合适的生长表面。参照图11，第四线304使用外延生长法形成，不仅会形成在第三线303侧壁，也会形成在第三线303上。当第二线302选择锗硅时，第四线304也会形成在第二线302上。
在具体实施例中，参照图10，由于在第一线301两侧形成有第二线302、第三线303，相邻两个第三线303的之间的间距为第一线301的线宽W1的3倍，相比之前定义的相邻两个第一线301之间的间距（8W1）已经很小。因此，第四线304选择外延生长工艺，可以克服化学气相沉积的均匀度降低的问题，这样形成第四线304的侧面、上表面光滑。在生长过程中，可以控制第四线304的生长速度，进而控制第四线304在第二线302延伸方向的侧壁的线宽。第四线304可以定义并形成精细图案。
参照图12～图14，并结合参照图7，执行步骤S76，去除第一线301、第三线303，剩余第二线302、第四线304。最终形成的图案包括第二线302、第四线304，图案的孔距L2=2W1，W1=W2=W3=W4，线与线之间的间距d2均等于第一线的线宽W1。
在具体实施例中，去除第一线301、第三线303的方法，包括：
（1）参照图12，在形成第四线304后，在半导体衬底300上形成牺牲层307。由于第一图案的孔距L1=8W1（参照图8），而在相邻第一线301之间包括两个第二线302的线宽W2、两个第三线303的线宽W3、两个第四线304的线宽W4，则在相邻两个第四线304之间存在沟槽（未标示），沟槽宽度等于第一线的线宽W1。牺牲层307恰好填充该沟槽。
在具体实施例中，形成牺牲层307的方法，包括：首先，在衬底300上形成牺牲材料层，覆盖第一线301、第二线302、第三线303、第四线304。此时，所述牺牲材料层为液体状态，可以较好填充沟槽。所述牺牲材料层的材料选择光刻胶、聚酰亚胺、底部抗反射层或含硅抗反射层，可以提供较好的液体状态，而且在后续烘焙过程中可以固体化。（2）进行烘焙处理，使牺牲材料层固体化，形成固态牺牲材料层。（3）去除第一线301、第二线302、第三线303、第四线304上的牺牲材料层，形成牺牲层307。具体地，可选择干法刻蚀法或湿法刻蚀法去除牺牲层。
（2）以第二线302、第四线304和牺牲层307为掩模，使用湿法刻蚀法去除第一线301、第三线303。
在具体实施例中，参照图12和图13，当第四线304也覆盖第三线303、第二线302，首先去除第二线302、第三线303上的第四线304，使用的方法为湿法腐蚀法，使用的腐蚀剂为稀盐酸，提供的温度范围为500℃～700℃。在该过程中，第二线302、第三线303上的第四线304被去除时，衬底300上的其他部分很少被去除或不会被去除。然后，参照图13和图14，以第二线302，牺牲层307和第四线304为掩模，使用湿法腐蚀法刻蚀去除第一线301、第二线302。此时，刻蚀阻挡层305可以起到刻蚀阻挡作用。在该过程中使用的腐蚀剂包括四甲基氢氧化铵（Tetramethylammonium hydroxide，TMAH）溶剂或氢氧化铵（NH4OH）溶剂，所述腐蚀剂均为本领域技术人员所熟知的溶剂，在此不再赘述。
在本步骤中，当在第一线301上还形成有硬掩模层306时，在去除第一线301时，也去除硬掩模层306，具体可选择使用湿法腐蚀法。
（3）参照图13和图14，去除牺牲层307，使用的方法包括干法刻蚀法或湿法腐蚀法。在本实施例中，第二线302的材料选择介质层，如氮化硅或氧化硅，第四线304的材料选择锗硅，相比牺牲层307选择光刻胶、聚酰亚胺、底部抗反射层等材料，具有较高的刻蚀选择比，即在去除牺牲层307时，不会去除第二线302和第四线304。
在具体实施例中，在半导体衬底上还在具体实施例中未示出该膜层，只是为便于描述本发明的技术方案，并不影响本发明技术效果。
在本实施例中，执行图7所示的步骤S71～S77，最终形成图案。最终形成的图案定义了半导体器件的图案，也就是说最终形成的图案是半导体器件的定义层。在具体实施例中，在半导体衬底与最终形成的图案之间还形成有普通硅、多晶硅、金属、介质层等用于形成半导体器件的膜层（未示出），例如，硅可用于形成鳍式场效应晶体管的鳍部、多晶硅可用于形成栅极、金属可用于形成金属互连线等。在最终形成图案后，可以该半导体衬底上定义并形成的图案为准，在半导体衬底上形成半导体器件，如鳍式场效应晶体管的鳍部、栅极等。
本发明首先定义并形成第一图案的孔距为最终要形成的孔距的四倍。第一图案的孔距较大，则形成第一图案、第二线、第三线时，可以避免出现线宽粗糙度（LWR）升高的问题，得到第一线、第二线、第三线的侧壁表面光滑，线宽在延伸方向的不同位置呈现相同数值，保证了后续得到精密图案。其次，本发明在形成第四线时，采用外延生长工艺，代替化学气相沉积（CVD），克服了化学气相沉积工艺的缺点。由于形成第四线时，衬底上的图案孔距已经很小，使用外延生长工艺可以控制外延层生长的速度和外延层中物质的浓度，并得到具有光滑侧壁的第四线，而且第四线的线宽在延伸方向也具有同一数值，提高了图案的精密度。综上，第二线、第四线构成的图案具有均匀排列密度和较佳的线宽，以该图案定义并形成的半导体器件性能良好。而且，本发明通过自对准四重图案化的方法形成图案，突破了半导体器件的CD变小带来的局限性，可以在较小工艺节点（如20nm）下实现大面积、大密度图案布局，提高了生产效率，促进工艺进步。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (17)

1.一种图案的形成方法，其特征在于，包括：
提供半导体衬底；
在所述衬底上形成包括多个等间距、平行排列第一线的第一图案，第一图案的孔距为最终形成图案孔距的四倍；
在所述第一线延伸方向的两相对侧壁形成第二线，其中，第二线的线宽等于第一线的线宽，第二线的材料与第一线的材料不同；
在所述第二线与第一线相对且远离第一线的侧壁形成第三线，第三线的线宽与第一线的线宽相同；
在所述第三线与第二线相对且远离第二线的侧壁外延生长形成第四线，第四线的线宽与第一线的线宽相同，第四线的材料与第三线的材料不同；
去除所述第一线、第三线，最终形成的图案包括第二线、第四线。
2.如权利要求1所述的方法，其特征在于，所述第一线、第三线的材料为多晶硅，第二线、第四线的材料均为锗硅；或者第一线的材料包括光刻胶、无定形碳、或含硅抗反射层，第二线的材料为介质材料，第三线的材料为多晶硅，第四线的材料为锗硅。
3.如权利要求2所述的方法，其特征在于，当第一线的材料为多晶硅、无定形碳、或含硅抗反射层，所述第一线的形成方法包括：
沉积第一线材料，覆盖半导体衬底；
在所述第一线材料上形成图形化的光刻胶层，定义第一线的位置；
以所述图形化的光刻胶层为掩模，刻蚀第一线材料，形成第一线；
去除图形化的光刻胶层。
4.如权利要求2所述的方法，其特征在于，当第二线的材料为锗硅，所述形成第二线的方法，包括：
在第一线上形成硬掩模层；
以所述硬掩模层为掩模，在第一线延伸方向的侧壁外延生长锗硅，为第二线；
在去除第一线时，也去除硬掩模层。
5.如权利要求4所述的方法，其特征在于，所述硬掩模层的材料为氮化硅。
6.如权利要求2所述的方法，其特征在于，所述形成第三线的方法，包括：
沉积多晶硅层，覆盖半导体衬底、第一线、第二线；
回刻蚀多晶硅层，至半导体衬底表面停止，剩余第二线与第一线相对且远离第一线侧壁的多晶硅层，为第三线。
7.如权利要求6所述的方法，其特征在于，所述沉积多晶硅层的方法为原子层沉积法。
8.如权利要求6所述的方法，其特征在于，所述回刻蚀多晶硅层的方法为原子层刻蚀法。
9.如权利要求2所述的方法，其特征在于，所述去除第一线、第三线的方法，包括：
在所述半导体衬底上形成牺牲层；
以所述第二线、第四线和牺牲层为掩模，使用湿法腐蚀法去除第一线、第三线；
去除所述牺牲层。
10.如权利要求9所述的方法，其特征在于，所述湿法腐蚀法使用的腐蚀剂包括四甲基氢氧化氨溶剂或氢氧化铵溶剂。
11.如权利要求9所述的方法，其特征在于，形成牺牲层的方法，包括：
在所述衬底上形成牺牲材料层，覆盖所述第一线、第二线、第三线、第四线；
进行烘焙处理，使牺牲材料层固体化；
去除第一线、第二线、第三线、第四线上的牺牲材料层，形成牺牲层。
12.如权利要求11所述的方法，其特征在于，所述牺牲层的材料包括光刻胶、聚酰亚胺、底部抗反射层或含硅抗反射层。
13.如权利要求9所述的方法，其特征在于，去除所述牺牲层的方法，包括干法刻蚀或湿法刻蚀。
14.如权利要求2所述的方法，其特征在于，当第一线的材料为光刻胶，形成第一线的方法包括：
在半导体衬底上形成光刻胶层；
对光刻胶层进行曝光、显影处理，形成第一线。
15.如权利要求2所述的方法，其特征在于，当所述第二线的材料为介质材料，形成第二线的方法，包括：
沉积第二线材料，覆盖第一线、半导体衬底；
回刻第二线材料，至半导体衬底表面停止，剩余第一线沿延伸方向的两相对侧壁的第二线材料，为第二线。
16.如权利要求1所述的方法，其特征在于，在所述半导体衬底上形成第一图案之前，在半导体衬底上形成刻蚀阻挡层。
17.如权利要求16所述的方法，其特征在于，所述刻蚀阻挡层的材料为氧化硅。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558497A (zh) * 2015-09-29 2017-04-05 中国科学院微电子研究所 半导体器件制造方法
CN109427559A (zh) * 2017-09-05 2019-03-05 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN112992784A (zh) * 2019-12-02 2021-06-18 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023236103A1 (en) * 2022-06-08 2023-12-14 Huawei Technologies Co., Ltd. Method of metal integration for fabricating integrated device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060264001A1 (en) * 2004-08-31 2006-11-23 Luan Tran Structures with increased photo-alignment margins
KR100733140B1 (ko) * 2006-06-13 2007-06-28 삼성전자주식회사 식각 마스크의 형성 방법
CN101529557A (zh) * 2006-08-30 2009-09-09 美光科技公司 用于将间距倍增大于2的因数的单个间隔物工艺及相关中间ic结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060264001A1 (en) * 2004-08-31 2006-11-23 Luan Tran Structures with increased photo-alignment margins
KR100733140B1 (ko) * 2006-06-13 2007-06-28 삼성전자주식회사 식각 마스크의 형성 방법
CN101529557A (zh) * 2006-08-30 2009-09-09 美光科技公司 用于将间距倍增大于2的因数的单个间隔物工艺及相关中间ic结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558497A (zh) * 2015-09-29 2017-04-05 中国科学院微电子研究所 半导体器件制造方法
CN109427559A (zh) * 2017-09-05 2019-03-05 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN112992784A (zh) * 2019-12-02 2021-06-18 长鑫存储技术有限公司 半导体结构及其形成方法
CN112992784B (zh) * 2019-12-02 2024-01-12 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023236103A1 (en) * 2022-06-08 2023-12-14 Huawei Technologies Co., Ltd. Method of metal integration for fabricating integrated device

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