CN112992784A - 半导体结构及其形成方法 - Google Patents
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Abstract
该发明涉及一种半导体技术领域，公开了一种半导体结构及其形成方法。该方法包括：提供半导体衬底，在所述半导体衬底表面沉积至少两层阻挡层；刻蚀第一阻挡层形成间隔排列的沟槽，所述沟槽的尺寸为第一宽度；沿着平行于所述沟槽的方向，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度；再沿着垂直于所述沟槽的方向，在所述阻挡层表面沉积介质层；刻蚀所述介质层形成间隔排列的沟槽，所述沟槽的尺寸为第三宽度，所述第三宽度小于所述第二宽度；根据第二宽度和第三宽度的尺寸，刻蚀所述半导体衬底形成有源区。本发明通过两个方向多次双重构图法，可以形成尺寸缩小到超过光刻机极限的有源区。从而进一步缩小特征尺寸，提高产能。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器是一种广泛应用多计算机系统的半导体存储器。随着半导体集成电路器件特征尺寸的不断缩小，动态随机存储器的关键尺寸逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。
目前蚀刻机和光刻机都存在着一定局限，那么在这种情况下将特征尺寸缩小就需要我们去研发先进的工艺，提升公司竞争力。而双重构图技术也适时而至，其基本思想是通过两次构图形成最终的目标图案，以获得单次构图所不能达到的光刻极限。因此，如何通过双重构图技术来改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能，是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体结构及其形成方法，能够通过双重构图技术，改进半导体器件的制程工艺的方法，进而有效缩小尺寸，形成有源区。
为解决上述技术问题，本发明中提供了一种半导体结构形成方法，包括：提供半导体衬底，在所述半导体衬底表面沉积至少两层阻挡层；
刻蚀第一阻挡层形成间隔排列的沟槽，所述沟槽的尺寸为第一宽度；
沿着平行于所述沟槽的方向，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度；
再沿着垂直于所述沟槽的方向，在所述阻挡层表面沉积介质层；
刻蚀所述介质层形成间隔排列的沟槽，所述沟槽的尺寸为第三宽度，所述第三宽度小于所述第二宽度；
根据第二宽度和第三宽度的尺寸，刻蚀所述半导体衬底形成有源区。
可选的，在刻蚀第一阻挡层的步骤之前还包括：在第一阻挡层表面形成图形化的第一掩膜层；所述第一掩膜层的图形为间隔排列的沟槽，所述沟槽的尺寸为第一宽度。
可选的，刻蚀所述第二阻挡层形成第二宽度的沟槽的步骤进一步还包括：
在所述沟槽的侧壁形成侧壁介质层，所述侧壁介质层的厚度为10nm～20nm；
沿着所述侧壁介质层的表面，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度。
可选的，所述沟槽的侧壁形成侧壁介质层的步骤进一步还包括：在所述沟槽表面沉积介质层，刻蚀掉所述沟槽底部暴露出的底部介质层，保留在所述沟槽的侧壁形成的侧壁介质层。
可选的，在刻蚀介质层的步骤之前还包括：在介质层表面形成图形化的第二掩膜层；所述第二掩膜层的图形为间隔排列的沟槽，所述沟槽的尺寸为第二宽度
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在所述沟槽的侧壁形成侧壁介质层，所述侧壁介质层的厚度为10nm～20nm；
沿着所述侧壁介质层的表面，刻蚀介质层形成第三宽度的沟槽，所述第三宽度小于所述第二宽度。
可选的：所述沟槽的侧壁形成侧壁介质层的步骤进一步还包括：在所述沟槽表面沉积介质层，刻蚀掉所述沟槽底部暴露出的底部介质层，保留在所述沟槽的侧壁形成的侧壁介质层。
可选的，自最外层起依次去除刻蚀后的所述阻挡层和介质层，使刻蚀后的半导体衬底形成有源区。
可选的，所述阻挡层的材料包括：二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳中的至少一种。
可选的，所述介质层的材料包括：二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳中的至少一种。
本发明的的技术方案还提供一种半导体结构，包括：
半导体衬底，所述半导体衬底表面形成有源区；
有源区，基于上述半导体结构形成方法形成。
本发明的优点在于，相较于现有的半导体制造技术中光刻技术，本发明通过双重构图技术，在半导体衬底表面沉积多层阻挡层和掩膜层，将所述掩膜层进行图形化，使图形化所述掩膜层后刻蚀所述阻挡层，以达到设定的尺寸宽度，经过两个方向多次的双重构图技术方法，使最终半导体衬底表面形成尺寸缩小到超过光刻机极限的有源区。从而，可以改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能。
附图说明
图1至图18为本发明的第一实施方式的半导体结构形成方法依次实施各步骤所得到结构示意图。
其中：
半导体衬底100；
方向A-A1,B-B1；
阻挡层101至109(第一阻挡层109…)；
第一掩膜层110；
第一沟槽S01，宽度d1；
第二沟槽S02，宽度d2；
侧壁介质层111，112；
第三沟槽S03，宽度d3；
第二掩膜层115；
介质层113至114；
第四沟槽S04，宽度w1；
侧壁介质层116；
第五沟槽S05，宽度w2；
有源区AA。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种半导体器件及其制造方法作进一步详细说明。
步骤一，提供半导体衬底，在所述半导体衬底表面沉积至少两层阻挡层。
请参阅图1，提供半导体衬底100，所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
具体地说，通过沉积工艺在所述半导体衬底100表面依次沉积多层阻挡层(101至109)。在薄膜沉积工艺中，主要的沉积方式有两种：化学气相沉积，将一种或数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并沉积出所需固体薄膜的生长技术。物理气相沉积，利用某种物理过程实现物质的转移，即将原子或分子转移到硅衬底表面，并沉积成薄膜的技术。沉积薄膜的技术还有旋涂法、电镀法等。本实施方式中，阻挡层101的具体沉积方式可以是多样的。例如，采用化学气相沉积的方式，在半导体衬底100的表面，沉积预设厚度分布的阻挡层101。进一步的，可以单独运用控制导入气流的流速、控制导入气流的流量、控制沉积时长或控制沉积温度的控制手段，通过提高对气流和温度的控制精度，可以确保所有原子沉积时排列整齐，形成单晶层，最终在半导体衬底100的表面得到一层厚度均匀的阻挡层101。
所述半导体衬底100表面沉积阻挡层101之后，在阻挡层101表面依次沉积阻挡层102，阻挡层103等。在本实施方式中，按照从最外层的顺序来定义阻挡层，比如第一阻挡层109，依次排列。常用的沉积材料有单晶硅、多晶硅、二氧化硅、氮化硅、隔离互连层的绝缘材料以及作为互连的金属层(铝、铜、钛、钨等)。因此，阻挡层的材料可以包括但不限于二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳等，且多层阻挡层间隔排列沉积在所述半导体衬底100表面。另外，在本实施方式中，所述多层阻挡层依次沉积为：栅极氧化物层、氮化硅层、碳层、栅极氧化物层、多晶硅层、氮氧化硅层、氮化硅层、氮氧化硅层、氮化硅层；其沉积厚度根据材料的属性可以为：栅极氧化物层厚度为(20-50纳米)、氮化硅层厚度为(50-120纳米)、碳层厚度为(100-300纳米)、栅极氧化物层厚度为(30-120纳米)、多晶硅层厚度为(50-100纳米)、氮氧化硅层厚度为(50-150纳米)、氮化硅层厚度为(30-120纳米)、氮氧化硅层厚度为(50-150纳米)、氮化硅层厚度为(30-150纳米)，且多层阻挡层间隔排列沉积在所述半导体衬底100表面。
步骤二，在刻蚀第一阻挡层的步骤之前还包括：在第一阻挡层表面形成图形化的第一掩膜层。所述第一掩膜层的图形为间隔排列的沟槽，所述沟槽的尺寸为第一宽度。
具体地说，刻蚀第一阻挡层形成间隔排列的沟槽，所述沟槽的尺寸为第一宽度。
请参阅图1，在所述半导体衬底100表面依次沉积多层阻挡层(101至109)之后，在第一阻挡层109的表面继续沉积第一掩膜层110，掩膜层材料可以为光刻胶。所述第一掩膜层110厚度可以为(50-150纳米)。进一步的，对所述第一掩膜层110进行光刻处理，使其具有间隔排列沟槽形状。所述第一沟槽S01的宽度为d1，所述宽度d1可以为(30-200纳米)。本领域技术人员可以理解，光刻胶是一大类具有光敏化学作业或对电子能量敏感的高分子聚合物材料，是转移紫外曝光或电子束曝光照图案的媒介。光刻胶的作用就是作为抗刻蚀层保护衬底表面。光刻胶通常是以薄膜形式均匀覆盖于基材表面，当紫外光或电子束的照射时，光刻胶材料本身的特性会发生改变，经过显影液显影后，曝光的负性光刻胶或未曝光的正性光刻胶将会留在衬底表面，这样就将设计的微纳结构转移到了光刻胶上，而后续的刻蚀、沉积等工艺，就可以进一步将此图案转移到光刻胶下面的衬底上，最后再使用除胶剂将光刻胶层图案以外部分去除。
在本实施方式中，第一掩膜层110有两个关键用途。一方面可以在第一掩膜层110表面设置间隔排列为沟槽形状的图案，经过显影液显影后，将设计为间隔排列为沟槽形状的图案转移到了第一掩膜层110上，而后续的刻蚀等工艺，就可以进一步将此图案转移到第一掩膜层110下面的多层阻挡层(101至109)上。另一方面，可以设置所述第一沟槽S01的宽度为d1。本领域技术人员可以理解，随着半导体集成电路器件特征尺寸的不断缩小，现有技术的光刻技术所能达到光学光刻的物理极限，不能够满足实际中的需求。因此，需要通过双重构图技术来改善半导体器件的制程工艺，可以将现有技术可以达到的极限尺寸设置为第一沟槽S01的宽度d1，所述宽度d1可以设置为(30-200纳米)。
进一步的，请参阅图2，为本实施方式步骤一完成后结构的俯视图。在半导体衬底100表面沉积的多层阻挡层(最外层的第一阻挡层109)和设置间隔排列为沟槽形状的第一掩膜层110。其中，将掩膜层开口形状定义为第一沟槽S01，所述第一沟槽S01的宽度定义为d1，宽度d1可以为(30-200纳米)。。
步骤三，沿着平行于所述沟槽的方向，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度。
请参阅图3，根据第一掩膜层110上设计为间隔排列为沟槽形状的图案，沿着平行于所述沟槽方向，依次刻蚀阻挡层109、阻挡层108。将沟槽形状转移到了阻挡层109、阻挡层108上。其中，刻蚀后阻挡层109、阻挡层108的第一沟槽S01宽度为d1。去除掉第一掩膜层110，将掩膜层定义为第一沟槽S01开口形状转移到阻挡层109、阻挡层108。
具体的说，在本实施方式中，可以采用湿法刻蚀工艺刻蚀所述阻挡层109、阻挡层108的表面，具体的步骤包括，采用稀释氢氟酸(氢氟酸与水的比例为1：300)进行刻蚀，所述阻挡层109为氧化物，所述阻挡层108为氮化物，由于阻挡层109与阻挡层108的刻蚀选择比不同，具体氮化物与氧化物的刻蚀速率之比为1：100，因此在刻蚀所述阻挡层109时不会对阻挡层108造成损伤。同理，选择其他的刻蚀溶剂，根据阻挡层108与阻挡层107的刻蚀选择比不同进行刻蚀，因此在刻蚀所述阻挡层108时不会对阻挡层107造成损伤。在本实施方式中利用湿法刻蚀可以获得精确的刻蚀图形，也可以较好的控制第一沟槽S01的宽度d1，从而为后续的刻蚀做好准备。
进一步的，步骤四，在所述沟槽的侧壁形成侧壁介质层，所述侧壁介质层的厚度为10nm～20nm；沿着所述侧壁介质层的表面，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度。
具体地说，请参阅图4，,在刻蚀后阻挡层109、阻挡层108的侧壁，以及阻挡层109、显露的阻挡层107的表面上沉积一层侧壁介质层111。所述侧壁介质层111作为保护层。
请参阅图5，经过沉积、刻蚀后，去除阻挡层109和显露的阻挡层107的表面上沉积一层侧壁介质层111。在阻挡层107表面形成第二沟槽S02，所述第二沟槽S02宽度为d2。所述宽度d2小于宽度d1。
请参阅图6，以剩余的侧壁介质层111作为保护层，对阻挡层109、阻挡层108、阻挡层107、阻挡层106进行刻蚀。去除掉刻蚀后的侧壁介质层111，将侧壁介质层111定义的第二沟槽S02开口形状转移到阻挡层107、阻挡层106。所述宽度d2小于宽度d1。
因此，在本实施方式中，通过双重构图技术来改善半导体器件的制程工艺中的关键尺寸，在半导体衬底表面沉积多层阻挡层(101-109)和第一掩膜层110，将所述第一掩膜层110进行图形化，使图形化所述第一掩膜层110后刻蚀所述阻挡层(101-107)，以将设定的尺寸宽度d1缩小至宽度d2，使最终半导体衬底表面形成尺寸缩小到超过光刻机极限的有源区。从而，可以改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能。
步骤五，沿着平行于所述沟槽方向不变，将所述阻挡层进行刻蚀后的沟槽继续刻蚀，继续缩小宽度。根据前面的工艺操作，相同的步骤细节就不再赘述。
请参阅图7，在刻蚀后阻挡层107、阻挡层106的侧壁，以及阻挡层107、显露的阻挡层105的表面上沉积一层侧壁介质层112。所述侧壁介质层112作为保护层。
请参阅图8,，经过沉积、刻蚀后，去除阻挡层107和显露的阻挡层105的表面上沉积一层侧壁介质层112。在阻挡层105表面形成第三沟槽S03，所述第三沟槽S03宽度为d3。所述宽度d3小于宽度d2，且宽度d3小于宽度d1。
请参阅图9，以剩余的侧壁介质层112作为保护层，对阻挡层107、阻挡层106、阻挡层105进行刻蚀。进一步的说，将侧壁介质层112定义为第三沟槽S03开口形状转移到阻挡层105。所述第三沟槽S03宽度为d3。所述宽度d3小于宽度d2，且宽度d3小于宽度d1。
因此，在本实施方式中，通过双重构图技术来改善半导体器件的制程工艺中的关键尺寸，在设定的尺寸宽度d1缩小至宽度d2的基础上，进一步再缩小至宽度d3，经过同一个方向多次的双重构图技术方法，使最终半导体衬底表面形成尺寸缩小到超过光刻机极限的有源区。从而，可以改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能。
进一步的，沿着与上述刻蚀后第三沟槽的垂直方向，将所述阻挡层进行刻蚀后的沟槽继续刻蚀，继续缩小宽度。根据前面的工艺操作，相同的步骤细节就不再赘述。
步骤六，沿着垂直于所述沟槽的方向，在所述阻挡表面沉积介质层。
请参考图10,通过薄膜沉积工艺在所述阻挡层104表面依次沉积介质层113和介质层114。在本实施方式中，介质层113可以是抗反射涂层，抗反射涂层厚度可以为(20-120纳米)。介质层114可以氮化物层，厚度为(50-120纳米)。同时，在所述阻挡层104表面依次沉积多层阻挡层(113和114)之后，在介质层114的表面继续沉积第二掩膜层115，掩膜层材料可以为光刻胶。所述光刻胶厚度可以为(50-150纳米)。进一步的，对所述第二掩膜层115进行光刻处理，使其具有间隔排列沟槽形状。所述沟槽S04的宽度定义为宽度w1，所述宽度w1可以为(30-100纳米)。
进一步的，请参阅图11，在本实施方式上一步骤完成后，根据光刻胶层上设计为间隔排列为沟槽形状的图案，继续沿着平行于所述沟槽方向，继续刻蚀介质层114，将沟槽形状转移到了介质层114上。其中，刻蚀后介质层114的沟槽S04宽度为w1。去除掉第二掩膜层115，将掩膜层定义为沟槽S04开口形状转移到阻挡层114。
进一步的，步骤七，请参阅图12，在刻蚀后介质层114的侧壁，以及介质层114、显露的介质层113的表面上沉积一层侧壁介质层116。所述侧壁介质层116作为保护层。所述侧壁介质层116的厚度为10nm～20nm。
请参阅图13，经过沉积、刻蚀后，去除介质层114和显露的介质层113的表面上沉积一层侧壁介质层116。在介质层113表面形成沟槽S05，所述沟槽S05宽度为w2。所述宽度w2小于宽度w1。
请参阅图14，以剩余侧壁介质层116作为保护层，将介质层113进行刻蚀。进一步的说，将侧壁介质层116定义为第五沟槽S05开口形状转移到介质层113。所述沟槽S05宽度为w2。所述宽度w2小于宽度w1。
因此，在本实施方式中，通过双重构图技术来改善半导体器件的制程工艺中的关键尺寸，在半导体衬底表面沉积多层介质层(113-114)和第二掩膜层115，将所述第二掩膜层115进行图形化，使图形化所述第二掩膜层115后刻蚀所述介质层(113-114)，以将设定的尺寸宽度w1缩小至宽度w2。进一步的，经过互相垂直方向再次的双重构图技术方法，使最终半导体衬底表面形成尺寸缩小到超过光刻机极限的有源区。从而，可以改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能。
请参阅图15为步骤八，经过上一步骤刻蚀后，去除掉介质层113。
进一步的，请参阅图16为本实施方式步骤八完成后半导体结构俯视图。在半导体衬底100表面沉积的多层阻挡层(现最外层的阻挡层104)和经过刻蚀后设置间隔排列为沟槽形状的阻挡层105。其中，沿着A-A1的方向阻挡层105开口形状定义为沟槽S03，所述沟槽宽度为d3。沿着B-B1的方向阻挡层104开口形状定义为沟槽S05，所述沟槽宽度为w2。
请参阅图17为步骤九，根据刻蚀后的阻挡层105上设计为间隔排列为沟槽形状的图案，继续沿着平行于所述沟槽方向，继续刻蚀阻挡层104、阻挡层103并去除多余的阻挡层105。因此，将沟槽S05开口形状转移到了阻挡层103上。其中，刻蚀后阻挡层103的沟槽宽度为宽度w2。同时，阻挡层103的表面还有与沟槽S05相互垂直方向的沟槽S3，所述沟槽S3的宽度为d3。
请参阅图18为步骤十，根据宽度d3和宽度w2的尺寸，刻蚀所述半导体衬底形成有源区.
具体地说，根据刻蚀后的阻挡层103上设计为间隔排列为沟槽形状的图案，继续沿着平行于所述沟槽方向，继续刻蚀阻挡层102、阻挡层101以及半导体衬底100并去除多余的阻挡层103、阻挡层102、阻挡层101。从而，将沟槽形状转移到了半导体衬底100上。其中，刻蚀后半导体衬底100的沟槽宽度为w2和相互垂直沟槽的宽度d3。
进一步的，自最外层的阻挡层起依次去除刻蚀后的所述阻挡层，使半导体衬底100形成有源区AA。
因此，在本实施方式中通过双重构图技术，在半导体衬底表面沉积多层阻挡层和掩膜层，将所述掩膜层进行图形化，使图形化所述掩膜层后刻蚀所述阻挡层，以达到设定的尺寸宽度，经过两个方向多次的双重构图技术方法，使最终半导体衬底表面形成尺寸缩小到超过光刻机极限的有源区。从而，可以改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能。
本发明的具体实施方式还提供一种半导体器件。
请参考图18为本发明一具体实施方式的半导体结构的截面示意图。
所述半导体结构包括：半导体衬底100，所述半导体衬底100表面形成有源区。
有源区(未示出)，位于根据本说明书中半导体结构形成方法，其特征在于：根据所述宽度w2和宽度d3的尺寸，刻蚀所述半导体衬底100形成有源区。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
本领域技术人员可以理解，随着半导体集成电路器件特征尺寸的不断缩小，现有技术的光刻技术所能达到光学光刻的物理极限，不能够满足实际中的需求。因此，需要通过双重构图技术来改善半导体器件的制程工艺，可以将现有技术可以达到的极限尺寸设置为宽度d1。所述宽度d1可以为(30-200纳米)。
具体地说，在具体实施方式中，根据本说明书中半导体结构形成方法，所述宽度d3和宽度w2是由在所述半导体衬底100表面依次沉积多层阻挡层，以及在阻挡层表面设置具有间隔排列沟槽形状的掩膜层。所述掩膜层材料可以为光刻胶。所述光刻胶厚度可以为(50-150纳米)。进一步的，对所述掩膜层进行光刻处理，使其具有间隔排列沟槽形状。所述沟槽的宽度定义为宽度d1，所述宽度d1可以为(30-200纳米)。经过沉积、刻蚀工艺后，在设定的尺寸宽度d1缩小至宽度d2的基础上，进一步再缩小至宽度d3。
进一步的，在本实施方式中，沿着垂直于所述沟槽方向不变，将所述阻挡层进行刻蚀后的沟槽继续刻蚀，继续缩小宽度。根据前面的工艺操作，相同的步骤细节就不再赘述。
因此，在本实施方式中，经过两个方向多次的双重构图技术方法，使最终半导体衬底表面形成尺寸缩小到超过光刻机极限的有源区。从而，可以改善半导体器件的制程工艺中的关键尺寸，进一步缩小特征尺寸，提高产能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种半导体结构形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面沉积至少两层阻挡层；
刻蚀第一阻挡层形成间隔排列的沟槽，所述沟槽的尺寸为第一宽度；
沿着平行于所述沟槽的方向，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度；
再沿着垂直于所述沟槽的方向，在所述阻挡层表面沉积介质层；
刻蚀所述介质层形成间隔排列的沟槽，所述沟槽的尺寸为第三宽度，所述第三宽度小于所述第二宽度；
根据第二宽度和第三宽度的尺寸，刻蚀所述半导体衬底形成有源区。
2.根据权利要求1所述的半导体结构形成方法，其特征在于，在刻蚀第一阻挡层的步骤之前还包括：
在第一阻挡层表面形成图形化的第一掩膜层；所述第一掩膜层的图形为间隔排列的沟槽，所述沟槽的尺寸为第一宽度。
3.根据权利要求1所述的半导体结构形成方法，其特征在于，刻蚀所述第二阻挡层形成第二宽度的沟槽的步骤进一步还包括：
在所述沟槽的侧壁形成侧壁介质层，所述侧壁介质层的厚度为10nm～20nm；
沿着所述侧壁介质层的表面，刻蚀第二阻挡层形成第二宽度的沟槽，所述第二宽度小于所述第一宽度。
4.根据权利要求3所述的半导体结构形成方法，其特征在于，所述沟槽的侧壁形成侧壁介质层的步骤进一步还包括：
在所述沟槽表面沉积介质层，刻蚀掉所述沟槽底部暴露出的底部介质层，保留在所述沟槽的侧壁形成的侧壁介质层。
5.根据权利要求1所述的半导体结构形成方法，其特征在于，在刻蚀介质层的步骤之前还包括：
在介质层表面形成图形化的第二掩膜层；所述第二掩膜层的图形为间隔排列的沟槽，所述沟槽的尺寸为第二宽度。
6.根据权利要求1所述的半导体结构形成方法，其特征在于，刻蚀所述介质层形成第三宽度的沟槽的步骤进一步还包括：
在所述沟槽的侧壁形成侧壁介质层，所述侧壁介质层的厚度为10nm～20nm；
沿着所述侧壁介质层的表面，刻蚀介质层形成第三宽度的沟槽，所述第三宽度小于所述第二宽度。
7.根据权利要求6所述的半导体结构形成方法，其特征在于，所述沟槽的侧壁形成侧壁介质层的步骤进一步还包括：
在所述沟槽表面沉积介质层，刻蚀掉所述沟槽底部暴露出的底部介质层，保留在所述沟槽的侧壁形成的侧壁介质层。
8.根据权利要求1所述的半导体结构形成方法，其特征在于，还包括：自最外层起依次去除刻蚀后的所述阻挡层和介质层，使刻蚀后的半导体衬底形成有源区。
9.根据权利要求1所述的半导体结构形成方法，其特征在于，还包括：所述阻挡层和介质层的材料包括：二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳中的至少一种。
10.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底表面形成有源区；
有源区，基于权利要求1至9所述半导体结构形成方法形成。
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