CN114765156A - 字线布局及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 46
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 19
- 230000000873 masking effect Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 3
- 239000011295 pitch Substances 0.000 description 19
- 238000005530 etching Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910000807 Ga alloy Inorganic materials 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- -1 arsenic-aluminum-indium Chemical compound 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910000846 In alloy Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
本文公开一种字线布局及其形成方法,该字线布局包括:第一字线组,位于基底上,且包括多个L型第一字线,每个第一字线具有互相连接的第一线段及第二线段,其中第一线段沿第一方向延伸,第二线段沿第二方向延伸,且第一方向垂直第二方向;第二字线组,位于基底上,且包括多个L型第二字线,每个第二字线具有互相连接的第一线段及第二线段,其中第一线段沿第一方向延伸,第二线段沿第二方向延伸,其中第一字线组与第二字线组并列设置,且沿平行于第一方向的对称轴互相对称;以及I型第三字线,设置于第一字线组与第二字线组的外侧,且沿第一方向延伸并跨过该对称轴。
Description
技术领域
本发明是关于半导体技术,特别关于是一种字线布局及其形成方法。
背景技术
由于快闪存储器(flash memory)兼具高密度、低成本、可重复写入以及电可抹除性等优点,近年来已成为非挥发性存储器元件的主流,并广泛地应用于各式可携式电子产品中,例如:笔记本电脑、数字相机、手机、游戏主机等相关可携式电子产品。为了增加快闪存储器装置内的元件密度以及改善其整体表现,目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。
在半导体制造工艺中,经常通过光刻和刻蚀工艺来图案化各种部件。然而,当元件尺寸持续缩小时,许多挑战随之而生。举例而言,在形成小尺寸的半导体结构时,图案化工艺(例如自对准双重图案化工艺(Self-Align Double Patterning,SADP))的环境可能对半导体结构产生不利的影响,进而导致装置可靠度或产率(yield)降低。
虽然现有的快闪存储器以及形成方法已大致符合需求,但并非在各方面都令人满意。因此,仍需要改善快闪存储器装置以及形成方法,以克服元件尺寸缩小所产生的问题,提升工艺容许度并降低工艺成本。
发明内容
本发明实施例提供一种字线布局,包括:第一字线组,位于基底上,且包括多个L型第一字线,每个第一字线具有互相连接的第一线段及第二线段,其中第一线段沿第一方向延伸,第二线段沿第二方向延伸,且第一方向垂直第二方向;第二字线组,位于基底上,且包括多个L型第二字线,每个第二字线具有互相连接的第一线段及第二线段,其中第一线段沿第一方向延伸,第二线段沿第二方向延伸,其中第一字线组与第二字线组并列设置,且沿平行于第一方向的对称轴互相对称;以及I型第三字线,设置于第一字线组与第二字线组的外侧,且沿第一方向延伸并跨过所述对称轴。
本发明实施例提供一种字线布局的形成方法,包括:提供基底;形成遮罩层于基底上;图案化所述遮罩层,以形成图案化遮罩层,包括多个L型第一遮罩、多个L型第二遮罩、及T型第三遮罩,其中所述L型第一遮罩与L型第二遮罩并列设置且互相对称,且部分T型第三遮罩设置于所述L型第一遮罩与L型第二遮罩之间;形成多个间隔物于图案化遮罩层的侧壁上;以及移除图案化遮罩层并留下间隔物,其中所述间隔物形成如前述的字线布局。
附图说明
由以下的详细叙述配合所附图式,可最好地理解本发明实施例。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘制。事实上,可任意地放大或缩小各种元件的尺寸,以清楚地表现出本发明实施例的特征。
图1是根据本发明的一些实施例,绘示出字线布局的上视图。
图2是根据本发明的一些实施例,绘示出部分字线布局的上视图。
图3至图5是根据本发明的一些实施例,绘示出字线布局的上视图。
图6A是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的上视图。
图6B是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的剖面示意图。
图6C是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的部分上视图。
图7是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的剖面示意图。
图8A是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的上视图。
图8B是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的剖面示意图。
图9是根据本发明的一些实施例,绘示出字线布局的剖面示意图。
图10及图11是根据本发明的一些实施例,绘示出字线布局的上视图。
图12是根据本发明的一些实施例,绘示出字线布局的剖面示意图。
附图标记:
10,20:字线布局
100:基底
101:第一字线
101C,102C:连接线段
101P1:第一字线的第一线段
101P2:第一字线的第二线段
102:第二字线
102P1:第二字线的第一线段
102P2:第二字线的第二线段
103:第三字线
104:保护层
110:图案化遮罩层
111:第一遮罩
111P1:第一遮罩的第一部分
111P2:第一遮罩的第二部分
112:第二遮罩
112P1:第二遮罩的第一部分
112P2:第二遮罩的第二部分
113:第三遮罩
113P1:第三遮罩的第一部分
113P2:第三遮罩的第二部分
114:间隔物材料层
114S:间隔物
G1:第一字线组
G2:第二字线组
S:对称轴
X:第二方向
Y:第一方向
D1,D2,D3:间距
W1,W2,W3:间距
W4,W5,W6:宽度
具体实施方式
图1至图3是根据本发明的一些实施例,绘示出字线布局的上视图。参照图1,字线布局10包括:基底100、第一字线组G1、第二字线组G2、及I型第三字线103。第一字线组G1位于基底100上,且包括多个L型第一字线101。第二字线组G2位于基底100上,且包括多个L型第二字线102。第一字线组G1与第二字线组G2并列设置,且沿平行于第一方向Y的对称轴S互相对称。I型第三字线103设置于第一字线组G1与第二字线组G2的外侧,且沿第一方向Y延伸并跨过对称轴S。一些实施例中,字线布局10内的所有字线皆沿对称轴S对称。应理解的是,图式中所绘示的字线数量仅是作为示例,而非用以限定本发明实施例,且字线的两端皆可延伸与其他部件连接,或字线的其中一端可延伸与其他部件连接。
图2进一步绘示图1的字线布局10的局部示意图,为使图式简洁以方便说明,仅绘示I型第三字线103及一组互相对称的L型第一字线101及L型第二字线102。参照图2,每个第一字线101具有互相连接的第一线段101P1及第二线段101P2,其中第一线段101P1沿第一方向Y延伸,第二线段101P2沿第二方向X延伸,且第一方向Y垂直第二方向X。类似地,每个第二字线102具有互相连接的第一线段102P1及第二线段102P2,其中第一线段102P1沿第一方向Y延伸,第二线段102P2沿第二方向X延伸。一些实施例中,上述的I型第三字线103设置于第一字线组G1与第二字线组G2的外侧系指I型第三字线103设置于第一字线组G1与第二字线组G2在第二方向X的反向上(亦即-X方向)的一侧。根据本发明的一些实施例,第一字线组G1的互相连接的第一线段101P1与第二线段101P2于邻近对称轴S的位置互相连接,且第二字线组G2的互相连接的第一线段102P1与第二线段102P2也于邻近对称轴S的位置互相连接。参照第一图,在此些实施例中,第一字线组G1的第一线段101P1与相应的第二线段101P2互相连接的位置随第一字线101远离第三字线103而远离对称轴S,且第二字线组G2的第一线段102P1与相应的第二线段102P2互相连接的位置随第二字线102远离第三字线103而远离对称轴S。
再参照图1及图2,一些实施例中,在第一字线组G1中,在第一方向Y或第二方向X上相邻的第一字线101的间距相等,且在第二字线组G2中,在第一方向Y或第二方向X上相邻的第二字线120的间距相等。详细而言,在第一字线组G1中,相邻的第一线段101P1具有相同的间距W1,且相邻的第二线段101P2具有相同的间距W2,而由于第一字线组G1与第二字线组G2沿对称轴S互相对称,因此在第二字线组G2中,相邻的第一线段102P1也具有相同的间距W1,且相邻的第二线段102P2也具有相同的间距W2。根据本发明的一些实施例,间距W1大于20nm,且间距W2大于20nm。且在其他实施例中,第一字线组G1中相邻的第一线段101P1可具有不同的间距且相邻的第二线段101P2也可具有不同的间距,而由于第一字线组G1与第二字线组G2沿对称轴S互相对称,因此在第二字线组G2中,相邻的第一线段102P1的间距及相邻的第二线段102P2的间距分别与相对称的第一字线组G1中相邻的第一线段101P1及相邻的第二线段101P2的间距相同。
一些实施例中,第三字线103与第一字线组G1及第二字线组G2的间距W3大于或等于此些第一字线101中相邻的两个第一线段101P1的间距W1及此些第二字线102中相邻的两个第一线段102P1的间距W1。在一实施例中,间距W3可大于间距W1且间距W1大于20nm,在此情况下,第三字线103可能因较远离第一字线组G1及第二字线组G2,而未显示于字线布局的局部上视图中。其他实施例中,在第一字线101中,相邻的两个第一线段101P1的间距W1大于相邻的两个第二线段101P2的间距W2,且在第二字线102中,相邻的两个第一线段102P1的间距W1大于相邻的两个第二线段102P2的间距W2。
详细而言,在字线布局10中,设置于第一字线组G1与第二字线组G2的外侧的第三字线103,可使第一字线组G1及第二字线组G2的边缘处不处于疏离环境,如前所述,可提升工艺容忍度或产率,并且可避免第一字线组G1与第二字线组G2在工艺中发生断裂或颈缩。在进一步的实施例中,可调整第三字线103与第一字线组G1及第二字线组G2的间距W3、或第一字线组G1及第二字线组G2中的线段间距W1或W2,以达到对称、均匀、或密集的字线布局,以达到在不同工艺条件或设计需求下,仍可提升工艺容忍度或产率,且避免字线断裂或颈缩。
参照图2,第一字线101可具有连接线段101C,以连接第一线段101P1与第二线段101P2,且第二字线102可具有连接线段102C,以连接第一线段102P1与第二线段102P2。在图2的示例中,连接线段101C及102C为直线。在其他实施例中,连接线段101C及102C为曲线,如图3所示。又或者第一字线101的第一线段101P1与第二线段101P2可直接连接,且第二字线102的第一线段102P1与第二线段102P2的连接处可直接连接,而不存在连接线段101C及102C,如图4所示。
参照图5,字线布局10可包括多个保护层104,设置于第一字线101的第一线段101P1及第二字线102的第一线段102P1上。一些实施例中,保护层104的材料包括未掺杂的硅。在其他实施例中,保护层104亦设置于第三字线103上。在一些实施例中,第一字线101、第二字线102、及保护层104的材料可包括:碳、氮氧化硅、氮化物、氧化物、氧化物-氮化物-氧化物(ONO)、多晶硅、钴、硅化钴(CoSi2)、金属、及阻抗材料。一些实施例中,第一字线101及第二字线102的材料不同于保护层104的材料。
图6A及图8A是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的上视图。图6B、图7、及图8B是根据本发明的一些实施例,绘示出形成字线布局的中间阶段的剖面示意图。图6B为图6A中的结构沿直线AA的剖面示意图。参照图6A及图6B,提供基底100,形成遮罩材料层于基底100上并将其图案化,以形成图案化遮罩层110。如图6A所示,图案化遮罩层110包括多个L型第一遮罩111、多个L型第二遮罩112、及T型第三遮罩113。前述多个L型第一遮罩111与多个L型第二遮罩112并列设置且互相对称,且部分T型第三遮罩113设置于前述多个L型第一遮罩111与L型第二遮罩112之间。应理解的是,图式中所绘示的遮罩数量仅是作为示例,而非用以限定本发明。
一些实施例中,基底100可包括:元素半导体,包括硅或锗;化合物半导体,包括砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb);合金半导体,包括硅锗合金、磷砷镓合金、砷铝铟合金、砷铝镓合金、砷铟镓合金、磷铟镓合金及/或磷砷铟镓合金、或前述材料的组合。其他实施例中,基底100可包括:碳、氮氧化硅、氮化物、氧化物、氧化物、氧化物-氮化物-氧化物(ONO)、多晶硅、钴、硅化钴(CoSi2)、金属、及阻抗材料。图案化遮罩层110的材料可包括:氧化物、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)、或其他适合的材料,例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、碳、氧化物-氮化物-氧化物(ONO)、多晶硅、钴、硅化钴(CoSi2)、金属、及阻抗材料,且可使用沉积工艺来形成,例如:化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋转涂布(spin-oncoating)等等。
图6C是根据一些实施例,绘示出图案化遮罩层110的局部示意图。为使图式简洁以方便说明,仅绘示T型第三遮罩113及一组互相对称的L型第一遮罩111及L型第二遮罩112。参照图6C,每个L型第一遮罩111具有互相连接的第一部分111P1及第二部分111P2,第一部分111P1沿第一方向Y延伸,第二部分111P2沿第二方向X延伸。每个L型第二遮罩112具有互相连接的第一部分112P1及第二部分112P2,第一部分112P1沿第一方向Y延伸,第二部分112P2沿第二方向X延伸,且所述L型第一遮罩111与所述L型第二遮罩112沿平行于第二方向X的对称轴S互相对称。T型第三遮罩113包括互相连接的第一部分113P1及第二部分113P2,第一部分113P1设置于L型第一遮罩111与L型第二遮罩112的外侧,沿第一方向Y延伸并跨过对称轴S,且第二部分113P2设置于对称轴S上,沿第二方向X延伸。此处的外侧系指T型第三遮罩113的第一部分113P1设置于L型第一遮罩111与L型第二遮罩112在第二方向X的反向上(亦即-X方向)的一侧。根据本发明的一些实施例,图案化遮罩层110为对称结构且具有奇数个遮罩,举例而言,在图6A中,图案化遮罩层110可包括多个L型第一遮罩111、多个L型第二遮罩112、及一个T型第三遮罩113,因为多个L型第一遮罩111与多个L型第二遮罩112沿对称轴S互相对称,所以L型第一遮罩111的数量(例如n个)与L型第二遮罩112的数量相同,其数量和为2的倍数(2n个),并加上一个T型第三遮罩113,因此图案化遮罩层110的遮罩数量为奇数(2n+1)。
参照图6A及图6C,一些实施例中,T型第三遮罩113的第一部分113P1与所述多个L型第一遮罩111及L型第二遮罩112的间距D3等于所述多个L型第一遮罩111中相邻的两个第一部分111P1的间距D1及所述多个L型第二遮罩112中相邻的两个第一部分112P1的间距D1。一些实施例中,所述多个L型第一遮罩111中相邻的两个第二部分111P2的间距D2及所述多个L型第二遮罩112中相邻的两个第二部分112P2的间距D2小于前述的间距D1。在图6A所示的一些实施例中,所述间距D1大于20nm、间距D2大于20nm、且间距D3大于20nm。一些实施例中,L型第一遮罩111的第一部分111P1及L型第二遮罩112的第一部分112P1的宽度W4等于前述的间距D3以及T型第三遮罩113的第一部分113P1的宽度W6。一些实施例中,L型第一遮罩111的第一部分111P1及L型第二遮罩112的第一部分112P1的宽度W4大于L型第一遮罩111的第二部分111P2及L型第二遮罩112的第二部分112P2的宽度W5。在图6C所示的一些实施例中,所述宽度W4大于20nm、宽度W5大于20nm、且宽度W6大于20nm。根据本发明的一些实施例,T型第三遮罩113的设计为中间较宽而两侧较窄,举例而言,参照图6C,T型第三遮罩113的中间部分在第二方向X上的宽度范围介于W6与W7之间(其中宽度W7大于W6,且宽度W7可大于30nm),其大于两侧的T型第三遮罩113的第一部分113P1的宽度W6,前述配置可使装置在低电阻态(Low Resistance State,LRS)时得到较大的电流,而在高电阻态(High ResistanceState,HRS)时可得到较小的电流值。
接着参照图7,顺应性沉积间隔物材料层114于基底100上及图案化遮罩层110的顶表面和侧壁上。间隔物材料层114的材料包括:氧化物、氮化物、或多晶硅。间隔物材料层114的沉积工艺可包括:化学气相沉积、物理气相沉积、原子层沉积、旋转涂布等等。
参照图8A及图8B,图8B为图8A中的结构沿直线AA的剖面示意图,刻蚀间隔物材料层114,露出部分基底100的顶表面及图案化遮罩层110的顶表面,以形成多个间隔物114S于图案化遮罩层110的侧壁上。详细而言,前述刻蚀工艺移除部分基底100的顶表面及图案化遮罩层110的顶表面上的间隔物材料层114。如图8A所示,间隔物114S形成于L型第一遮罩111、L型第二遮罩112、以及T型第三遮罩113的侧壁上。一些实施例中,刻蚀工艺可包括:反应式离子刻蚀(RIE)、中性粒子束刻蚀(NBE)、感应耦合电浆刻蚀(inductive coupledplasma etch)、其他适合的刻蚀工艺、或前述的组合。
参照图1及图9,移除图案化遮罩层110并留下间隔物114S,形成如图1所示的字线布局10。图9为图1所示的字线布局10沿直线AA的剖面示意图。一些实施例中,可使用前述的刻蚀工艺来移除图案化遮罩层110,也可使用剥离(strip)工艺、灰化(ash)工艺、或前述的组合。
本发明实施例的字线布局的形成方法,提供具有对称性的图案化遮罩层,使所欲的间隔物(或字线)在工艺中不处于疏离的环境,可避免所欲的间隔物在工艺中断裂或颈缩,以提升装置的性能和可靠度。举例而言,参照图8A,在T型第三遮罩113远离L型第一遮罩111及L型第二遮罩112的侧壁上的间隔物,可使在T型第三遮罩113靠近L型第一遮罩111及L型第二遮罩112的侧壁上的间隔物在工艺中不处于疏离的环境,以避免因疏离环境的工艺条件不同造成的断裂或颈缩。一些实施例中,在T型第三遮罩113远离L型第一遮罩111及L型第二遮罩112的侧壁上的间隔物也可称为辅助间隔物,此辅助间隔物对应于移除图案化遮罩层110后形成的字线布局10中的第三字线103。
本发明实施例的字线布局的形成方法,还提供了具有奇数个遮罩的对称图案化遮罩层(例如图6A所绘示的实施例),使所欲的间隔物不处于疏离环境或非对称结构,亦具有前述的技术效果。
一些实施例中,在移除图案化遮罩层110以形成图1所示的字线布局10之后,可移除第三字线103,以形成如图10所示的字线布局20,字线布局20与字线布局10的配置类似,其中字线布局20不包含第三字线103。一些实施例中,可形成多个保护层104于字线布局20的L型第一字线101的第一线段101P1上及L型第二字线102的第一线段102P1上,如图11及图12所示,图12为图11所示的字线布局20沿直线AA的剖面示意图。一些实施例中,图12为图5所示的字线布局10沿直线AA的剖面示意图。除了前述的效果外,此些实施例中的保护层104可在后续的工艺阶段中保护下方部件,或作为遮罩。
综上所述,本发明实施例提供字线布局,包括对称性的字线布局,可避免字线在工艺中断裂或颈缩,并提升装置可靠度、工艺容忍度、或产率。本发明实施例亦提供字线布局的形成方法,包括形成对称性的图案化遮罩层,可在图案化工艺期间提供不疏离的环境,以避免字线断裂或颈缩,具有改善工艺容忍度的效果。
Claims (10)
1.一种字线布局,其特征在于,包括:
一第一字线组,位于一基底上,且包括多个L型第一字线,
每个第一字线具有互相连接的一第一线段及一第二线段,其中该第一线段沿一第一方向延伸,该第二线段沿一第二方向延伸,且该第一方向垂直该第二方向;
一第二字线组,位于该基底上,且包括多个L型第二字线,
每个第二字线具有互相连接的一第一线段及一第二线段,其中该第一线段沿该第一方向延伸,该第二线段沿该第二方向延伸,
其中该第一字线组与该第二字线组并列设置,且沿平行于该第一方向的一对称轴互相对称;以及
一I型第三字线,设置于该第一字线组与该第二字线组的外侧,且沿该第一方向延伸并跨过该对称轴。
2.如权利要求1所述的字线布局,其特征在于,该第一字线组及该第二字线组的互相连接的所述多个第一线段与所述多个第二线段于邻近该对称轴的位置互相连接。
3.如权利要求2所述的字线布局,其特征在于,所述多个第一线段与所述多个第二线段互相连接的位置随所述多个第一字线及所述多个第二字线远离该第三字线而远离该对称轴。
4.如权利要求1或2所述的字线布局,其特征在于,更包括多个保护层,设置于所述多个第一字线及所述多个第二字线的所述多个第一线段上。
5.如权利要求4所述的字线布局,其特征在于,所述多个保护层的材料包括硅。
6.如权利要求1或2所述的字线布局,其特征在于,该字线布局沿该对称轴对称。
7.一种字线布局的形成方法,其特征在于,包括:
提供一基底;
形成一遮罩层于该基底上;
图案化该遮罩层,以形成一图案化遮罩层,包括多个L型第一遮罩、多个L型第二遮罩、及一T型第三遮罩,其中所述多个L型第一遮罩与所述多个L型第二遮罩并列设置且互相对称,且部分该T型第三遮罩设置于所述多个L型第一遮罩与所述多个L型第二遮罩之间;
形成多个间隔物于该图案化遮罩层的侧壁上;以及
移除该图案化遮罩层并留下所述多个间隔物,其中所述多个间隔物形成如权利要求1所述的一字线布局。
8.如权利要求7所述的字线布局的形成方法,其特征在于,在所述多个L型第一遮罩中,每个第一遮罩具有互相连接的一第一部分及一第二部分,其中该第一部分沿一第一方向延伸,该第二部分沿一第二方向延伸,且该第一方向垂直该第二方向;
在所述多个L型第二遮罩中,每个第二遮罩具有互相连接的一第一部分及一第二部分,其中该第一部分沿该第一方向延伸,该第二部分沿该第二方向延伸,且所述多个L型第一遮罩与所述多个L型第二遮罩沿平行于该第二方向的一对称轴互相对称;以及
该T型第三遮罩包括互相连接的一第一部分及一第二部分,其中该第一部分设置于所述多个L型第一遮罩与所述多个L型第二遮罩的外侧,沿该第一方向延伸并跨过该对称轴,且该第二部分设置于该对称轴上,沿该第二方向延伸。
9.如权利要求7或8所述的字线布局的形成方法,其特征在于,更包括在移除该图案化遮罩层后,移除该I型第三字线。
10.如权利要求7或8所述的字线布局的形成方法,其特征在于,该图案化遮罩层具有奇数个遮罩。
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