CN101276818A

CN101276818A - 存储器件和导电线的阵列及其制造方法

Info

Publication number: CN101276818A
Application number: CNA2007100921957A
Authority: CN
Inventors: D·卡斯帕里; S·帕拉斯坎多拉
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2008-10-01

Abstract

一种导电线的阵列形成在半导体衬底上或至少部分地形成在半导体衬底内。该阵列包括沿第一方向延伸的多个导电线、由导电材料制成的多个着落垫，且各个着落垫连接到导电线的相应的一些，其中所述导电线包括导电线的第一和第二子集。第一子集的导电线与第二子集的导电线交替，其中连接到第一子集的导电线的着落垫设置在这些导电线的第一侧上，并且连接到第二子集的导电线的着落垫设置在这些导电线的第二侧上，该第一侧与该第二侧相对。

Description

存储器件和导电线的阵列及其制造方法

技术领域

本发明涉及存储器件和导电线的阵列以及用来制造这种存储器件和阵列的方法。

背景技术

半导体存储器件一般包括排列成行和列的存储器单元的阵列。存储器单元晶体管的行的栅电极通过字线被连接，存储器单元通过其被寻址。字线通常通过图案化导电层堆叠形成以便形成平行设置的单独的字线。字线借助介电材料彼此横向电绝缘。两个字线之间的横向距离和字线的宽度共计为字线的阵列的间距。该间距是周期性图案配置的周期的尺寸。字线以完全周期性的方式一个接一个出现以尽可能地减小所需要的器件面积。同样地，通过图案化导电层形成位线以便形成单独的位线。

非易失性存储器件的实例是基于NROM技术。图1A示出图1B中所示的I和I之间的NROM单元的截面图。一般而言，该NROM单元是n沟道MOSFET器件，其中栅极电介质被存储层堆叠46替换。如图1A中所示，存储层堆叠46设置在沟道43之上并且在栅电极44之下。存储层堆叠46包括存储电荷的氮化硅层202和夹住该氮化硅层202的两个绝缘二氧化硅层201、203。二氧化硅层201、203具有大于2nm的厚度以避免任何直接隧穿。在图1A中示出的NROM单元中，两个电荷存储在与n掺杂的源/漏区41、42相邻的边缘的每一个处。

例如，通过分别向相应的位线和字线施加适当的电压，NROM单元通过沟道热电子注入(CHE)被编程，而通过热空穴增强隧穿(HHET)来实现擦除。

图1B示出包括NROM单元的阵列100的示范性存储器件的平面图。更具体地说，该存储器单元阵列100包括沿第一方向延伸的位线4和沿第二方向延伸的字线2。存储器单元45设置在衬底部分和相应字线2的每个交叉点处的相邻位线之间。第一和第二源/漏区41、42形成相应位线的一部分。栅电极44形成相应字线的一部分。在字线和位线的交叉点处，位线和字线通过厚的二氧化硅层(未示出)彼此绝缘。为了使存储器单元阵列100所需的面积最小化，希望尽可能地减小字线的宽度。然而，为了接触所述单独的字线，需要具有最小面积的着落垫(landing pad)111。通常，这些着落垫111设置在与存储器单元阵列100相邻的扇出区110中。为了实现具有合适的接触电阻的接触，每一个着落垫111的面积必须具有最小值。在外围部分120中，设置用来控制存储器单元阵列的动作的晶体管。特别地，在外围部分120中设置字线驱动器、读出放大器和其它的晶体管。通常，采用CMOS技术形成外围部分120。由于用来将电荷注入存储器单元的特定的编程方法，设置在外围部分120中的晶体管不得不经受比设置在阵列部分中的晶体管更高的电压。因此，在外围部分中的相应晶体管的沟道长度总计为大约0.25μm和更高。特别地，该沟道长度不能被减小以获得外围部分120和由此存储器件的减小的面积。

如图1B中所示，字线2具有最小宽度wmin和彼此相距的最小距离dmin。为了增加这种存储器单元阵列的封装密度，希望减小字线的宽度和距离。然而，当缩短字线2的宽度时，应当保持扇出区110中的最小接触面积。另外，如果通过利用通常采用的光刻技术来图案化字线阵列，则字线的横向尺寸和相邻字线之间的距离受到可通过所使用的技术获得的最小结构特征尺寸的限制。如果通过一个单独的光刻步骤来图案化着落垫和导电线的阵列，则出现特殊的问题。更详细地说，着落垫的面积应当大，而导电线的距离和尺寸应当小。然而，很难实施用来使不同接地规则(ground rule)同时成像的光刻步骤。因此，寻找一种图案化方法，通过其能够同时图案化具有不同接地规则的结构。

发明内容

根据本发明，改进的存储器件包括：具有表面的半导体衬底；沿第一方向延伸的多个第一导电线；沿第二方向延伸的多个第二导电线；多个存储器单元，每一个可通过寻址第一和第二导电线中的相应的一些来寻址，所述存储器单元至少部分地形成在半导体衬底中；以及由导电材料制成的多个着落垫，这些着落垫的每一个与第二导电线中的相应的一个连接。该多个第二导电线包括导电线的第一和第二子集，第一子集的导电线与第二子集的导电线交替。与第一子集的第二导电线连接的着落垫设置在第二导电线的每一个的第一侧上，并且与第二子集的第二导电线连接的着落垫设置在第二导电线的每一个的第二侧上，该第一侧与该第二侧相对。

因此，可以设置导电线和着落垫使得两个着落垫设置在两个相邻导电线之间的间隔中，而在相邻的导电线之间的随后的间隔中没有设置着落垫。

此外，与两个相邻导电线连接的着落垫可以被布置以便被设置在导电线的相对侧上。

例如，第一导电线可以对应于位线并且第二导电线对应于存储器件的字线，所述字线被设置在所述位线之上。

此外，着落垫可以相对于第二方向以交错的方式设置。

另外，可以相对于存储器件的参考位置以增加的距离来设置着落垫，该距离是沿第二方向测量的。

借助实例，连接到两个相邻的第二导电线的两个相邻的着落垫设置在相同的高度，该高度是相对于参考位置沿第一方向测量的。

例如，着落垫可以设置在该多个第二导电线的一侧上。

可替换地，着落垫可以设置在该多个第二导电线的两个相对侧上。

根据本发明的另一方面，导电线的阵列形成在半导体衬底上或至少部分地形成在半导体衬底中，该阵列包括：沿第一方向延伸的多个导电线；和由导电材料制成的多个着落垫，这些着落垫的每一个连接到导电线中的相应的一个。该多个导电线包括导电线的第一和第二子集，第一子集的导电线与第二子集的导电线交替。连接到第一子集的导电线的着落垫设置在导电线的每一个的第一侧上，并且连接到第二子集的导电线的着落垫设置在导电线的每一个的第二侧上，该第一侧与该第二侧相对。

着落垫可以相对于第一方向以交错的方式设置。例如，着落垫可以设置在该多个导电线的一侧上。可替换地，着落垫可以设置在该多个导电线的两个相对侧上。

导电线的每一个的宽度可以小于150nm或甚至小于100nm，该宽度是相对于第一方向垂直地测量的。借助实例，着落垫的每一个的宽度可以小于150nm，该宽度是相对于第一方向垂直地测量的。此外，着落垫的每一个的长度可以小于150nm，该长度是相对于第一方向测量的。

根据本发明的另一方面，形成存储器件的方法包括：提供具有表面的半导体衬底；在半导体衬底的表面上形成多个第一导电线，所述第一导电线沿第一方向延伸；形成沿第二方向延伸的多个第二导电线，第二方向与第一方向相交；以及形成多个存储器单元，每一个存储器单元可通过寻址第一和第二导电线中的相应的一些来寻址。该多个第一或第二导电线通过下述形成：形成包括至少一个导电层的层堆叠；形成硬掩模层并且图案化该硬掩模层以形成具有侧壁的硬掩模线；共形地沉积牺牲材料的牺牲层以便沉积的牺牲层具有水平和垂直部分；除去牺牲层的水平部分以便形成与硬掩模线的侧壁相邻的牺牲材料线；除去硬掩模线以暴露层堆叠的部分；以及蚀刻层堆叠的暴露部分从而形成单独的导电线。

在除去硬掩模线之后，两个相邻的牺牲材料线可以彼此连接。该方法可以进一步包括在预定位置蚀刻牺牲材料线以便隔离两个相邻的牺牲材料线。

该方法可以进一步包括在蚀刻层堆叠的暴露部分之前实施的除去选择的牺牲材料线。

通过除去选择的牺牲材料线，可以除去各对连接的牺牲材料线。另外该方法可以进一步包括在预定位置蚀刻牺牲材料线以便隔离两个相邻的牺牲材料线。例如，可以通过同时的蚀刻操作实施选择的牺牲材料线的除去和牺牲材料线的蚀刻。

该方法可以进一步包括图案化牺牲材料以形成牺牲材料的衬垫，所述衬垫与牺牲材料线相邻。例如，图案化牺牲层以形成牺牲材料的衬垫可以包括蚀刻牺牲层。

例如，可以限定牺牲材料的衬垫使得两个牺牲材料的衬垫设置在两个相邻的硬掩模线之间。

借助实例，硬掩模层可以包括二氧化硅并且牺牲材料可以包括硅。

根据本发明的另一方面，形成导电线的阵列的方法包括：提供具有表面的半导体衬底；并且在半导体衬底的表面上提供多个第一导电线，所述第一导电线沿第一方向延伸。该多个第一导电线通过下述形成：提供包括至少一个导电层的层堆叠；提供硬掩模层并且图案化该硬掩模层以形成具有侧壁的硬掩模线；共形地沉积牺牲材料的牺牲层以便沉积的牺牲层具有水平和垂直部分；除去牺牲层的水平部分以便形成与硬掩模线的侧壁相邻的牺牲材料线；除去硬掩模线以便暴露层堆叠的部分；以及蚀刻层堆叠的暴露部分从而形成单独的导电线。

另外，该方法可以包括图案化牺牲层以形成牺牲材料的衬垫，所述衬垫与牺牲材料线相邻。

例如，牺牲材料的衬垫可以被限定在导电线的阵列的最后的区域中。

借助实例，所有的牺牲材料的衬垫可以被限定在最后的区域中，其设置在导电线的阵列的一侧上。

可替换地，所有的牺牲材料的衬垫可以被限定在最后的区域中，其设置在导电线的阵列的相对侧上。

在考虑以下的其特定实施例的详细描述时本发明的以上和另外的特征和优点将变得明显，其中在图中相似的数字限定相似的部件。

附图说明

图1A示出NROM单元的截面图。

图1B示出包括NROM单元的存储器件的平面图。

图2示出图案化光致抗蚀剂层之后的衬底的截面图。

图3示出图案化硬掩模层之后的衬底的截面图。

图4示出变薄硬掩模线之后的衬底的截面图。

图5示出沉积牺牲层之后的衬底的截面图。

图6A示出图案化光致抗蚀剂层之后的衬底的截面图。

图6B示出图案化光致抗蚀剂层之后的衬底的平面图。

图7A示出实施蚀刻步骤之后的衬底的截面图。

图7B示出实施蚀刻步骤之后的衬底的平面图。

图8A示出除去硬掩模材料之后的衬底的截面图。

图8B示出除去硬掩模材料之后的衬底的平面图。

图9A示出图案化光致抗蚀剂层之后的衬底的截面图。

图9B示出图案化光致抗蚀剂层之后的衬底的平面图。

图10A示出实施蚀刻步骤之后的衬底的截面图。

图10B示出实施蚀刻步骤之后的衬底的平面图。

图11示出实施另外的蚀刻步骤之后的衬底的截面图。

图12A示出根据本发明的存储器件的截面图。

图12B示出根据本发明的存储器件的平面图。

图13示出根据本发明的另一个实施例的存储器件的平面图。

图14示出根据本发明的实施例的导电线的阵列的平面图。

具体实施方式

附图被包括用以提供对本发明的进一步的理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会本发明的其它实施例和本发明的多个预期的优点，同时参考以下详细描述它们将变得更好理解。这些图的元件不一定相对于彼此按比例绘制。相似的参考数字表示相应的相似部分。

在以下的截面图中，左手部分示出阵列部分100的截面图，而右手部分示出外围部分120的截面图。特别地，左手部分是在II和II之间获取的，而右手部分是在III和III之间获取的，这在例如图6B中示出。

用来实施本发明的方法的开始点是半导体衬底，具体地说是硅衬底，其例如是p掺杂的。在将要形成存储器件的外围部分的衬底部分中，通过热氧化生长栅极氧化物层50。在阵列部分中，在沉积包括具有1.5到10nm的厚度的第一SiO₂层、具有2到15nm的厚度的Si₃N₄层其后是具有5到15nm的厚度的第二SiO₂层的存储层堆叠之后，该存储层堆叠被图案化以形成线。在利用保护层覆盖这些线并且形成与该层堆叠的这些线的侧壁相邻的间隔物之后，实施注入步骤以便在所述暴露部分中限定源/漏区。

通过实施沉积步骤提供位线氧化物，其后是沉积字线层堆叠的步骤。这些步骤对NROM器件领域的技术人员来说是公知的，并且其详细描述被省略。

如图2中所示，结果，在阵列部分100中的半导体衬底1，具体地说是p掺杂半导体衬底的表面10上，设置存储层堆叠46、字线层堆叠20、氮化硅盖层21和硬掩模层22。字线层堆叠20通常包括具有大约70到110nm的总厚度的第一多晶硅层和第二多晶硅层的段、其后是钛层(未示出)、具有大约5到20nm的厚度的氮化钨层以及具有大约50到70nm的厚度的钨层。在钨层的顶部上，设置具有大约120到180nm的厚度的氮化硅层21。在氮化硅层21的顶部上，设置硬掩模层22。在本实施例中，硬掩模层22由二氧化硅制成，其可以例如通过使用TEOS(原硅酸四乙酯)作为开始材料的沉积方法来形成。硬掩模层22可以具有大约40到100nm的厚度。

在外围部分120中，在硅衬底1上设置相同的层堆叠，并且设置外围栅极氧化物层50来替代存储层堆叠46。特别地，在阵列部分中外围栅极氧化物层50的厚度可以不同于存储层堆叠46的厚度。

光致抗蚀剂层23设置在阵列部分100以及外围部分120中的所得到的表面上并且被图案化以便形成以周期性的方式设置的单独的线。在图2中示出所得到的结构，其中示出了被图案化的光致抗蚀剂层23。特别地，以线/间隔图案来图案化光致抗蚀剂层23。所述线/间隔图案的间距，即线宽度和间隔宽度的总和，应当大约是将要获得的线宽度的两倍。

正如通常所使用的，可以在硬掩模层的顶部上设置抗反射涂敷(ARC)层。可以利用任何其它合适的材料作为硬掩模层的材料来替代二氧化硅层。例如，硬掩模层也可以由碳制成。特别地，如果把碳作为硬掩模材料，则需要在碳层的顶部上沉积SiON层以便能够实现抗蚀剂剥离。另外，可以将ARC层设置在光致抗蚀剂层之下。

在随后的步骤中，光致抗蚀剂图案被转移到硬掩模层22。特别地，实施蚀刻步骤，把光致抗蚀剂掩模作为蚀刻掩模。在除去光致抗蚀剂材料23之后，获得图3中所示的结构，其中形成硬掩模材料22的单独的线221。换句话说，为了获得图3中示出的结构，从图2中示出的结构开始，在暴露部分处蚀刻SiO₂层22，并且其后实施抗蚀剂剥离步骤。为进一步减小二氧化硅线221的线宽度，可以实施氧化物凹进步骤以便减小二氧化硅线221的线宽度。可替换地，在已经参考图2描述的步骤中可以通过过曝光(over-exposing)步骤来曝光光致抗蚀剂材料，以便获得每一个线的线宽度w11，其比相邻线之间的间隔的宽度ws1小。在图4中示出所得到的结构的截面图。

参考图5，在随后的步骤中，在所得到的表面上沉积牺牲层24。特别地，牺牲层24可以由多晶硅制成。可以任意选择牺牲层的材料，条件是该牺牲层应当能够相对于字线层堆叠的盖层被选择性地蚀刻，该盖层一般由氮化硅制成。另外，牺牲层24必须能够相对于硬掩模材料22被选择性地蚀刻。牺牲层的厚度应当大约等于所得到的字线的目标宽度(CD“临界尺寸”)加上大约10nm。例如，如果将获得50nm的字线的目标CD，则牺牲层的厚度应当是大约60nm。可替换地，如果字线的目标宽度将是大约25nm，则牺牲层的厚度应当是大约35nm。然而，牺牲层的最佳厚度取决于所采用的技术的最小结构特征尺寸F。正如可以从图5看到的，牺牲层24被共形地沉积以便覆盖阵列部分中的线221，同时在外围部分120中形成平面层。可以任意地选择牺牲层以及硬掩模层的材料。然而，需要选择能够相对于牺牲层的材料和字线盖层21的材料被选择性地蚀刻的硬掩模材料。

接下来参考图6A和6B，然后沉积并图案化光致抗蚀剂层26。因此，阵列部分100被暴露，而在外围部分中形成外围光致抗蚀剂垫263。所得到的结构的截面图在图6A中示出，而所得到的结构的平面图在图6B中示出。正如可以进一步看到的，此外，邻近扇出区110中的牺牲层24的垂直部分形成光致抗蚀剂垫27。在被光致抗蚀剂垫27覆盖的那些部分处将形成着落垫。

正如可以从图6B看到的，该结构包括阵列部分100，其中将要形成字线。特别地，形成硬掩模材料的线221以及牺牲层24的垂直部分。在扇出区110中，限定光致抗蚀剂垫27。另外，在所得到的存储器件的外围处限定外围部分120。

正如可以进一步从图6B得到的，光致抗蚀剂垫27以邻近硬掩模材料的一个选择的线221a没有限定光致抗蚀剂垫27的方式被图案化。这是存储器阵列的区域，其中将在随后的工艺步骤中去除字线。此外，光致抗蚀剂垫27被设置在相邻硬掩模线221之间的间隔中。

参考图7A和7B，接下来蚀刻牺牲层24的水平部分。因此，在阵列部分中邻近硬掩模线221的垂直侧壁220形成牺牲层的间隔物241。换句话说，邻近硬掩模线221形成多晶硅的间隔物241。此外，在外围部分以及扇出区中，没有从这些部分去除多晶硅层，其被光致抗蚀剂材料26覆盖。

图7A示出在去除光致抗蚀剂材料之后所得到的结构。正如可以从左手部分看到的，其示出阵列部分，邻近硬掩模线221的侧壁220形成间隔物241。此外，在外围部分中，形成多晶硅垫242以及外围多晶硅垫243。

图7B示出所得到的结构的平面图。正如可以看到的，形成牺牲层241的线使得两个相邻线241在硬掩模材料的线221的最后的区域223处被连接。在硬掩模材料的线221的最后的区域223处，形成多晶硅垫242。在相邻硬掩模线之间的间隔中，设置两个多晶硅垫242。该两个多晶硅垫242的每一个被分配给不同的多晶硅间隔物241。用于接触所得到的字线的着落垫将形成在这些多晶硅垫242的位置处。此外，形成外围多晶硅垫243。多晶硅材料242、243和241借助字线层堆叠21的盖层被隔离，其特别地可以由氮化硅制成。

现在参考图8A和8B，然后例如通过湿法腐蚀除去硬掩模材料22。可选地，在执行去除硬掩模材料的步骤之前，可以用硬掩模材料填充牺牲材料的相邻间隔物241之间的间隔，其后是平面化步骤。在这种情况下，可以有利地避免蚀刻剂对氮化硅盖层21的侵蚀。

在去除硬掩模材料22之后，结果，由牺牲材料制成的隔离的间隔物241保留在阵列部分100中的氮化物盖层21的表面上。外围部分保持不变。所得到的结构在图8A中示出。所得到的结构的平面图在图8B中示出。正如可以看到的，由多晶硅制成的单独的线241形成在阵列部分中。另外，在扇出区110中形成多晶硅垫242，并且在外围部分中形成外围多晶硅垫243。正如可以进一步看到的，牺牲间隔物241的相邻对相互连接。盖层氮化物材料21设置在单独的多晶硅部分之间。为了使相邻的牺牲材料线241分开，执行另一光刻步骤以便使所述线241彼此隔离，除此之外还除去选择的间隔物，结果使得将在随后的工艺步骤中除去选择的字线。

为此，如图9A和9B所示，在阵列部分以及扇出区110中，存储器件的整个表面被另一光致抗蚀剂层26覆盖并且被图案化。特别地，阵列开口261形成在那些位置处，在此将形成选择的字线之间的间隔。另外，扇出开口262形成在最后的区域223处。图9A示出所得到的结构的截面图。正如可以看到的，阵列开口261形成在预定位置处。另外，图9B示出所得到的结构的平面图。正如可以看到的，阵列开口261形成在对应于间隔物241对的位置处。另外，扇出开口262形成在相邻多晶硅垫242之间。

在接下来的步骤中，执行用于蚀刻多晶硅的蚀刻步骤以便除去多晶硅间隔物241的暴露部分。图10A示出在除去光致抗蚀剂材料26之后所得到的结构的截面图。正如可以看到的，在外围部分120中形成多晶硅垫242和外围多晶硅垫243，而在阵列部分100中除去选择的间隔物241。

图10B示出所得到的结构的平面图。正如可以看到的，间隔物241已经从字线除去区3被除去。此外，现在相邻间隔物241相互隔离。在接下来的步骤中，执行用于蚀刻氮化物盖层21的蚀刻步骤，结果得到图11所示的结构。更具体地说，相对于多晶硅选择性地蚀刻氮化硅材料。因此，当蚀刻用于限定字线、着落垫和外围栅电极的氮化硅盖层21时采用多晶硅间隔物241以及多晶硅垫242、243作为蚀刻掩模。

正如可以从图11看到的，在阵列部分100以及外围部分120中，氮化物盖层21以及牺牲层24的层堆叠被图案化。其后，执行用于蚀刻字线层堆叠的蚀刻步骤使得结果在阵列部分中形成单独的字线2。图12A示出所得到的结构的截面图。正如可以看到的，在阵列部分100中，形成单独的字线2，并且字线除去区3设置在预定位置处。换句话说，字线除去区3对应于相邻字线2之间的扩大的间隔。另外，在外围部分中，形成外围栅电极51。

蚀刻字线层堆叠的步骤可以是蚀刻整个层堆叠的单个蚀刻步骤。可选地，蚀刻字线层堆叠的步骤可以包括几个子步骤，其中仅蚀刻单独的层或预定数量的层。此外，在蚀刻预定数量的层的子步骤之后，可以沉积衬里层以便保护该层堆叠的下面层不受该蚀刻的影响。

图12B示出所得到的结构的平面图。正如可以看到的，在阵列部分100中，单独的字线2被氮化物盖层21保护。在扇出区110中，形成着落垫111，其上安置接触垫。此外，在外围部分120中，形成通常使用的外围电路。正如对本领域技术人员明显的，可以使用着落垫111的不同配置以便获得扇出区110中着落垫的改善的封装密度。

正如可以进一步从图12B看到的，单独的字线2与着落垫111连接。扇出区110借助二氧化硅材料52与外围部分120隔离。在下面的工艺步骤中接触垫112可以与相应的金属布线连接。从图12A和12B中所示的图开始，将以本领域技术人员已知的方式完成存储器件。特别地，完成该存储器件的外围部分。此外，在阵列部分中，沉积包括BPSG和SiO₂层的绝缘层，其后是在字线除去区3中位线接触的限定。在M0布线层中，提供支持位线的导电线，以便最终获得完成的存储器件。

在图12B所示的配置中，该多个字线包括字线的第一和第二子集。特别地，第一子集的字线2a与第二子集的字线2b交替。正如可以认识到的，与第一子集的字线2a连接的着落垫设置在字线的左手侧上，而与第二子集的字线2b连接的着落垫111设置在字线的右手侧上。例如，字线2的宽度可以小于150nm，可选地小于100nm或小于60nm，该宽度是沿第一方向71测量的。字线2的宽度可以等于隔离相邻字线的间隔的宽度。字线2的宽度也可以不同于所述间隔的宽度。

着落垫的宽度可以小于150nm，该宽度是沿第一方向71测量的。此外，着落垫的长度可以小于150nm，可选地小于100nm，该长度是沿第二方向72测量的。

正如可以从图12B看到的，着落垫111相对于第二方向以交错的方式设置。特别地，着落垫根据存储器件的参考位置7以增加的距离设置。特别地，该距离是沿第二方向72测量的。

正如可以进一步从图12B看到的，与两个相邻的第二导电线连接的两个相邻的着落垫设置在相同的高度。特别地，该高度是沿第一方向相对于存储器件的参考位置7测量的。在图12B所示的配置中，着落垫111设置在该多个导电线的一侧上。

尽管以上描述涉及用于形成包括多个导电线的存储器件的工艺流程，但是应当清楚地理解，本发明可以以多种方式来实施。特别地，导电线的阵列可以利用任何种类的器件并且此外利用不同于上述具体存储器件的任何种类的存储器件来实施。

图13示出本发明的存储器件或导电线的阵列的另一实施例，其中改变了着落垫111的配置。根据该实施例，获得着落垫的更大的封装密度。

图14示出本发明的导电线的阵列或存储器件的实施例。特别地，着落垫111设置在导电线的阵列的任一侧上。

已经描述了本发明的优选实施例，鉴于这里阐述的教导相信其他的修改、变型和改变将建议给本领域技术人员。因此应当理解，所有这些变型、修改和改变将被认为落入由所附权利要求限定的本发明的范围内。尽管这里采用了特定术语，但是它们只是一般和描述意义上的使用并且不是用于限制的目的。

参考标记列表：

1半导体衬底

10衬底表面

2字线

2a第一子集的字线

2b第二子集的字线

20字线层堆叠

201二氧化硅

202氮化硅

203二氧化硅

21Si₃N₄层

22二氧化硅层

220二氧化硅线的侧壁

221二氧化硅线

221a选择的线

223最后的区域

23光致抗蚀剂层

24多晶硅层

241多晶硅间隔物

242多晶硅垫

243外围多晶硅垫

26光致抗蚀剂

261阵列开口

262扇出开口

263外围光致抗蚀剂

27光致抗蚀剂垫

29SiO₂层

3字线除去区

4位线

41第一源/漏区

42第二源/漏区

43沟道

44栅电极

45存储器单元

46存储层堆叠

47存储电荷

50外围栅极氧化物

51外围栅电极

52外围SiO₂层

60参考点

61直线

62边界线

7参考位置

71第一方向

72第二方向

100存储器单元阵列

110扇出区

111着落垫

112接触

113间隔

114硬掩模垫

114a硬掩模垫的第一子集

114b硬掩模垫的第二子集

120外围部分

121图案化的外围部分

130存储器件

。

Claims

1. 一种存储器件，包括：

具有表面的半导体衬底；

沿第一方向延伸的多个第一导电线；

沿第二方向延伸的多个第二导电线，该多个第二导电线包括导电线的第一和第二子集，第一子集的导电线与第二子集的导电线交替；

至少部分地形成在半导体衬底中的多个存储器单元，各个存储器单元可通过寻址所述第一和第二导电线中的相应的一些来寻址；以及

包括导电材料的多个着落垫，各个着落垫与所述第二导电线的相应的一些连接，其中连接到第二导电线的第一子集的着落垫设置在第二导电线的第一侧上，并且连接到第二导电线的第二子集的着落垫设置在第二导电线的第二侧上，第一侧与第二侧相对。

2. 如权利要求1的存储器件，其中第一导电线对应于位线并且第二导电线对应于存储器件的字线，所述字线相对于半导体衬底设置在位线上面。

3. 如权利要求1的存储器件，其中着落垫相对于第二方向以交错的方式设置。

4. 如权利要求3的存储器件，其中着落垫相对于存储器件的参考位置以增加的距离设置，该距离是沿第二方向测量的。

5. 如权利要求1的存储器件，其中与两个相邻的第二导电线连接的两个相邻的着落垫设置在相同的高度，该高度是相对于参考位置沿第一方向测量的。

6. 如权利要求1的存储器件，其中着落垫设置在该多个第二导电线的一侧上。

7. 如权利要求1的存储器件，其中着落垫设置在该多个第二导电线的两个相对侧上。

8. 一种导电线的阵列，该阵列形成在半导体衬底上或者至少部分地形成在半导体衬底内，该阵列包括：

沿第一方向延伸的多个导电线，其中该多个导电线包括导电线的第一和第二子集，第一子集的导电线与第二子集的导电线交替；和

包括导电材料的多个着落垫，各个着落垫与所述导电线的相应的一些连接，其中连接到导电线的第一子集的着落垫设置在这些导电线的第一侧上，并且连接到导电线的第二子集的着落垫设置在这些导电线的第二侧上，第一侧与第二侧相对。

9. 如权利要求8的导电线的阵列，其中着落垫相对于第一方向以交错的方式设置。

10. 如权利要求8的导电线的阵列，其中着落垫设置在该多个导电线的一侧上。

11. 如权利要求8的导电线的阵列，其中着落垫设置在该多个导电线的两个相对侧上。

12. 如权利要求8的导电线的阵列，其中每个导电线的宽度小于150nm，该宽度是相对于第一方向垂直地测量的。

13. 如权利要求12的导电线的阵列，其中每个导电线的宽度小于100nm。

14. 如权利要求8的导电线的阵列，其中每个着落垫的宽度小于150nm，该宽度是相对于第一方向垂直地测量的。

15. 如权利要求8的导电线的阵列，其中每个着落垫的长度小于150nm，该长度是相对于第一方向测量的。

16. 一种形成存储器件的方法，包括：

提供具有表面的半导体衬底；

在半导体衬底的表面上形成多个第一导电线，所述第一导电线沿第一方向延伸；

形成沿第二方向延伸的多个第二导电线，第二方向与第一方向相交；以及

形成多个存储器单元，各个存储器单元可通过寻址所述第一和第二导电线的相应的一些来寻址，

其中形成该多个第一导电线或该多个第二导电线包括：

形成包括至少一个导电层的层堆叠；

形成硬掩模层并且图案化该硬掩模层以形成具有侧壁的硬掩模线；

共形地沉积牺牲材料的牺牲层以便沉积的牺牲层具有水平和垂直部分；

除去牺牲层的水平部分以便形成与硬掩模线的侧壁相邻的牺牲材料线；

除去硬掩模线以暴露层堆叠的部分；以及

蚀刻层堆叠的暴露部分从而形成单独的导电线。

17. 如权利要求16的方法，其中，在除去硬掩模线之后，两个相邻的牺牲材料线彼此连接，该方法进一步包括在预定位置蚀刻牺牲材料以便隔离两个相邻的牺牲材料线。

18. 如权利要求16的方法，进一步包括在蚀刻层堆叠的暴露部分之前除去选择的牺牲材料线。

19. 如权利要求18的方法，其中，在除去硬掩模线之后，两个相邻的牺牲材料线彼此连接，并且其中，通过除去选择的牺牲材料线，除去各对牺牲材料线，所述线相互连接，该方法进一步包括在预定位置蚀刻牺牲材料以便隔离两个相邻的牺牲材料线。

20. 如权利要求19的方法，其中通过同时的蚀刻操作实施除去选择的牺牲材料线和蚀刻牺牲材料线。

21. 如权利要求16的方法，进一步包括图案化牺牲层以形成牺牲材料的衬垫，所述衬垫与牺牲材料线相邻。

22. 如权利要求21的方法，其中图案化牺牲层以形成牺牲材料的衬垫包括用于蚀刻牺牲层的蚀刻操作。

23. 如权利要求21的方法，其中限定牺牲材料的衬垫使得两个牺牲材料的衬垫设置在两个相邻的硬掩模线之间。

24. 如权利要求16的方法，其中硬掩模层包括二氧化硅。

25. 如权利要求16的方法，其中牺牲材料包括硅。

26. 一种形成导电线的阵列的方法，包括：

提供具有表面的半导体衬底；并且

在半导体衬底的表面上提供多个第一导电线，所述第一导电线沿第一方向延伸；

其中提供该多个第一导电线包括：

提供包括至少一个导电层的层堆叠；

提供硬掩模层并且图案化该硬掩模层以形成具有侧壁的硬掩模线；

除去硬掩模线以便暴露层堆叠的部分；以及

蚀刻层堆叠的暴露部分，从而形成单独的导电线。

27. 如权利要求26的方法，其中，在除去硬掩模线之后，两个相邻的牺牲材料线彼此连接，该方法进一步包括在预定位置蚀刻牺牲材料以便隔离两个相邻的牺牲材料线。

28. 如权利要求26的方法，进一步包括图案化牺牲层以形成牺牲材料的衬垫，所述衬垫与牺牲材料线相邻。

29. 如权利要求26的方法，其中图案化牺牲层以形成牺牲材料的衬垫包括用于蚀刻牺牲层的蚀刻操作。

30. 如权利要求29的方法，其中通过除去牺牲层的水平部分来实施用于蚀刻牺牲层的蚀刻操作以形成邻近硬掩模线的侧壁的牺牲材料线。

31. 如权利要求30的方法，其中限定牺牲材料的衬垫使得两个牺牲材料的衬垫设置在两个相邻的硬掩模线之间。

32. 如权利要求31的方法，其中牺牲材料的衬垫被限定在导电线的阵列的最后的区域中。

33. 如权利要求31的方法，其中所有的牺牲材料的衬垫被限定在最后的区域中，其设置在导电线的阵列的一侧上。

34. 如权利要求31的方法，其中所有的牺牲材料的衬垫被限定在最后的区域中，其设置在导电线的阵列的相对侧上。